KR100244403B1 - 에스램 및 그 제조방법 - Google Patents

에스램 및 그 제조방법 Download PDF

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Abstract

[청구범위에 기재된 발명이 속한 분야]
반도체 소자 제조.
[발명이 해결하려고 하는 기술적 과제]
SRAM셀의 노드 커패시턴스를 증대시키기 위함.
[발명의 해결방법의 요지]
풀다운 트랜지스터의 게이트 상부를 노출시키는 콘택홀 측벽에 상기 게이트와 접하는 도전체 스페이서를 형성하고, 상기 콘택홀 바닥 및 측벽에 고유전막을 형성한다음, Vss 라인을 형성하여 상기 게이트와 Vss 라인 사이에 두께가 얇은 고유전막이 위치하도록 하고, 상기 Vss 라인 측벽에 도전체 스페이서를 형성함으로써 노드 커패시턴스를 증대시킴.
[발명의 중요한 용도]
반도체 메모리 소자의 제조에 이용됨.

Description

에스램 및 그 제조방법
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 SRAM셀의 노드커패시턴스를 증가시키기 위한 구조 및 그 제조방법에 관한 것이다.
제1도는 플립플롭 형태로 구성되는 SRAM셀의 등가회로도로서, 노드(N1,N2)는 "하이(high)" 또는 "로우(low)"중의 어느 한 상태에 있게 되며, "하이(H)"상태일 때 전하를 저장하게 된다. 이 저장용량을 노드커패시턴스(Cnode=CJ+COX1+COX2)라 하는데, 소자의 고집적화에 따라 이 노드커패시턴스가 감소하게 되어 SER(soft error rate) 특성이 저하되고 소자의 신뢰성을 떨어뜨리는 문제를 발생시킨다.
제2a도는 종래의 SRAM셀의 레이아웃을 도시한 것이고, 제2b도 및 제2c도는 제2a도의 A-A' 및 B-B'선에 대응하는 단면구조도이다.
제2b도 및 제2c도를 참조하여 상기한 종래의 SRAM셀의 제조방법을 간략하게 설명한다. 먼저, 반도체기판(100) 상의 소정영역에 풀다운 트랜지스터(Q1,Q2)의 게이트(21)를 형성하고, 기판 전면에 평탄화 및 절연을 위한 제1절연막(23)을 형성한 후, 이를 선택적으로 식각하여 Vss콘택(Vss CT)(26)을 노출시키는 콘택홀을 형성하고, 그 전면에 도전층을 형성한 후 패터닝하여 Vss라인(27)을 형성한다. 이어서 반도체 기판(100) 전면에 제2절연막(29)을 형성한 후, 상기 제1절연막(23) 및 제2절연막(29)을 선택적으로 식각하여 노드(N1,N2)영역인 n+영역을 노출시키는 콘택홀을 형성한 다음, 도전층을 증착하고 패터닝하여 상기 노드콘택(30)을 형성한다.
상기 종래기술에 의한 SRAM셀 구조는 메모리소자가 고집적화될 경우 그에 필요한 충분한 노드커패시턴스를 확보하기 어려운 문제가 있다.
본 발명은 노드 커패시턴스를 보다 증가시킬 수 있는 SRAM 및 이의 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 풀다운 트랜지스터 형성이 완료된 반도체 기판을 덮는 중간절연막; 상기 층간절연막을 통하여 상기 풀다운 트랜지스터의 게이트를 노출시키는 콘택홀; 상기 콘택홀 측벽에 형성되며 그 바닥이 상기 풀다운 트랜지스터의 게이트와 접하는 제1도전체 스페이서; 상기 제1도전체 스페이서 및 상기 콘택홀 바닥을 덮는 고유전막; 및 상기 콘택홀 바닥의 상기 유전막을 사이에 두고 상기 풀다운 트랜지스터의 게이트와 중첩되며 상기 반도체 기판과 연결되는 접지라인을 포함하는 에스램을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 풀다운 트랜지스터를 형성하는 제1단계; 상기 제1단계가 완료된 상기 반도체 기판 전면을 덮는 절연막을 형성하는 제2단계; 상기 절연막을 선택적으로 식각하여 상기 풀다운 트랜지스터의 게이트 표면을 노출시키는 제1콘택홀을 형성하는 제3단계; 상기 제1콘택홀의 측벽에 그 바닥이 상기 풀다운 트랜지스터의 게이트와 접하는 제1도전체 스페이서를 형성하는 제4단계; 상기 제4단계가 완료된 전체 구조 상에 유전막을 형성하는 제5단계; 상기 유전막 및 상기 제1절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 제2콘택홀을 형성하는 제6단계; 상기 제1콘택홀을 통하여 상기 반도체 기판과 접하며 상기 제1콘택홀 바닥의 상기 유전막을 사이에 두고 상기 풀다운 트랜지스터의 게이트와 중첩되는 접지라인을 형성하는 제7단계; 및 상기 접지라인 측벽에 제2도전체 스페이서를 형성하는 제8단계를 포함하는 에스램 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 풀다운 트랜지스터의 게이트를 형성하는 제1단계; 상기 풀다운 트랜지스터의 게이트 측면에 절연막 스페이서를 형성하는 제2단계; 상기 제2단계가 완료된 전체 구조 상에 절연막을 형성하는 제3단계; 상기 절연막 및 상기 절연막 스페이서의 일부를 전면식각하여 상기 풀다운 트랜지스터의 게이트 일부를 노출시키는 제4단계; 상기 게이트 및 상기 절연막 상에 유전막을 형성하는 제5단계; 상기 유전막 및 상기 절연막을 선택적으로 식각하여 상기 반도체 기판의 소정부분을 노출시키는 콘택홀을 형성하는 제6단계; 및 상기 콘택홀을 통하여 상기 반도체 기판과 접속되며, 상기 유전막을 사이에 두고 상기 게이트와 중첩되는 접지라인을 형성하는 제7단계를 포함하는 에스램 제조방법을 제공한다.
제1도는 일반적인 SRAM셀의 등가회로도.
제2a도는 종래 SRAM셀의 레이아웃.
제2b도 및 제2c도는 제2a도의 A-A' 및 B-B'선에 따른 단면 구조도.
제3a도 및 제3b도는 본 발명의 제1실시예에 따른 SRAM셀의 단면구조도.
제4a도 내지 제4c도는 본 발명의 제1실시예에 따른 SRAM셀 구조의 제조 공정 단면도.
제5a도 내지 제5c도는 본 발명의 제2실시예에 따른 SRAM셀 구조의 제조 공정 단면도.
제6도는 본 발명의 제3실시예에 따른 SRAM셀 구조의 제조 공정 단면도.
제7도는 본 발명의 제4실시예에 따른 SRAM셀 구조의 제조 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 게이트산화막 21 : 게이트
22 : 절연막 스페이서 23 : 제1절연막
24 : 제1도전체 스페이서 25 : 고유전막
27 : Vss 라인 28 : 제2도전체 스페이서
29 : 제2절연막 30 : 노드콘택
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제3a도 및 제3b도에 본 발명에 의한 SRAM셀의 단면구조를 도시하였다. 제3a도 및 제3b도는 각각 제2b도 및 제2c도와 관계된 것으로서, 제3a도 및 제3b도에서 상기 종래기술의 제2b도 및 제2c도와 동일한 부분은 동일한 참조부호를 붙이고 그 설명은 생략하기로 한다.
본 발명에 의한 SRAM셀은 제3b도에 도시된 바와 같이 풀다운 트랜지스터의 게이트(21) 상부를 노출시키는 콘택홀을 형성하고, 그 바닥이 상기 풀다운 트랜지스터의 게이트(21)와 접하는 제1도전체 스페이서(24)를 상기 콘택홀 측벽에 형성하고, 상기 콘택홀 바닥 및 측벽에 고유전막(25)을 형성한 다음, Vss 라인(27)을 형성하여 상기 게이트(21)와 Vss 라인(27) 사이에 두께가 얇은 고유전막(25)이 위치하도록 하고, 제3a도에 도시한 바와 같이 상기 Vss 라인(27) 측벽에 제2도전체 스페이서(28)를 형성함으로써 노드 커패시턴스를 증가시키는데 특징이 있다.
이와 같이 게이트(21)와 Vss 라인(27) 사이에 고유전막(25)을 얇게 형성함으로써 유전율을 높일 수 있으며, 도전체 스페이서(24,28)를 형성함으로써 커패시터 유효면적을 증가시킬 수 있다. 따라서 커패시턴스(C)가 C=εA/t (ε; 유전막의 유전율, A; 커패시터면적, t; 유전막 두께) 관계에 따라 증가한다.
이하, 제4a도 내지 제4c도, 제5a도 내지 제5c도 그리고 제6도 및 제7도를 참조하여 본 발명의 제1 내지 제3실시예에 따른 SRAM 구조의 제조 방법을 설명한다. 제4a도 내지 제4c도, 제5a도 내지 제5c도 그리고 제6도 및 제7도는 각각 제3b도 부분과 동일 부분을 나타낸다.
다음에 제4a도 내지 제4c도를 참조하여 본 발명의 제1실시예에 따른 SRAM셀 구조의 제조 방법을 설명한다.
먼저, 제4a도와 같이 반도체기판(100) 상에 게이트산화막(20)과 도전층을 형성한 후, 소정의 마스크패턴(도시하지 않음)을 이용한 사진식각공정을 통해 패터닝하여 풀다운 트랜지스터의 게이트(21)를 게이트산화막(20) 상에 형성하고, 게이트 산화막(20) 및 게이트(21) 측벽에 절연막 스페이서(22)를 형성한 다음, 기판 전면에 제1절연막(23)을 형성한다.
이어서 제4b도와 같이 상기 제1절연막(23)을 상기 게이트 형성용 마스크패턴을 이용한 사진식각공정을 통해 선택적으로 식각하여 상기 게이트(21) 표면을 노출시키는 콘택홀을 형성한다. 이때, 네가티브 포토레지스트를 사용하면 별도의 마스크 패턴을 사용하지 않고 상기 게이트 형성용 마스크패턴으로 제1절연막을 패터닝할 수 있다(상기 게이트 형성시 포지티브 포토레지스트를 사용하는 경우).
다음에 기판 전면에 도전체로서, 예컨대 폴리실리콘을 증착한 후, 이를 에치백하여 상기 게이트(21) 상부의 콘택홀 측벽에 그 바닥이 상기 풀다운 트랜지스터의 게이트와 접하는 제1도전체 스페이서(24)를 형성한 다음, 전체 구조 상에 고유전막(25)을 얇게 형성한다.
이어서, 제4c도와 같이 고유전막(25) 및 상기 제1절연막(23)을 선택적으로 식각하여 Vss라인 콘택(26)을 형성한 후, 기판 전면에 도전층을 형성하고 이를 패터닝하여 Vss 라인(27)을 형성한다. 이후, 기판 전면에 도전체를 증착하고 이를 에치백하여 제3a도에 도시된 바와 같이 Vss라인 측면에 제2도전체 스페이서(28)를 형성한다. 이후의 공정은 종래기술과 동일하므로 그 설명을 생략한다.
다음, 제5a도 내지 제5c도를 참조하여 본 발명의 제2실시예에 따른 SRAM 셀 구조의 제조 방법을 설명한다.
먼저, 제5a도와 같이 반도체 기판(100)상에 게이트산화막(20)과 게이트(21)를 차례로 형성하고, 그 측면에 절연막 스페이서(22)를 형성한 후, 이온주입에 의해 게이트 양단의 반도체 기판(100)내에 n+소오스 및 드레인을 형성한 다음, 반도체 기판(100) 전면에 평탄화 및 절연을 위하여 BPSG 등으로 제1절연막(23)을 형성한다.
이어서, 제5b도와 같이 상기 게이트(21) 상부의 일부가 드러나도록 상기 제1절연막(23) 및 상기 절연막 스페이서(22)를 전면식각한 후, 게이트(21) 및 제1절연막(23) 상부에 고유전막(25)을 얇게 형성한다. 이때, 고유전막(25)은 상기 게이트 측면의 절연막 스페이서(22)보다 얇게 형성하다.
다음에 제5c도와 같이 상기 고유전막(25) 및 제1절연막(23)을 선택적으로 식각하여 Vss라인 콘택(26)을 형성한 후, 기판 전면에 도전층을 형성하고 이를 패터닝하여 Vss라인(27)을 형성한다. 이후, 기판 전면에 도전체를 증착하고 이를 에치백하여 제3a도에 도시된 바와 같이 Vss라인 측면에 제2도전체 스페이서(28)를 형성한다. 이후의 공정은 종래기술과 동일하므로 그 설명을 생략한다.
이 경우에는, 제5c도에 도시된 바와 같이 게이트 측벽 부분(S)도 커패시터로 작용하게 되므로 노드커패시턴스가 증대된다.
제6도에 본 발명의 제3실시예에 의한 SRAM셀 단면구조를 도시한 바, 제4도에 도시한 본 발명의 제1실시예에 따른 SRAM셀 구조 형성시 게이트 상부의 제1도전체스페이서(24')를 그 표면에 요철을 갖는 HSG(hemispherical grain) 폴리실리콘 또는 준안정(metastable) 폴리실리콘으로 형성하고 불순물을 도핑함으로써 커패시터 유효면적을 더욱 증가시켜 노드커패시턴스를 극대화시킨다.
제7도는 본 발명의 제4실시예에 따른 SRAM셀 구조를 나타낸 것으로, 게이트(21) 상부에 표면에 HSG 폴리실리콘 또는 준안정 폴리실리콘을 증착하고 도핑하여 표면에 요철부를 갖는 도전체 패턴(24")을 형성하여 노드커패시터를 증대시킬 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, SRAM셀의 노드커패시턴스가 증가되어 SER에 대한 내성이 증대되므로 SRAM의 신뢰성을 높일 수 있게 된다.

Claims (8)

  1. 에스램에 있어서, 풀다운 트랜지스터 형성이 완료된 반도체 기판을 덮는 층간절연막; 상기 층간절연막을 통하여 상기 풀다운 트랜지스터의 게이트를 노출시키는 콘택홀; 상기 콘택홀 측벽에 형성되며 그 바닥이 상기 풀다운 트랜지스터의 게이트와 접하는 제1도전체 스페이서; 상기 제1도전체 스페이서 및 상기 콘택홀 바닥을 덮는 고유전막; 및 상기 콘택홀 바닥의 상기 유전막을 사이에 두고 상기 풀다운 트랜지스터의 게이트와 중첩되며 상기 반도체 기판과 연결되는 접지라인을 포함하는 에스램.
  2. 제1항에 있어서, 상기 제1도전체 스페이서는 그 표면에 요철을 갖는 것을 특징으로 하는 에스램.
  3. 제1항 또는 제2항에 있어서, 상기 접지라인 측벽에 형성된 제2도전체 스페이서를 더 포함하는 것을 특징으로 하는 에스램.
  4. 에스램 제조방법에 있어서, 반도체 기판 상에 풀다운 트랜지스터를 형성하는 제1단계; 상기 제1단계가 완료된 상기 반도체 기판 전면을 덮는 절연막을 형성하는 제2단계; 상기 절연막을 선택적으로 식각하여 상기 풀다운 트랜지스터의 게이트 표면을 노출시키는 제1콘택홀을 형성하는 제3단계; 상기 제1콘택홀의 측벽에 그 바닥이 상기 풀다운 트랜지스터의 게이트와 접하는 제1도전체 스페이서를 형성하는 제4단계; 상기 제4단계가 완료된 전체 구조 상에 유전막을 형성하는 제5단계; 상기 유전막 및 상기 제1절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 제2콘택홀을 형성하는 제6단계; 상기 제1콘택홀을 통하여 상기 반도체 기판과 접하며 상기 제1콘택홀 바닥의 상기 유전막을 사이에 두고 상기 풀다운 트랜지스터의 게이트와 중첩되는 접지라인을 형성하는 제7단계; 및 상기 접지라인 측벽에 제2도전체 스페이서를 형성하는 제8단계를 포함하는 에스램 제조 방법.
  5. 제4항에 있어서, 상기 제1도전체 스페이서 및 상기 제2도전체 스페이서 각각을 폴리실리콘으로 형성하는 것을 에스램 제조방법.
  6. 제4항에 있어서, 상기 제4단계에서, 불순물이 도핑된 반구형 폴리실리콘 또는 준안정 폴리실리콘으로 상기 제1도전체 스페이서를 형성하여 상기 제1도전체 표면에 요철을 형성하는 것을 특징으로 하는 에스램 제조방법.
  7. 에스램 제조 방법에 있어서, 반도체 기판 상에 풀다운 트랜지스터의 게이트를 형성하는 제1단계; 상기 풀다운 트랜지스터의 게이트 측면에 절연막 스페이서를 형성하는 제2단계; 상기 제2단계가 완료된 전체 구조 상에 절연막을 형성하는 제3단계; 상기 절연막 및 상기 절연막 스페이서의 일부를 전면식각하여 상기 풀다운 트랜지스터의 게이트 일부를 노출시키는 제4단계; 상기 게이트 및 상기 절연막 상에 유전막을 형성하는 제5단계; 상기 유전막 및 상기 절연막을 선택적으로 식각하여 상기 반도체 기판의 소정부분을 노출시키는 콘택홀을 형성하는 제6단계; 및 상기 콘택홀을 통하여 상기 반도체 기판과 접속되며, 상기 유전막을 사이에 두고 상기 게이트와 중첩되는 접지라인을 형성하는 제7단계를 포함하는 에스램 제조방법.
  8. 제7항에 있어서, 상기 제1단계에서, 상기 게이트 상부를 요철을 갖는 도전체 패턴으로 형성하는 것을 특징으로 하는 에스램 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040053443A (ko) * 2002-12-14 2004-06-24 주식회사 하이닉스반도체 에스램 소자의 제조 방법

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