JP2624127B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は容量電極を備える半導体
装置に関し、特に容量電極の微細化を図った半導体装置
及びその製造方法に関する。
装置に関し、特に容量電極の微細化を図った半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化が進むにつれ
てＤＲＡＭの容量電極の１個当たりのスペースの縮小が
要求されている。従来、容量電極を積層配置したスタッ
ク型と呼ばれる容量電極が提案されているが、動作上必
要な静電容量を確保することが難しくなってきている。
このため、近年では容量電極を筒状に形成したシリンダ
型と呼ばれる容量電極が提案されている。このシリンダ
型の容量電極でキャパシタを構成した半導体装置を、図
４ないし図６を用いてその製造工程に従って説明する。
てＤＲＡＭの容量電極の１個当たりのスペースの縮小が
要求されている。従来、容量電極を積層配置したスタッ
ク型と呼ばれる容量電極が提案されているが、動作上必
要な静電容量を確保することが難しくなってきている。
このため、近年では容量電極を筒状に形成したシリンダ
型と呼ばれる容量電極が提案されている。このシリンダ
型の容量電極でキャパシタを構成した半導体装置を、図
４ないし図６を用いてその製造工程に従って説明する。
【０００３】先ず、図４（ａ）のように、半導体基板２
０１上に素子分離用の熱酸化膜２０２を形成し、ゲート
酸化膜２０３、ゲート電極２０４、ソース・ドレイン領
域２０５を形成してＭＯＳトランジスタを形成し、更に
容量電極との層間絶縁膜となる酸化膜２０６をＣＶＤ法
により形成する。続いて、図４（ｂ）のように、窒化膜
２０７を形成し、かつフォトレジスト２０８をマスクに
してコンタクトホール２０９を開孔する。次いで、図４
（ｃ）のように、フォトレジスト２０８を剥離した後、
ポリシリコン２１０、酸化膜２１１を順に形成し、更に
容量電極を形成する領域にフォトレジスト２１２を選択
形成する。
０１上に素子分離用の熱酸化膜２０２を形成し、ゲート
酸化膜２０３、ゲート電極２０４、ソース・ドレイン領
域２０５を形成してＭＯＳトランジスタを形成し、更に
容量電極との層間絶縁膜となる酸化膜２０６をＣＶＤ法
により形成する。続いて、図４（ｂ）のように、窒化膜
２０７を形成し、かつフォトレジスト２０８をマスクに
してコンタクトホール２０９を開孔する。次いで、図４
（ｃ）のように、フォトレジスト２０８を剥離した後、
ポリシリコン２１０、酸化膜２１１を順に形成し、更に
容量電極を形成する領域にフォトレジスト２１２を選択
形成する。
【０００４】そして、図５（ａ）のように、このフォト
レジスト２１２をマスクにして前記酸化膜２１１とポリ
シリコン２１０をドライエッチングで除去する。しかる
後、図５（ｂ）のように、フォトレジスト２１２を剥離
した上で、全面にポリシリコン２１３を形成する。この
ポリシリコン２１３に対してドライエッチングを行うこ
とにより、前記酸化膜２１１とポリシリコン２１０の側
面にのみポリシリコン２１３が残される。その上で、酸
化膜２１１をウェットエッチングにより除去すると、図
５（ｃ）のように、ポリシリコン２１３が筒状に残さ
れ、ポリシリコン２１０と一体化されたシリンダ型の容
量電極が形成される。その後、図６のように、その上に
容量絶縁膜２１４及び対向電極となるポリシリコン２１
５を順に形成し、これらを所定パターンに形成した上
で、層間絶縁膜２１６を介して配線層２１７を形成する
とシリンダ型のキャパシタを有したＤＲＡＭのメモリセ
ルが完成される。
レジスト２１２をマスクにして前記酸化膜２１１とポリ
シリコン２１０をドライエッチングで除去する。しかる
後、図５（ｂ）のように、フォトレジスト２１２を剥離
した上で、全面にポリシリコン２１３を形成する。この
ポリシリコン２１３に対してドライエッチングを行うこ
とにより、前記酸化膜２１１とポリシリコン２１０の側
面にのみポリシリコン２１３が残される。その上で、酸
化膜２１１をウェットエッチングにより除去すると、図
５（ｃ）のように、ポリシリコン２１３が筒状に残さ
れ、ポリシリコン２１０と一体化されたシリンダ型の容
量電極が形成される。その後、図６のように、その上に
容量絶縁膜２１４及び対向電極となるポリシリコン２１
５を順に形成し、これらを所定パターンに形成した上
で、層間絶縁膜２１６を介して配線層２１７を形成する
とシリンダ型のキャパシタを有したＤＲＡＭのメモリセ
ルが完成される。
【０００５】
【発明が解決しようとする課題】従来の製造方法では容
量電極２１３（２１０）を形成する際、及び容量電極を
半導体基板２０１に電気接続するためのコンタクトホー
ル２０９を形成する際に、それぞれ図４（ｃ）及び
（ｂ）に示したフォトリソグラフィの工程が必要であ
る。このため、これらのフォトリソグラフィ工程におい
て両者の目合せにずれが生じると、これが容量電極２１
３とコンタクトホール２０９との位置ずれとなり、不具
合が生じることになる。即ち、メモリセルの微細化が進
むにつれて１個の容量電極の占有面積は小さくなり、こ
れに対応させてコンタクトホールを縮小する必要があ
る。このため、両者の目合せの余裕が小さくなる。例え
ば、図７において（ａ）から（ｂ）へ微細化する場合に
ついて考える。（ａ）においてコンタクトホールＣＨ１
を０．６μｍ、容量電極ＣＴ１の短辺を０．９μｍとす
ると、コンタクトホールＣＨ１に対する容量電極ＣＴ１
の目合せ余裕Δ１はコンタクトホールＣＨ１及び容量電
極ＣＴ１それぞれの寸法偏差分を含めて±０．１５μｍ
である。それに対して（ｂ）でコンタクトホールＣＨ２
を０．５μｍ、容量電極ＣＴ２の短辺を０．７μｍに微
細化したとすると、目合せ余裕Δ２は±０．１μｍに減
少してしまう。寸法偏差の低減及び目合せ余裕の低減は
容量電極の縮小率と比較すると極く僅かであるため、寸
法の変動あるいは目合せずれによる不具合が生じ易くな
る。
量電極２１３（２１０）を形成する際、及び容量電極を
半導体基板２０１に電気接続するためのコンタクトホー
ル２０９を形成する際に、それぞれ図４（ｃ）及び
（ｂ）に示したフォトリソグラフィの工程が必要であ
る。このため、これらのフォトリソグラフィ工程におい
て両者の目合せにずれが生じると、これが容量電極２１
３とコンタクトホール２０９との位置ずれとなり、不具
合が生じることになる。即ち、メモリセルの微細化が進
むにつれて１個の容量電極の占有面積は小さくなり、こ
れに対応させてコンタクトホールを縮小する必要があ
る。このため、両者の目合せの余裕が小さくなる。例え
ば、図７において（ａ）から（ｂ）へ微細化する場合に
ついて考える。（ａ）においてコンタクトホールＣＨ１
を０．６μｍ、容量電極ＣＴ１の短辺を０．９μｍとす
ると、コンタクトホールＣＨ１に対する容量電極ＣＴ１
の目合せ余裕Δ１はコンタクトホールＣＨ１及び容量電
極ＣＴ１それぞれの寸法偏差分を含めて±０．１５μｍ
である。それに対して（ｂ）でコンタクトホールＣＨ２
を０．５μｍ、容量電極ＣＴ２の短辺を０．７μｍに微
細化したとすると、目合せ余裕Δ２は±０．１μｍに減
少してしまう。寸法偏差の低減及び目合せ余裕の低減は
容量電極の縮小率と比較すると極く僅かであるため、寸
法の変動あるいは目合せずれによる不具合が生じ易くな
る。
【０００６】図８はこのような容量電極とコンタクトホ
ールとの間に目合せずれが生じた場合の断面図である。
図５（ａ）の異方性エッチングの際にポリシリコン２１
０がコンタクトホール２０９の内部までエッチングさ
れ、図５（ｃ）で酸化膜２１１を等方性のウェットエッ
チングで除去するときにエッチング液が窒化膜２０７と
ポリシリコン２１３の隙間から入り込んで層間絶縁膜２
０６をエッチングし、空洞Ｙができてしまう。このよう
に目合せにずれが生じると信頼性に重大な影響を及ぼす
こととなる。
ールとの間に目合せずれが生じた場合の断面図である。
図５（ａ）の異方性エッチングの際にポリシリコン２１
０がコンタクトホール２０９の内部までエッチングさ
れ、図５（ｃ）で酸化膜２１１を等方性のウェットエッ
チングで除去するときにエッチング液が窒化膜２０７と
ポリシリコン２１３の隙間から入り込んで層間絶縁膜２
０６をエッチングし、空洞Ｙができてしまう。このよう
に目合せにずれが生じると信頼性に重大な影響を及ぼす
こととなる。
【０００７】また、従来の製造方法ではシリンダ型の容
量電極を形成するためにＣＶＤ工程によりポリシリコン
２１０及びポリシリコン２１３を形成しているが、これ
らポリシリコンは時間的に隔たった工程で形成されるた
め、両ポリシリコン間には継ぎ目が存在することにな
り、後工程において酸化膜２１１を異方性エッチングで
除去する際にこの継ぎ目からポリシリコン２１３の部分
が脱落され易いという問題もある。本発明の目的は、容
量電極とコンタクトホールとの目合せずれを解消し、か
つ製造工程途中における破損を防止したシリンダ型容量
電極を備える半導体装置及びその製造方法を提供するこ
とにある。
量電極を形成するためにＣＶＤ工程によりポリシリコン
２１０及びポリシリコン２１３を形成しているが、これ
らポリシリコンは時間的に隔たった工程で形成されるた
め、両ポリシリコン間には継ぎ目が存在することにな
り、後工程において酸化膜２１１を異方性エッチングで
除去する際にこの継ぎ目からポリシリコン２１３の部分
が脱落され易いという問題もある。本発明の目的は、容
量電極とコンタクトホールとの目合せずれを解消し、か
つ製造工程途中における破損を防止したシリンダ型容量
電極を備える半導体装置及びその製造方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上にコンタクトホールを介して前記半導体基
板と電気的に導通され、かつその一部が上方に向けて筒
状に形成された容量電極と、この容量電極の上層に絶縁
膜を介して形成される対向電極とでキャパシタを構成
し、かつ容量電極の平面方向の外形状が前記コンタクト
ホールの平面方向の外形状から一定の間隔で拡大してコ
ンタクトホールと相似形状とする。また、本発明の製造
方法は、半導体基板上に第１の絶縁膜を形成し、この第
１の絶縁膜上に第１の絶縁膜とエッチングの選択性のあ
る第２の絶縁膜を形成する工程と、第２の絶縁膜上に開
口を有するマスクを形成する工程と、このマスクを利用
して前記第２の絶縁膜を等方性エッチングし、第２の絶
縁膜にマスク開口よりも大きな開口寸法のホールを開設
する工程と、同じくマスクを利用して第１の絶縁膜を異
方性エッチングし、第１の絶縁膜にマスク開口に略等し
い開口寸法のコンタクトホールを開設する工程と、各ホ
ールを含む領域の第１及び第２の絶縁膜上に第１の導電
膜を形成する工程と、この第１の導電膜を選択的にエッ
チングして各ホール内面にのみ第１の導電膜を残して容
量電極を形成する工程と、第１の導電膜上に絶縁膜及び
第２の導電膜を形成し、これらを所要のパターンにエッ
チングして容量絶縁膜及び対向電極を形成する工程とを
含む。
半導体基板上にコンタクトホールを介して前記半導体基
板と電気的に導通され、かつその一部が上方に向けて筒
状に形成された容量電極と、この容量電極の上層に絶縁
膜を介して形成される対向電極とでキャパシタを構成
し、かつ容量電極の平面方向の外形状が前記コンタクト
ホールの平面方向の外形状から一定の間隔で拡大してコ
ンタクトホールと相似形状とする。また、本発明の製造
方法は、半導体基板上に第１の絶縁膜を形成し、この第
１の絶縁膜上に第１の絶縁膜とエッチングの選択性のあ
る第２の絶縁膜を形成する工程と、第２の絶縁膜上に開
口を有するマスクを形成する工程と、このマスクを利用
して前記第２の絶縁膜を等方性エッチングし、第２の絶
縁膜にマスク開口よりも大きな開口寸法のホールを開設
する工程と、同じくマスクを利用して第１の絶縁膜を異
方性エッチングし、第１の絶縁膜にマスク開口に略等し
い開口寸法のコンタクトホールを開設する工程と、各ホ
ールを含む領域の第１及び第２の絶縁膜上に第１の導電
膜を形成する工程と、この第１の導電膜を選択的にエッ
チングして各ホール内面にのみ第１の導電膜を残して容
量電極を形成する工程と、第１の導電膜上に絶縁膜及び
第２の導電膜を形成し、これらを所要のパターンにエッ
チングして容量絶縁膜及び対向電極を形成する工程とを
含む。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の半導体装置の要部の断面図、図２及
び図３は本発明の半導体装置の製造方法を工程順に示す
要部の断面図である。先ず、図２（ａ）のように、半導
体基板１０１上に素子分離用の熱酸化膜１０２を形成
し、かつその素子領域にゲート酸化膜１０３、ゲート電
極１０４、ソース・ドレイン領域１０５を形成してＭＯ
Ｓトランジスタを形成した後、容量電極との層間絶縁膜
となる酸化膜１０６をＣＶＤ法により１５０ｎｍの厚さ
に形成する。更に、その上に窒化膜１０７、酸化膜１０
８をＣＶＤ法によりそれぞれ２０ｎｍ，３００ｎｍの厚
さに被着する。そして、その上にコンタクトホール形成
箇所に開口を開設したフォトレジスト１０９を形成す
る。
る。図１は本発明の半導体装置の要部の断面図、図２及
び図３は本発明の半導体装置の製造方法を工程順に示す
要部の断面図である。先ず、図２（ａ）のように、半導
体基板１０１上に素子分離用の熱酸化膜１０２を形成
し、かつその素子領域にゲート酸化膜１０３、ゲート電
極１０４、ソース・ドレイン領域１０５を形成してＭＯ
Ｓトランジスタを形成した後、容量電極との層間絶縁膜
となる酸化膜１０６をＣＶＤ法により１５０ｎｍの厚さ
に形成する。更に、その上に窒化膜１０７、酸化膜１０
８をＣＶＤ法によりそれぞれ２０ｎｍ，３００ｎｍの厚
さに被着する。そして、その上にコンタクトホール形成
箇所に開口を開設したフォトレジスト１０９を形成す
る。
【００１０】次いで、図２（ｂ）のように、前記フォト
レジスト１０９をマスクにしてコンタクトホールのパタ
ーニングを行う。このとき、前記酸化膜１０８に対して
は、破線Ｘの部分までは異方性ドライエッチングにより
除去するが、その後から窒化膜１０７までの間の距離
は、等方性エッチングを行う。これにより、結果として
酸化膜１０８にはフォトレジスト１０９の開口よりも平
面方向に一定の間隔で拡大した開口寸法のホール１１０
が開設されることになる。ここで、ホール１１０はフォ
トレジスト１０９の開口と相似形、換言すれば後述する
コンタクトホール１１１の平面形状と相似形となる。な
お、このエッチングに際しては窒化膜１０７がエッチン
グのストッパーとして機能する。更に、図２（ｃ）のよ
うに、同じフォトレジスト１０９をマスクにして窒化膜
１０７、酸化膜１０６を異方性エッチングにより除去
し、これらにフォトレジスト１０９の開口と略同じ開口
寸法のコンタクトホール１１１を開設する。
レジスト１０９をマスクにしてコンタクトホールのパタ
ーニングを行う。このとき、前記酸化膜１０８に対して
は、破線Ｘの部分までは異方性ドライエッチングにより
除去するが、その後から窒化膜１０７までの間の距離
は、等方性エッチングを行う。これにより、結果として
酸化膜１０８にはフォトレジスト１０９の開口よりも平
面方向に一定の間隔で拡大した開口寸法のホール１１０
が開設されることになる。ここで、ホール１１０はフォ
トレジスト１０９の開口と相似形、換言すれば後述する
コンタクトホール１１１の平面形状と相似形となる。な
お、このエッチングに際しては窒化膜１０７がエッチン
グのストッパーとして機能する。更に、図２（ｃ）のよ
うに、同じフォトレジスト１０９をマスクにして窒化膜
１０７、酸化膜１０６を異方性エッチングにより除去
し、これらにフォトレジスト１０９の開口と略同じ開口
寸法のコンタクトホール１１１を開設する。
【００１１】しかる後、図３（ａ）のように、全面にポ
リシリコン１１２、ＢＰＳＧ１１３をＣＶＤ法によりそ
れぞれ１５０ｎｍ，３００ｎｍの厚さに被着し、その上
でＢＰＳＧ１１３の上表面を平坦化するために、例えば
９００℃，Ｎ2 中で３０分間熱処理を行う。そして、図
３（ｂ）のように、平坦部のポリシリコン１１２が露出
するまでＢＰＳＧ１１３の異方性ドライエッチングを行
い、更に平坦部のポリシリコン１１２を異方性ドライエ
ッチングにより除去してコンタクトホール１１１及びホ
ール１１０の内部にのみポリシリコン１１２が残るよう
にする。
リシリコン１１２、ＢＰＳＧ１１３をＣＶＤ法によりそ
れぞれ１５０ｎｍ，３００ｎｍの厚さに被着し、その上
でＢＰＳＧ１１３の上表面を平坦化するために、例えば
９００℃，Ｎ2 中で３０分間熱処理を行う。そして、図
３（ｂ）のように、平坦部のポリシリコン１１２が露出
するまでＢＰＳＧ１１３の異方性ドライエッチングを行
い、更に平坦部のポリシリコン１１２を異方性ドライエ
ッチングにより除去してコンタクトホール１１１及びホ
ール１１０の内部にのみポリシリコン１１２が残るよう
にする。
【００１２】更に、図３（ｃ）のように、コンタクトホ
ール１１１及びホール１１０内に残ったＢＰＳＧ１１３
と、酸化膜１０８を等方性エッチングにより除去すると
ポリシリコン１１２の上部が筒型に残された状態とな
り、これによりシリンダ型の容量電極が完成する。ここ
で、窒化膜１０７は酸化膜１０８のエッチングのストッ
パとしての役割を果たす。しかる後、図１のように、容
量絶縁膜１１４及び対向電極となるポリシリコン１１５
を順に形成し、所要のパターンに形成する。更に、層間
絶縁膜１１６を形成し、この層間絶縁膜１１６にコンタ
クトホール１１７を開設し、その上から配線層１１８を
形成することで、メモリセル構造が得られる。
ール１１１及びホール１１０内に残ったＢＰＳＧ１１３
と、酸化膜１０８を等方性エッチングにより除去すると
ポリシリコン１１２の上部が筒型に残された状態とな
り、これによりシリンダ型の容量電極が完成する。ここ
で、窒化膜１０７は酸化膜１０８のエッチングのストッ
パとしての役割を果たす。しかる後、図１のように、容
量絶縁膜１１４及び対向電極となるポリシリコン１１５
を順に形成し、所要のパターンに形成する。更に、層間
絶縁膜１１６を形成し、この層間絶縁膜１１６にコンタ
クトホール１１７を開設し、その上から配線層１１８を
形成することで、メモリセル構造が得られる。
【００１３】したがって、このように製造される容量電
極は、図２（ｂ）の工程において、フォトレジスト１０
９の開口を利用した等方性エッチングにより開設された
酸化膜１０８のホール１１０内に形成されることにな
り、このホール１１０はフォトレジスト１０９の開口と
略同じ寸法（Ｌ１）で形成されるコンタクトホール１１
１よりも平面方向に拡大された寸法（Ｌ２）となるた
め、容量電極１１２は必ずコンタクトホール１１１の外
周の形状から一定の間隔で拡大された外周形状となる。
このため、コンタクトホールの微細化が進められても、
コンタクトホールと容量電極との間に目合せずれが生じ
ることはなく、信頼性の高い容量電極が製造できる。ま
た、容量電極は全て１回の工程で形成されるため、ポリ
シリコンの形成工程を削減して製造を容易に行うことが
できるとともに、容量電極の一部に継ぎ目が生じること
もなく、機械的な強度が高められ、製造工程の途中で破
損されるようなこともない。因みに、前記実施例で示し
た製造方法におけるシリンダ型キャパシタの静電容量値
は従来の製造方法によるシリンダ型キャパシタの静電容
量値とほぼ同じでキャパシタ１個当たり約３０ｆＦの値
を得ることができた。
極は、図２（ｂ）の工程において、フォトレジスト１０
９の開口を利用した等方性エッチングにより開設された
酸化膜１０８のホール１１０内に形成されることにな
り、このホール１１０はフォトレジスト１０９の開口と
略同じ寸法（Ｌ１）で形成されるコンタクトホール１１
１よりも平面方向に拡大された寸法（Ｌ２）となるた
め、容量電極１１２は必ずコンタクトホール１１１の外
周の形状から一定の間隔で拡大された外周形状となる。
このため、コンタクトホールの微細化が進められても、
コンタクトホールと容量電極との間に目合せずれが生じ
ることはなく、信頼性の高い容量電極が製造できる。ま
た、容量電極は全て１回の工程で形成されるため、ポリ
シリコンの形成工程を削減して製造を容易に行うことが
できるとともに、容量電極の一部に継ぎ目が生じること
もなく、機械的な強度が高められ、製造工程の途中で破
損されるようなこともない。因みに、前記実施例で示し
た製造方法におけるシリンダ型キャパシタの静電容量値
は従来の製造方法によるシリンダ型キャパシタの静電容
量値とほぼ同じでキャパシタ１個当たり約３０ｆＦの値
を得ることができた。
【００１４】
【発明の効果】以上説明したように本発明の半導体装置
は、容量電極の平面方向の外形状がコンタクトホールの
平面方向の外形状から一定の間隔で拡大した相似形状と
しているので、容量電極とコンタクトホールとの間に目
合せずれが生じることはなく、信頼性の高いキャパシタ
を備える半導体装置を構成することができる。また、本
発明の製造方法は、マスクを用いて上層の第２の絶縁膜
を等方性エッチングしてホールを開設した後に、同じマ
スクを用いて下層の第１の絶縁膜を異方性エッチングし
てコンタクトホールを開設しているので、第２の絶縁膜
のホールは必ず第１の絶縁膜のコンタクトホールの外側
に拡大された寸法となる。そして、これらホールの内面
に沿って第１の導電膜を形成して容量電極としているた
め、容量電極がコンタクトホールに対して目合せずれが
生じることは全くなく、厳しい目合せ精度を必要とする
フォトリソグラフィの工程を不要とすることができ、本
発明の半導体装置を容易にしかも高精度に製造すること
ができる。また、この製造方法で形成される容量電極
は、第１の導電膜のみで形成されるため、容量電極を形
成するための導電膜の形成工程が１回で済み、製造工数
の削減を図るとともに、形成された容量電極に継ぎ目が
生じることはなく、機械的な強度を高めて製造工程途中
での破損を防止することができる効果がある。
は、容量電極の平面方向の外形状がコンタクトホールの
平面方向の外形状から一定の間隔で拡大した相似形状と
しているので、容量電極とコンタクトホールとの間に目
合せずれが生じることはなく、信頼性の高いキャパシタ
を備える半導体装置を構成することができる。また、本
発明の製造方法は、マスクを用いて上層の第２の絶縁膜
を等方性エッチングしてホールを開設した後に、同じマ
スクを用いて下層の第１の絶縁膜を異方性エッチングし
てコンタクトホールを開設しているので、第２の絶縁膜
のホールは必ず第１の絶縁膜のコンタクトホールの外側
に拡大された寸法となる。そして、これらホールの内面
に沿って第１の導電膜を形成して容量電極としているた
め、容量電極がコンタクトホールに対して目合せずれが
生じることは全くなく、厳しい目合せ精度を必要とする
フォトリソグラフィの工程を不要とすることができ、本
発明の半導体装置を容易にしかも高精度に製造すること
ができる。また、この製造方法で形成される容量電極
は、第１の導電膜のみで形成されるため、容量電極を形
成するための導電膜の形成工程が１回で済み、製造工数
の削減を図るとともに、形成された容量電極に継ぎ目が
生じることはなく、機械的な強度を高めて製造工程途中
での破損を防止することができる効果がある。
【図１】本発明の半導体装置の一実施例の要部の断面図
である。
である。
【図２】本発明の半導体装置の製造方法の工程の前半を
示す断面図である。
示す断面図である。
【図３】本発明の半導体装置の製造方法の工程の後半を
示す断面図である。
示す断面図である。
【図４】従来の半導体装置の製造方法の工程の前半を示
す断面図である。
す断面図である。
【図５】従来の半導体装置の製造方法の工程の後半を示
す断面図である。
す断面図である。
【図６】従来の半導体装置の要部の断面図である。
【図７】従来の問題点を説明するための模式的な平面図
である。
である。
【図８】不具合が生じた状態の断面図である。
１０１ 半導体基板 １０４ ゲート電極 １０６ 酸化膜（第１の絶縁膜） １０７ 窒化膜（第１の絶縁膜） １０８ 酸化膜（第２の絶縁膜） １０９ フォトレジスト １１０ ホール １１１ コンタクトホール １１２ ポリシリコン（第１の導電膜） １１４ 容量絶縁膜 １１５ ポリシリコン（第２の導電膜）
Claims (3)
- 【請求項１】 半導体基板上にコンタクトホールを介し
て前記半導体基板と電気的に導通され、かつその一部が
上方に向けて筒状に形成された容量電極と、この容量電
極の上層に絶縁膜を介して形成される対向電極とでキャ
パシタを構成する半導体装置において、前記容量電極の
平面方向の外形状が前記コンタクトホールの平面方向の
外形状から一定の間隔で拡大して前記コンタクトホール
と相似形状であることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に第１の絶縁膜を形成し、
この第１の絶縁膜上に前記第１の絶縁膜とエッチングの
選択性のある第２の絶縁膜を形成する工程と、前記第２
の絶縁膜上に開口を有するマスクを形成する工程と、こ
のマスクを利用して前記第２の絶縁膜を等方性エッチン
グし、第２の絶縁膜に前記マスク開口よりも大きな開口
寸法のホールを開設する工程と、前記マスクを利用して
前記第１の絶縁膜を異方性エッチングし、第１の絶縁膜
に前記マスク開口に略等しい開口寸法のコンタクトホー
ルを開設する工程と、前記各ホールを含む領域の前記第
１及び第２の絶縁膜上に第１の導電膜を形成する工程
と、この第１の導電膜を選択的にエッチングして前記各
ホール内面にのみ第１の導電膜を残して容量電極を形成
する工程と、前記第１の導電膜上に絶縁膜及び第２の導
電膜を形成し、これらを所要のパターンにエッチングし
て容量絶縁膜及び対向電極を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上に第１の酸化膜を形成し、
この第１の酸化膜上に薄い窒化膜を形成し、この薄い窒
化膜上に第２の酸化膜を形成する工程と、前記第２の酸
化膜上に開口を有するマスクを形成する工程と、このマ
スクを利用して前記第２の酸化膜を等方性エッチング
し、第２の酸化膜に前記マスク開口よりも大きな開口寸
法のホールを開設する工程と、前記マスクを利用して前
記窒化膜及び第１の酸化膜を異方性エッチングし、これ
らの膜に前記マスク開口に略等しい開口寸法のコンタク
トホールを開設する工程と、前記各ホールを含む領域の
前記第１及び第２の酸化膜及び窒化膜上に第１のポリシ
リコン膜を形成する工程と、この第１のポリシリコン膜
を選択的にエッチングして前記各ホール内面にのみ第１
のポリシリコン膜を残して容量電極を形成する工程と、
前記第１のポリシリコン膜上に第３の酸化膜及び第２の
ポリシリコン膜を形成し、これらを所要のパターンにエ
ッチングして容量絶縁膜及び対向電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178525A JP2624127B2 (ja) | 1993-06-28 | 1993-06-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178525A JP2624127B2 (ja) | 1993-06-28 | 1993-06-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778946A JPH0778946A (ja) | 1995-03-20 |
| JP2624127B2 true JP2624127B2 (ja) | 1997-06-25 |
Family
ID=16050001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5178525A Expired - Lifetime JP2624127B2 (ja) | 1993-06-28 | 1993-06-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624127B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2924771B2 (ja) * | 1996-02-26 | 1999-07-26 | 日本電気株式会社 | 蓄積容量部形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2932540B2 (ja) * | 1989-11-28 | 1999-08-09 | ソニー株式会社 | 半導体メモリ装置 |
| JP2859363B2 (ja) * | 1990-03-20 | 1999-02-17 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2969764B2 (ja) * | 1990-04-03 | 1999-11-02 | ソニー株式会社 | 半導体装置及びその製造方法 |
-
1993
- 1993-06-28 JP JP5178525A patent/JP2624127B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778946A (ja) | 1995-03-20 |
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