KR100420122B1 - 강유전체 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
강유전체 메모리 장치 및 그 제조방법을 제공한다. 이 장치는, 주변회로 트랜지스터가 배치된 반도체 기판의 전면을 층간절연막이 덮는다. 층간절연막 내에 트랜지스터의 소오스, 드레인 및 게이트 전극에 각각 접속된 제1 콘택플러그가 존재하고, 비트 라인 상부에 접속된 제2 콘택플러그가 존재한다. 제2 콘택플러그 상에 제2 콘택플러그를 노출시키는 비아홀이 존재한다. 층간절연막 상에 비아홀의 내벽을 콘포말하게 덮으며 제2 콘택플러그에 접속된 금속배선이 배치된다. 이 방법은, 반도체 기판의 주변회로 영역에 제1 층간절연막을 형성한다. 제1 층간절연막을 관통하여 트랜지스터들의 소오스, 드레인 또는 게이트 전극과 각각 접속하는 비트 라인를 형성한다. 비트 라인 및 제1 층간절연막을 덮는 제2 층간절연막을 형성하고, 제2 층간절연막을 관통하여 비트 라인들에 각각 접속된 제2 콘택 플러그를 형성한다. 제2 콘택 플러그 및 제2 층간절연막 전면에 제3 층간절연막을 형성하고, 제3 층간절연막을 패터닝하여 제2 콘택 플러그들을 각각 노출시키는 비아홀을 형성한다. 제3 층간절연막 상의 소정영역을 지나되, 소정의 제1 비아홀 내벽을 콘포말하게 덮으며 제2 콘택 플러그와 접속하는 스퍼터링 증착된 금속배선을 형성한다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로 강유전체 메모리 장치 및 그 제조방법에 관한 것이다.
강유전체 메모리 장치는 PZT[Pb(ZrxTi1-x)O3] 또는 BST(BaSrTiO3)와 같은 강유전체 물질을 커패시터 유전막으로 사용한다. 강유전체는 종래의 산화막, 실리콘 질화막 및 탄탄륨 펜트옥사이드막과는 달리 잔류 분극(Pr;Remnant polariztion)특성을 가진다. 따라서, 외부 전원이 차단된 상태에서도 분극이 유지되어 데이타의 상태가 유지된다.
강유전체 메모리 장치를 제조함에 있어서, 강유전체 커패시터를 형성한 이후에 실시하는 배선공정의 영향으로 상기 잔류분극 특성이 열화될 수 있다. 증착후 열처리에 의해 리플로우(reflow)된 금속막으로 배선을 형성할 경우, 상기 금속막의 팽창에 의해 강유전체 커패시터에 가해지는 스트레스에 의해 잔류분극 특성이 열화될 수 있다. 따라서, 열처리에 의한 리플로우 공정을 실시하지 않고 금속배선을 형성함으로써 상기 문제점을 해결할 수 있다.
도 1은 배선 공정에 대한 강유전체 커패시터의 분극이력 그래프(hysteresis graph)이다.
그래프의 가로축은 커패시터에 가해지는 전압을 나타내고, 그래프의 세로축은 커패시터의 단위 면적당 분극전하량을 나타낸다.
선 1은 스퍼터링 증착된 알루미늄으로 배선을 형성하였을 때 강유전체 커패시터의 분극이력 곡선이고, 선 2는 증착후 550℃에서 60초동안 열처리 공정을 실시하여 리플로우된 알루미늄을 사용하여 배선을 형성하였을 때 강유전체 커패시터의 분극이력 곡선이다.
도시된 바와 같이 스퍼터링 증착된 알루미늄을 사용하였을 경우(1), 열처리에 의해 리플로우된 알루미늄을 사용하여 배선을 형성한 경우(2)보다 저 전압에서 높은 분극전하량을 가지고 전원이 차단된 후의 잔류 분극전하량 또한 상대적으로 높게 나타난다. 그러나, 종래 기술을 사용하여 강유전체 메모리 장치를 제조할 경우, 스퍼터링 증착된 금속배선을 사용하기 힘든 문제점이 있다.
도 2 내지 도 5는 종래의 강유전체 메모리 장치를 제조하는 방법을 설명하기 위한 공정단면도이다.
도 2를 참조하면, 셀 트랜지스터가 배치된 셀 어레이 영역(a) 및 주변회로 트랜지스터가 배치된 주변회로 영역(b)을 구비한 반도체 기판(100)을 준비한다. 상기 셀 트랜지스터의 게이트 전극들(102) 사이의 셀 소오스(104) 및 셀 드레인(106)에 각각 접속된 비트라인 패드(112) 및 스토리지 노드 콘택 패드(114)를 형성한다. 이어서, 상기 비트라인 패드(112) 및 상기 스토리지 노드 콘택 패드(114)가 형성된 결과물 전면에 제1 층간절연막(116)을 형성한다. 상기 제1 층간절연막(116)을 관통하여 상기 비트라인 패드(112)에 접속된 비트라인(124)을 형성함과 동시에 상기 제1 층간절연막(116)을 관통하여 상기 주변회로 트랜지스터의 소오스/드레인(110) 및 주변회로 트랜지스터의 게이트 전극(108)에 각각 접속된 소오스/드레인 콘택 패드(126) 및 게이트 콘택 패드(128)를 형성한다.
도 3을 참조하면, 상기 결과물의 전면에 제2 층간절연막(130)을 형성한다. 상기 제2 층간절연막(130) 및 상기 제1 층간절연막(116)을 차례로 관통하여 상기 스토리지 노드 콘택 패드(114)에 접속된 스토리지 노드 콘택 플러그(138)를 형성한다. 이어서, 상기 제2 층간절연막(130) 상에 상기 스토리지 노드 콘택 플러그(138)에 접속된 강유전체 커패시터(150)를 형성하고, 상기 스토리지 노드 콘택 플러그(138)가 형성된 반도체 기판의 전면에 제3 층간절연막(152)을 형성한다. 계속해서, 상기 제3 층간절연막(152) 및 상기 제2 층간절연막(130)을 차례로 패터닝하여 상기 소오스/드레인 콘택 패드(126) 및 상기 게이트 콘택 패드(128)를 노출시키는 제1 비아홀(136)을 형성한다.
도 4를 참조하면, 상기 결과물 전면에 제1 도전막을 형성한다. 상술한 바와 같이, 커패시터 유전막의 특성이 열화되지 않도록, 상기 제1 도전막은 스퍼터링 증착된 금속막을 사용한다. 이어서, 상기 제1 도전막을 패터닝하여 상기 소오스/드레인 콘택 패드(126) 및 상기 게이트 콘택 패드(128)에 선택적으로 접속된 제1 배선(156)을 형성한다.
도시된 것과 같이, 상기 제1 비아홀(136)은 상기 제3 층간절연막(152) 및 상기 제2 층간절연막(130)을 차례로 관통하여 상기 소오스/드레인 콘택 패드(126) 및 상기 게이트 콘택 패드(128)를 노출시키므로 그 종횡비(aspect ratio)가 크다. 따라서, 제1 비아홀(136) 내벽에 금속막의 증착이 불량함으로 인해 상기 제1 배선(156)이 끊어지거나, 배선이 균일하지 않게 형성됨으로 인하여 저항이 높아질 수 있다(157). 특히 커패시터 유전막의 특성열화를 방지하기 위하여 스퍼터링 증착된 금속막으로 제1 도전막을 형성할 경우, 이러한 문제가 더 심각해진다.
도 5를 참조하면, 상기 제1 배선(156)이 형성된 결과물 전면에 제4 층간절연막(158)을 형성한다. 상기 제4 층간절연막(158) 및 상기 제3 층간절연막(152)를 차례로 패터닝하여 상기 강유전체 커패시터(150)를 노출시키는 플레이트 전극 홀(160)을 형성하고, 상기 제1 배선(156)을 노출시키는 제2 비아홀(162)을 형성한다. 이어서, 상기 제4 층간절연막(158) 상의 전면에 제2 도전막을 형성한다. 상기 제2 도전막은 상기 제1 도전막과 마찬가지로 스퍼터링 증착된 금속막을 사용함으로써, 상기 강유전체 커패시터(150)의 특성열화를 막을 수 있다. 이어서, 상기 제2 도전막을 패터닝하여 상기 강유전체 커패시터(150)에 접속된 플레이트 전극 라인(164)을 형성함과 동시에 상기 제1 배선(156)에 접속된 제2 배선(166)을 형성할 수 있다. 상기 플레이트 전극 라인(164) 및 상기 제2 배선(166)은 반도체 기판의 소정영역에서 선택적으로 접속될 수 있다.
상술한 바와 같이 강유전체 커패시터의 분극특성의 열화를 방지하기 위하여 스퍼터링 증착된 알루미늄을 사용하여 배선을 형성할 수 있다. 그러나, 종래의 강유전체 메모리 장치의 금속 배선은 높은 종횡비를 갖는 비아홀 내벽을 채워 주변회로의 게이트 전극 및 소오스/드레인에 접속된다. 따라서, 스퍼터링 증착된 금속을 사용하여 배선을 형성할 때, 높은 종횡비를 갖는 비아홀 내벽에서 금속막의 증착이 불량하다. 이로 인하여, 금속배선이 끊어지거나 저항의 증가 및 금속배선의 신뢰성의 저하를 야기할 수 있다.
본 발명의 목적은 상술한 종래기술의 문제점을 해결하기 위하여, 비아홀의 종횡비를 감소시켜 금속배선의 저항 감소시키고 신뢰성을 향상시킬 수 있는 강유전체 메모리 장치 및 그 제조방법을 제공하는데 있다.
도 1은 배선공정에 따른 강유전체 커패시터의 분극이력 그래프(Hysteresis graph)이다.
도 2 내지 도 5는 종래의 강유전체 메모리 장치의 제조방법을 설명하기 위한 공정단면도들이다.
도 6은 본 발명의 바람직한 실시예에 따른 강유전체 메모리 장치의 구조를 설명하기 위한 사시도이다.
도 7 내지 도 12는 본 발명의 바람직한 실시예에 따른 강유전체 메모리 장치의 제조방법을 설명하기 위한 공정단면도들이다.
※ 도면의 주요부분에 대한 부호의 설명 ※
200: 반도체 기판 202: 셀 게이트 전극
204: 셀 소오스 206: 셀 드레인
208: 주변회로 게이트 전극 210: 주변회로 소오스/드레인
212: 비트라인 패드 214: 스토리지 노드 콘택 패드
216: 제1 층간절연막 218: 비트라인 콘택 홀
220: 제1 소오스/드레인 콘택 홀 222: 제1 게이트 콘택 홀
224: 비트라인 226: 소오스/드레인 콘택 패드
228: 게이트 콘택 패드 230: 제2 층간절연막
232: 스토리지 노드 콘택 홀 234: 제2 게이트 콘택 홀
236: 제2 소오스/드레인 콘택 홀 238: 스토리지 노드 콘택 플러그
240: 게이트 콘택 플러그 242: 소오스/드레인 콘택 플러그
250: 강유전체 커패시터 252: 제3 층간절연막
254: 제1 비아홀 256: 제1 배선
258: 제4 층간절연막 260: 플레이트 전극 홀
262: 제2 비아홀 264: 플레이트 전극 라인
266: 제2 배선
상기 목적을 달성하기 위하여 본 발명은 낮은 종횡비의 비아홀을 포함하는 강유전체 메모리 장치를 제공한다. 이 장치는, 적어도 하나의 셀 트랜지스터가 배치된 셀 어레이 영역 및 적어도 하나의 주변회로 트랜지스터가 각각 배치된 주변회로 영역을 갖는 반도체 기판을 포함한다. 상기 셀 어레이 영역 및 상기 주변회로 영역의 전면에 제1 내지 제4 층간절연막이 차례로 적층된다. 상기 제1 층간절연막을 관통하여 상기 주변회로 트랜지스터의 게이트 전극 및 소오스/드레인에 각각 게이트 콘택 패드 및 소오스/드레인 콘택 패드가 접속된다. 상기 제2 층간절연막을 관통하여 상기 게이트 콘택 패드 및 상기 소오스/드레인 콘택 패드에 각각 게이트 콘택 플러그 및 소오스/드레인 콘택 플러그가 접속된다. 또한, 상기 제3 층간절연막을 관통하여 상기 게이트 콘택 플러그 및 상기 소오스/드레인 콘택 플러그를 각각 제1 비아홀이 노출시킨다. 상기 제3 층간절연막 및 상기 제4 층간절연막 사이에 상기 반도체 기판 상의 소정영역을 지나는 제1 배선이 배치된다. 상기 제1 배선은 상기 게이트 콘택 플러그 및 상기 소오스/드레인 콘택 플러그 중 적어도 하나에 선택적으로 접속된다. 종래기술과 달리 본 발명의 강유전체 메모리 장치는 주변회로 영역에서 상기 제1 배선은 상기 게이트 콘택 플러그 및 상기 소오스/드레인 콘택 플러그에 의하여 각각 상기 게이트 콘택 패드 및 상기 소오스/드레인 콘택 패드에 접속된다. 따라서, 상기 제1 비아홀은 종래의 강유전체 메모리 장치에 비하여 현저히 낮은 종횡비를 갖는다.
본 발명의 바람직한 실시예에서, 강유전체 메모리 장치의 셀 어레이 영역에 상기 제1 층간절연막 내에 존재하고 상기 셀 소오스 및 드레인에 각각 접속된 비트라인 패드 및 스토리지 노드 콘택 패드를 더 포함한다. 상기 비트라인 패드에 비트라인이 접속된다. 상기 비트라인은 상기 제1 층간절연막 및 상기 제2 층간절연막 사이의 소정영역을 지나고, 상기 제1 층간절연막을 관통하여 상기 비트라인 패드에접속된다. 상기 스토리지 노드 콘택 패드 상부의 상기 제2 층간절연막 및 상기 제3 층간절연막 사이에 강유전체 커패시터가 배치된다. 상기 스토리지 노드 콘택 패드 상에 스토리지 노드 콘택 플러그가 배치된다. 상기 스토리지 노드 콘택 플러그는 상기 제2 층간절연막 및 상기 제1 층간절연막을 관통하여 상기 스토리지 노드 콘택 패드 및 상기 강유전체 커패시터에 접속된다. 상기 강유전체 커패시터 상부의 상기 제4 층간절연막 상에 플레이트 전극 라인이 배치된다. 상기 플레이트 전극 라인은 상기 제4 층간절연막 및 상기 제3 층간절연막을 차례로 관통하여 상기 스토리지 커패시터에 접속된다.
상기 목적을 달성하기 위하여 본 발명은, 낮은 종횡비의 비아홀을 가지는 강유전체 메모리 장치의 제조방법을 제공한다. 이 방법은, 반도체 기판에 적어도 하나의 트랜지스터를 형성하고 상기 트랜지스터가 형성된 반도체 기판의 전면에 제1 층간절연막을 형성하는 것을 포함한다. 상기 제1 층간절연막을 관통하여 상기 트랜지스터의 소오스/드레인 및 게이트 전극에 각각 접속되는 소오스/드레인 콘택 패드 및 게이트 콘택 패드를 형성한다. 상기 소오스/드레인 콘택 패드 및 상기 게이트 콘택 패드가 형성된 반도체 기판 전면에 제2 층간절연막을 형성한다. 이어서, 상기 제2 층간절연막을 관통하여 상기 소오스/드레인 콘택 패드 및 상기 게이트 콘택 패드에 각각 접속되는 소오스/드레인 콘택 플러그 및 게이트 콘택 플러그를 형성한다. 상기 소오스/드레인 콘택 플러그 및 상기 게이트 콘택 플러그가 형성된 반도체 기판의 전면에 제3 층간절연막을 형성한다. 상기 제3 층간절연막을 패터닝하여 상기 소오스/드레인 콘택 플러그 및 상기 게이트 콘택 플러그를 각각 노출시키는 제1 비아홀을 형성한다. 상기 제3 층간절연막 상의 소정영역을 지나는 제1 배선을 형성한다. 상기 제1 배선은 상기 제1 비아홀 내벽을 콘포말하게 덮으며 상기 소오스/드레인 콘택 플러그 및 상기 게이트 콘택 플러그에 선택적으로 접속된다.
본 발명의 바람직한 실시예에서 상기 반도체 기판은 셀 어레이 영역 및 주변회로 영역을 포함한다. 적어도 하나의 셀 트랜지스터가 배치된 셀 어레이 영역 및 적어도 하나의 주변회로 트랜지스터가 배치된 주변회로 영역을 갖는 반도체 기판을 준비한다. 상기 셀 어레이 영역에 적어도 하나의 셀 트랜지스터를 형성하고, 상기 주변회로 영역에 적어도 하나의 주변회로 트랜지스터를 형성한다. 상기 셀 에레이 영역의 셀 소오스 상에 비트라인 패드를 형성함과 동시에 셀 드레인 상에 스토리지 노드 콘택 패드를 형성한다. 이어서, 상기 비트라인 패드 및 상기 스토리지 노드 콘택 패드가 형성된 반도체 기판의 전면에 제1 층간절연막을 형성한다. 상기 제1 층간절연막을 관통하여 상기 비트라인 패드, 상기 주변회로의 게이트 전극 및 소오스/드레인에 각각 접속되는 비트라인, 게이트 콘택 패드 및 소오스/드레인 콘택 패드를 형성한다. 이어서, 상기 비트라인, 상기 게이트 콘택 패드 및 상기 소오스/드레인 콘택 패드가 형성된 결과물 전면에 제2 층간절연막을 형성한다. 상기 제2 및 제1 층간절연막을 차례로 관통하여 상기 스토리지 노드 콘택 패드에 접속되는 스토리지 노드 콘택 플러그를 형성함과 동시에 상기 제2 층간절연막을 관통하여 상기 게이트 콘택 패드 및 소오스/드레인 콘택 패드에 각각 접속되는 게이트 콘택 플러그 및 소오스/드레인 콘택 플러그를 형성한다. 계속해서, 상기 제2 층간절연막 상에 상기 스토리지 노드 콘택 플러그에 접속되는 강유전체 커패시터를 형성하고, 상기 강유전체 커패시터가 형성된 반도체 기판의 전면에 제3 층간절연막을 형성한다. 상기 제3 층간절연막을 패터닝하여 상기 게이트 콘택 플러그 및 상기 소오스/드레인 콘택 플러그를 각각 노출시키는 제1 비아홀을 형성한다. 이어서, 상기 제3 층간절연막 상의 소정영역을 지나는 제1 배선을 형성한다. 상기 제1 배선은 상기 제1 비아홀 내벽을 콘포말하게 덮으며 상기 상기 게이트 콘택 플러그 및 상기 소오스/드레인 콘택 플러그에 선택적으로 접속된다.
이에 더하여, 상기 제1 배선이 형성된 결과물 전면에 제4 층간절연막을 형성하고 상기 제4 층간절연막 상의 소정영역을 지나되, 상기 제4 층간절연막 및 상기 제3 층간절연막을 관통하여 상기 강유전체 커패시터에 접속된 플레이트 전극 라인을 형성한다. 이와 동시에, 상기 제4 층간절연막을 관통하여 상기 제1 배선에 접속된 제2 배선을 형성한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 6은 본 발명의 바람직한 실시예에 따른 강유전체 메모리 장치의 구조를 설명하기 위한 사시도이다. 도면에서 참조부호 a로 표시된 부분은 셀 어레이 영역을 나타내고, 참조부호 b로 표시된 부분은 주변회로 영역을 나타낸다.
도 6을 참조하면, 반도체 기판(200)의 셀 어레이 영역(a)에 복수의 셀 트랜지스터들이 배치되고, 주변회로 영역(b)에 복수의 주변회로 트랜지스터들이 배치된다. 상기 셀 트랜지스터들의 셀 게이트 전극(202)들 사이의 셀 소오스(204) 및 셀 드레인(206)에 각각 접속된 비트라인 패드(212) 및 스토리지 노드 콘택 패드(214)가 존재한다. 상기 비트라인 패드(212) 및 스토리지 노드 콘택 패드(214)가 형성된 반도체 기판(200)의 전면을 제1 층간절연막(216)이 덮는다. 상기 제1 층간절연막(216) 상에 상기 제1 층간절연막(216)을 관통하여 비트라인(224)이 상기 비트라인 패드(212)에 접속된다. 또한, 상기 제1 층간절연막(216)을 관통하여 상기 주변회로 트랜지스터들 각각의 게이트 전극(208) 및 소오스/드레인(210)에 각각 게이트 콘택 패드(228) 및 소오스/드레인 콘택 패드(226)가 접속된다. 도시하지는 않았지만, 상기 반도체 기판(200)의 소정영역에서 상기 셀 게이트 전극(202)에 셀 게이트 콘택 패드가 접속된다. 상기 제1 층간절연막(216) 상부의 전면을 제2 층간절연막(230)이 덮는다. 상기 제2 층간절연막(230)을 관통하는 게이트 콘택 플러그(240) 및 소오스/드레인 콘택 플러그(242)가 배치된다. 상기 게이트 콘택 플러그(240) 및 소오스/드레인 콘택 플러그(242)는 각각 상기 게이트 콘택 패드(228) 및 상기 소오스/드레인 콘택 패드(226)에 접속된다. 또한, 셀 어레이 영역(a)에 상기 제2 층간절연막(230) 및 상기 제1 층간절연막(216)을 차례로 관통하여 스토리지 노드 콘택 플러그(238)가 배치된다. 상기 스토리지 노드 콘택 플러그(238)는 상기 스토리지 노드 콘택 패드(214)에 접속된다. 상기 제2 층간절연막(230) 상에 강유전체 커패시터(250)가 배치되고, 상기 강유전체 커패시터(250)는 상기 스토리지 노드 콘택 플러그(238)에 접속된다. 상기 스토리지 노드 콘택 플러그(238), 상기 게이트 콘택 플러그(240) 및 상기 소오스/드레인 콘택 플러그(242)는 각각 그 상부의 폭이 그 하부의 폭보다 넓은 구조를 가질 수 있다.
상기 제2 층간절연막(230) 상의 전면을 제3 층간절연막(252)이 덮고, 상기 제3 층간절연막(252) 상에 제1 배선(256)이 배치된다. 상기 제3 층간절연막(252)을 관통하여 상기 게이트 콘택 플러그(240) 및 상기 소오스/드레인 콘택 플러그(242)를 각각 노출시키는 제1 비아홀(254)이 존재한다. 상기 제1 배선(256)은 상기 제1 비아홀(254)의 내벽을 콘포말하게 덮으며 상기 게이트 콘택 플러그(240) 및 상기 소오스/드레인 콘택 플러그(242)에 선택적으로 접속된다. 본 발명은 종래기술과 달리 상기 주변회로 영역(b)에 게이트 콘택 플러그(240) 및 소오스/드레인 콘택 플러그(242)를 더 가진다. 이에 따라, 본 발명에 따른 강유전체 메모리 장치의 비아홀은 종래기술에 비하여 현저히 낮은 종횡비를 갖는다.
상기 제1 배선(256)이 배치된 상기 제3 층간절연막(242) 상의 전면을 제4 층간절연막(258)이 덮는다. 상기 셀 어레이 영역(a)에 상기 제4 층간절연막(258) 및 상기 제3 층간절연막(252)을 차례로 관통하는 플레이트 전극 홀(260)이 존재하고, 상기 주변회로 영역(b)에 상기 제4 층간절연막(258)을 관통하여 상기 제1 배선을 노출시키는 제2 비아홀(256)이 존재한다. 상기 제4 층간절연막(258) 상의 소정영역에 플레이트 전극 라인(264)이 배치된다. 상기 플레이트 전극 라인(264)은 상기 플레이트 전극 홀(260)의 내벽을 콘포말하게 채우며 상기 강유전체 커패시터(250)에 접속된다. 또한, 상기 제4 층간절연막(258) 상의 소정영역에 제2 배선(266)이 배치된다. 상기 제2 배선(266)은 상기 제2 비아홀(262)의 내벽을 콘포말하게 덮으며 상기 제1 배선(256)에 접속된다. 도시 하지는 않았지만, 반도체 기판의 소정영역에서 상기 제1 배선(256) 및 상기 플레이트 전극 라인(264)이 선택적으로 접속된다. 상기 제2 배선(266)은 종래기술과 마찬가지로 강유전체 커패시터의 특성열화를 막기 위하여 스퍼터링 증착된 금속막으로 이루어진다.
도 7 내지 도 12는 본 발명의 바람직한 실시예에 따른 강유전체 메모리 장치의 제조방법을 설명하기 위한 공정단면도들이다.
도 7을 참조하면, 반도체 기판(200)의 셀 어레이 영역(a)에 셀 게이트 전극(202), 셀 소오스(204) 및 셀 드레인(206)을 갖는 복수개의 셀 트랜지스터들의 어레이를 형성한다. 또한, 주변회로 영역(b)의 소정의 영역에 게이트 전극(208) 및 소오스/드레인(210)을 갖는 복수개의 주변회로 트랜지스터들을 형성한다. 상기 셀 게이트 전극(202)들 사이에 비트라인 패드(212) 및 스토리지 노드 콘택 패드(214)를 형성한다. 상기 비트라인 패드(212) 및 상기 스토리지 노드 콘택 패드(214)는 상기 셀 소오스(204) 및 상기 셀 드레인(206)에 각각 접속된다. 이어서, 상기 결과물 전면에 제1 층간절연막(216)을 형성한다.
도 8을 참조하면, 상기 제1 층간절연막(216)을 패터닝하여 상기 비트라인 패드(212), 상기 주변회로 트랜지스터들 각각의 소오스/드레인(210) 및 게이트 전극(208)을 각각 노출시키는 비트라인 콘택 홀(218), 제1 소오스/드레인 콘택 홀(220) 및 제1 게이트 콘택홀(222)을 형성한다. 이어서, 상기 결과물 전면에 상기 비트라인 콘택 홀(218), 제1 소오스/드레인 콘택 홀(220) 및 제1 게이트 콘택홀(222)을 채우는 제1 도전막을 형성한다. 상기 제1 도전막은 매립특성 및 내화성이 우수한 물질로서 예컨대, 폴리실리콘, 메탈실리사이드 또는 텅스텐으로 형성하는 것이 바람직하다. 계속해서, 상기 제1 도전막을 사진식각공정을 사용하여 패터닝하여 상기 제1 층간절연막(216) 상의 소정영역 영역을 지나는 비트라인(224)을 형성한다. 상기 비트라인(224)은 상기 제1 층간절연막(216)을 관통하여 상기 비트라인 패드(212)에 접속된다. 이와 동시에, 상기 소오스/드레인(210) 및 상기 게이트 전극(218)에 각각 접속된 소오스/드레인 콘택 패드(226) 및 게이트 콘택 패드(228)를 형성한다. 이와 다른 방법으로, 상기 제1 도전막을 화학적기계적연마공정을 사용하여 상기 제1 층간절연막(216)이 노출되도록 식각하여 상기 비트 라인(224), 상기 소오스/드레인 콘택 패드(226) 및 상기 게이트 콘택 패드(228)를 형성할 수 있다.
도 9를 참조하면, 상기 결과물 전면에 제2 층간절연막(230)을 형성한다. 상기 제2 층간절연막(230)은 실리콘 산화막으로 형성하는 것이 바람직하다. 이어서, 상기 제2 층간절연막(230) 및 상기 제1 층간절연막(216)을 패터닝하여 상기 스토리지 노드 콘택 패드(214)를 노출시키는 스토리지 노드 콘택 홀(232)을 형성함과 동시에 상기 게이트 콘택 패드(228) 및 상기 소오스/드레인 콘택 패드(226)를 각각 노출시키는 제2 게이트 콘택 홀(234) 및 제2 소오스/드레인 콘택 홀(236)을 형성한다. 상기 스토리지 노드 콘택 홀(232), 상기 제2 게이트 콘택 홀(234) 및 상기 제2 소오스/드레인 콘택 홀(236)을 형성하는 과정에서 등방성식각 및 이방성식각을 순차적으로 실시하여 상기 제2 층간절연막(230)을 식각할 수 있다. 이에 따라, 상기 스토리지 노드 콘택 홀(232), 상기 제2 게이트 콘택 홀(234) 및 상기 제2 소오스/드레인 콘택 홀(236)은 각각 그 하부폭보다 넓은 상부폭을 가진다. 도시하지는 않았지만, 상기 반도체 기판의 소정영역에서 상기 셀 트랜지스터의 게이트 전극에 접속된 셀 게이트 콘택 패드도 노출될 수 있다. 상기 제2 층간절연막(230) 상의 전면에 상기 스토리지 노드 콘택 홀(232), 상기 제2 게이트 콘택홀(234) 및 상기 제2 소오스/드레인 콘택 홀(236)을 채우는 제2 도전막을 형성한다. 상기 제2 도전막은 상기 제1 도전막과 마찬가지로 매립특성 및 내화성이 우수한 물질로 형성하는 것이 바람직하다. 이어서, 상기 제2 도전막을 화학적 기계적 연마공정을 사용하여 식각하여 상기 스토리지 노드 콘택 홀(232), 상기 제2 게이트 콘택홀(234) 및 상기 제2 소오스/드레인 콘택 홀(236) 내에 각각 스토리지 노드 콘택 플러그(238), 게이트 콘택 플러그(240) 및 소오스/드레인 콘택 플러그(242)를 형성한다. 상기 스토리지 노드 콘택 플러그(238)는 상기 스토리지 노드 콘택 패드(214)에 접속되고, 상기 게이트 콘택 플러그(240) 및 상기 소오스/드레인 콘택 플러그(242)는 각각 상기 게이트 콘택 패드(228) 및 상기 소오스/드레인 콘택 패드(226)에 접속된다. 계속해서, 상기 제2 층간절연막(230) 상에 커패시터 하부도전막, 강유전체막 및 커패시터 상부 도전막을 차례로 형성한다. 상기 커패시터 상부도전막, 커패시터 유전막 및 커패시터 하부도전막을 차례로 패터닝하여 상기 제2 층간절연막(230) 상에 상기 스토리지 노드 콘택 플러그(238)에 접속된 강유전체 커패시터(250)를 형성한다. 상기 강유전체 커패시터(250)는 하부전극(244), 강유전체막(246) 및 상부전극(248)을 포함한다. 이에 더하여, 도시하지는 않았지만 상기 강유전체 커패시터(250)의 표면에 확산방지막을 더 형성하여, 층간절연막을 이루는 물질에 의한 상기 강유전체 커패시터(250)의 특성이 열화되는 것을 방지할 수 있다.
도 10을 참조하면, 상기 결과물 전면에 제3 층간절연막(252)을 형성한다. 이어서, 상기 제3 층간절연막(252)을 패터닝하여 상기 게이트 콘택 플러그(240) 및 상기 소오스/드레인 콘택 플러그(242)를 각각 노출시키는 제1 비아홀(254)을 형성한다.
도 11을 참조하면, 상기 제3 층간절연막(252) 상의 전면에 상기 제1 비아홀(254)을 채우는 제3 도전막을 형성한다. 상기 제3 도전막은 스퍼터링 증착방법을 사용하여 증착된 금속막으로 형성한다. 예컨대, 제3 도전막은 알루미늄 또는 구리를 사용하여 형성할 수 있다. 본 발명에서 상기 제1 비아홀(254)은 낮은 종횡비를 갖는다. 따라서, 스퍼터링 증착방법을 사용하여 증착한 후 열처리에 의한 리플로우를 시키지 않아도 상기 제1 비아홀(254) 내벽에 고르게 금속막을 증착할 수 있다. 이에 따라, 열처리 공정에서 상기 강유전체 커패시터(250)에 가해지는 스트레스로 인한 특성의 열화를 방지함과 동시에 우수한 신뢰성을 갖는 금속 배선을 형성할 수 있다.
이어서, 상기 제3 도전막을 패터닝하여 상기 제3 층간절연막(252) 상의 소정영역을 지나는 제1 배선(256)을 형성한다. 상기 제1 배선(256)은 상기 제1 비아홀(254) 내벽을 콘포말하게 덮으며, 상기 게이트 콘택 플러그(240) 및 상기 소오스/드레인 콘택 플러그(242)에 선택적으로 접속된다. 상기 제1 배선(256)이 형성된 결과물 전면에 제4 층간절연막(258)을 형성한다. 상기 제4 층간절연막(258) 및 상기 제3 층간절연막(252)을 패터닝하여 상기 강유전체 커패시터(250)를 노출시키는 플레이트 전극 홀(260)을 형성함과 동시에 상기 제1 배선(256)을 노출시키는 제2 비아홀(262)을 형성한다. 상기 플레이트 전극 홀(260)은 그루브의 형태로 형성하여 상기 강유전체 커패시터(250)가 노출되는 면적을 증가시킬 수 있다.
도 12를 참조하면, 상기 제2 비아홀(262) 및 상기 플레이트 전극 홀(260)이 형성된 결과물 전면에 상기 제2 비아홀(262) 및 상기 플레이트 전극 홀(260)을 채우는 제4 도전막을 형성한다. 상기 제4 도전막 또한 상기 제3 도전막과 마찬가지로 스퍼터링 증착된 금속막을 사용하여 형성하여 상기 강유전체 커패시터(250)의 특성열화를 막아주는 것이 바람직하다. 상기 제2 비아홀(262) 및 상기 플레이트 전극 홀(260) 또한 낮은 종횡비를 갖기 때문에 열처리에 의해 상기 제4 도전막을 플로우 시키지 않아도 상기 제2 비아홀(262) 및 상기 플레이트 전극 홀(260)의 내벽에 고르게 금속막을 증착할 수 있다. 이어서, 상기 제4 도전막을 패터닝하여 상기 제4 층간절연막(258) 상의 소정영역에 상기 강유전체 커패시터(250)에 접속된 플레이트 전극 라인(264)을 형성함과 동시에 상기 제1 배선(256)에 접속된 제2 배선(266)을 형성한다. 도시하지는 않았지만, 상기 제2 배선(266) 및 상기 플레이트 전극 라인(264)은 상기 반도체 기판(200) 상의 소정영역에서 접속된다.
상술한 바와 같이 본 발명에 따르면, 낮은 종횡비를 갖는 비아홀을 형성할 수 있다. 이에 의하여, 스퍼터링 증착된 금속배선을 형성할 때, 열처리 공정을 실시하지 않아도 상기 비아홀 내벽에 고르게 증착된 금속막을 형성할 수 있다. 이에 따라, 강유전체 커패시터의 분극특성의 향상을 얻을 수 있고, 금속 배선의 전도성 및 신뢰성을 향상시킬 수 있다.
Claims (21)
- 적어도 하나의 셀 트랜지스터가 배치된 셀 어레이 영역 및 적어도 하나의 주변회로 트랜지스터가 각각 배치된 주변회로 영역을 갖는 반도체 기판;상기 셀 어레이 영역 및 상기 주변회로 영역의 전면에 차례로 적층된 제1 내지 제4 층간절연막;상기 제1 층간절연막을 관통하여 상기 주변회로 트랜지스터의 게이트 전극 및 소오스/드레인에 각각 접속된 게이트 콘택 패드 및 소오스/드레인 콘택 패드;상기 제2 층간절연막을 관통하여 상기 게이트 콘택 패드 및 상기 소오스/드레인 콘택 패드에 각각 접속된 게이트 콘택 플러그 및 소오스/드레인 콘택 플러그;상기 제2 층간절연막 및 상기 제3 층간 절연막 사이에 형성된 강유전체 커패시터;상기 제3 층간절연막을 관통하여 상기 게이트 콘택 플러그 및 상기 소오스 콘택 플러그를 노출시키는 제1 비아홀;및상기 제3 층간절연막 및 상기 제4 층간절연막 사이의 소정영역을 지나되, 상기 제1 비아홀의 내벽을 콘포말하게 덮으며 상기 게이트 콘택 플러그 및 상기 소오스/드레인 콘택 플러그 중 적어도 하나에 선택적으로 접속된 제1 배선을 포함하는 강유전체 메모리 장치.
- 제1 항에 있어서,상기 제4 층간절연막 상의 소정영역을 지나되, 상기 제4 층간절연막을 관통하여 상기 제1 배선에 접속된 제2 배선을 더 포함하는 강유전체 메모리 장치.
- 제1 항에 있어서,상기 소오스/드레인 콘택 플러그 및 상기 게이트 콘택 플러그는 각각 그 상부면의 면적이 그 하부면의 면적보다 넓은 것을 특징으로 하는 강유전체 메모리 장치.
- 제1 항에 있어서,상기 제1 배선은 스퍼터링 증착된 알루미늄인 것을 특징으로 하는 강유전체 메모리 장치.
- 제2 항에 있어서,상기 제2 배선은 스퍼터링 증착된 알루미늄인 것을 특징으로 하는 강유전체 메모리 장치.
- 제1 항에 있어서,상기 제1 층간절연막 내에 위치하되, 상기 셀 소오스 및 드레인에 각각 접속된 비트라인 패드 및 스토리지 노드 콘택 패드;상기 제1 층간절연막 및 상기 제2 층간절연막 사이의 소정영역을 지나되 상기 제1 층간절연막을 관통하여 상기 비트라인 패드에 접속된 비트라인;상기 스토리지 노드 콘택 패드 상부에 위치하고, 상기 제2 층간절연막 및 상기 제3 층간절연막 사이에 개재된 스토리지 커패시터;상기 제2 층간절연막 및 상기 제1 층간절연막을 차례로 관통하여 상기 스토리지 커패시터 및 상기 스토리지 노드 콘택 패드에 접속된 스토리지 노드 콘택 플러그;및상기 제4 층간절연막 상의 소정영역을 지나되, 상기 제4 층간절연막 및 상기 제3 층간절연막을 차례로 관통하여 상기 스토리지 커패시터에 접속된 플레이트 전극 라인을 더 포함하는 강유전체 메모리 장치.
- 제6 항에 있어서,상기 제4 층간절연막 및 상기 제3 층간절연막을 차례로 관통하여 상기 스토리지 커패시터를 노출시키는 플레이트 전극 홀을 더 포함하되, 상기 플레이트 전극 라인은 상기 플레이트 전극 홀의 내벽을 콘포말하게 덮으며 상기 스토리지 커패시터에 접속된 것을 특징으로 하는 강유전체 메모리 장치.
- 제6 항에 있어서,상기 플레이트 전극 라인은 스퍼터링 증착된 금속인 것을 특징으로 하는 강유전체 메모리 장치.
- 제6 항에 있어서,상기 스토리지 노드 콘택 플러그는 하부면의 면적보다 넓은 상부면을 갖는 것을 특징으로 하는 강유전체 메모리 장치.
- 반도체 기판에 적어도 하나의 트랜지스터를 형성하는 단계;상기 반도체 기판의 전면에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막을 관통하여 상기 트랜지스터의 소오스/드레인 및 게이트 전극에 각각 접속되는 소오스/드레인 콘택 패드 및 게이트 콘택 패드를 형성하는 단계;상기 소오스/드레인 콘택 패드 및 상기 게이트 콘택 패드가 형성된 반도체 기판 전면에 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막을 관통하여 상기 소오스/드레인 콘택 패드 및 상기 게이트 콘택 패드에 각각 접속되는 소오스/드레인 콘택 플러그 및 게이트 콘택 플러그를 형성하는 단계;상기 제2 층간절연막 상부에 강유전체 커패시터를 형성하는 단계;상기 강유전체 커패시터, 소오스/드레인 콘택 플러그 및 상기 게이트 콘택 플러그가 형성된 반도체 기판의 전면에 제3 층간절연막을 형성하는 단계;상기 제3 층간절연막을 패터닝하여 상기 소오스/드레인 콘택 플러그 및 상기 게이트 콘택 플러그를 각각 노출시키는 제1 비아홀을 형성하는 단계;및스퍼터링 증착법을 사용하여 상기 제1 비아홀 내벽을 콘포말하게 덮으며 상기 소오스/드레인 콘택 플러그 및 상기 게이트 콘택 플러그에 선택적으로 접속된 제1 배선을 형성하는 단계를 포함하는 강유전체 메모리 장치의 제조방법.
- 제10 항에 있어서,상기 제1 배선이 형성된 반도체 기판의 전면에 제4 층간절연막을 형성하는 단계;상기 제4 층간절연막을 패터닝하여 상기 제1 배선을 노출시키는 제2 비아홀을 형성하는 단계;및상기 제4 층간절연막 상의 소정영역을 지나되, 상기 제2 비아홀의 내벽을 콘포말하게 덮으며 상기 제1 배선과 접속하는 제2 배선을 형성하는 단계를 더 포함하는 강유전체 메모리 장치의 제조방법.
- 제10 항에 있어서,상기 소오스/드레인 콘택 플러그 및 상기 게이트 콘택 플러그를 형성하는 단계는,상기 제2 층간절연막을 패터닝하여 상기 소오스/드레인 콘택 플러그를 노출시키는 소오스/드레인 콘택 홀을 형성함과 동시에 상기 게이트 콘택 플러그를 노출시키는 게이트 콘택 홀을 형성하는 단계;상기 소오스/드레인 콘택 홀 및 상기 게이트 콘택 홀이 형성된 반도체 기판의 전면에 상기 소오스/드레인 콘택 홀 및 상기 게이트 콘택 홀을 채우는 도전막을형성하는 단계;및상기 도전막을 선택적으로 식각하여 상기 제2 층간절연막을 노출시키는 단계를 포함하는 유전체 메모리 장치의 제조방법.
- 제12 항에 있어서,상기 소오스/드레인 콘택 홀 및 상기 게이트 콘택 홀을 형성하는 단계는,상기 제2 층간절연막을 등방성 식각 및 이방성 식각을 순차적으로 실시하여 상기 소오스/드레인 콘택 패드 및 상기 게이트 콘택 패드를 형성하는 단계를 포함하는 강유전체 메모리 장치의 제조방법.
- 제10 항에 있어서,상기 제1 배선을 형성하는 방법은,상기 제3 층간절연막 상의 전면에 스퍼터링 증착방법을 사용하여 상기 제1 비아홀 내벽을 콘포말하게 덮는 도전막을 형성하는 단계;및상기 도전막을 패터닝하여 소정영역의 상기 제3 층간절연막을 노출시키는 단계를 포함하는 강유전체 메모리 장치의 제조방법.
- 제11 항에 있어서,상기 제2 배선을 형성하는 단계는,상기 제4 층간절연막 상에 스퍼터링 증착방법을 사용하여 상기 제2 비아홀의내벽을 콘포말하게 덮는 도전막을 형성하는 단계;및상기 도전막을 패터닝하여 소정영역의 상기 제4 층간절연막을 노출시키는 단계를 포함하는 강유전체 메모리 장치의 제조방법.
- 적어도 하나의 셀 트랜지스터가 배치된 셀 어레이 영역 및 적어도 하나의 주변회로 트랜지스터가 배치된 주변회로 영역을 갖는 강유전체 메모리 장치의 제조방법에 있어서,상기 셀 소오스 상에 비트라인 패드를 형성함과 동시에 스토리지 노드 콘택 패드를 형성하는 단계;상기 비트라인 패드 및 상기 스토리지 노드 콘택 패드가 형성된 반도체 기판의 전면에 제1 층간절연막을 형성하는 단계:상기 제1 층간절연막을 관통하여 상기 비트라인 패드, 상기 주변회로 트랜지스터의 게이트 전극 및 소오스/드레인에 각각 접속되는 비트라인, 게이트 콘택 패드 및 소오스/드레인 콘택 패드를 형성하는 단계;상기 비트라인, 상기 게이트 콘택 패드 및 상기 소오스/드레인 콘택 패드가 형성된 결과물 전면에 제2 층간절연막을 형성하는 단계;상기 제2 및 제1 층간절연막을 차례로 관통하여 상기 스토리지 노드 콘택 패드에 접속되는 스토리지 노드 콘택 플러그를 형성함과 동시에 상기 제2 층간절연막을 관통하여 상기 게이트 콘택 패드 및 소오스/드레인 콘택 패드에 각각 접속되는 게이트 콘택 플러그 및 소오스/드레인 콘택 플러그를 형성하는 단계:상기 제2 층간절연막 상에 상기 스토리지 노드 콘택 플러그에 접속되는 강유전체 커패시터를 형성하는 단계;상기 강유전체 커패시터가 형성된 반도체 기판의 전면에 제3 층간절연막을 형성하는 단계;상기 제3 층간절연막을 패터닝하여 상기 게이트 콘택 플러그 및 상기 소오스 콘택 플러그를 각각 노출시키는 제1 비아홀을 형성하는 단계;스퍼터링 증착법을 사용하여 상기 제1 비아홀 내벽을 콘포말하게 덮으며 상기 상기 게이트 콘택 플러그 및 상기 소오스/드레인 콘택 플러그에 선택적으로 접속되는 제1 배선을 형성하는 단계를 포함하는 강유전체 메모리 장치의 제조방법.
- 제16 항에 있어서,상기 제1 배선이 형성된 결과물 전면에 제4 층간절연막을 형성하는 단계;및상기 제4 층간절연막 상의 소정영역을 지나되, 상기 제4 층간절연막 및 상기 제3 층간절연막을 관통하여 상기 강유전체 커패시터에 접속된 플레이트 전극 라인을 형성함과 동시에 상기 제4 층간절연막을 관통하여 상기 제1 배선에 접속된 제2 배선을 형성하는 단계를 더 포함하는 강유전체 메모리 장치의 제조방법.
- 제16 항에 있어서,상기 스토리지 노드 콘택 플러그, 상기 게이트 콘택 플러그 및 상기 소오스/드레인 콘택 플러그를 형성하는 단계는,상기 제2 및 제1 층간절연막을 차례로 패터닝하여 상기 스토리지 노드 콘택 패드, 상기 게이트 콘택 패드 및 상기 소오스/드레인 콘택 패드를 각각 노출시키는 스토리지 노드 콘택 홀, 게이트 콘택 홀 및 소오스/드레인 콘택 홀을 형성하는 단계;상기 결과물의 전면에 상기 스토리지 노드 콘택 홀, 게이트 콘택 홀 및 소오스/드레인 콘택홀을 채우는 도전막을 형성하는 단계;및상기 도전막을 화학적기계적 연마공정을 사용하여 식각하여 상기 제2 층간절연막을 노출시키는 단계를 포함하는 강유전체 메모리 장치의 제조방법.
- 제18 항에 있어서,상기 스토리지 노드 콘택 홀, 게이트 콘택 홀 및 소오스/드레인 콘택 홀을 형성하는 단계는,상기 제2 층간절연막을 등방성 식각 및 이방성 식각을 순차적으로 실시하여 상기 스토리지 노드 콘택 패드 상부의 제1 절연막을 노출시킴과 동시에 상기 게이트 콘택 패드 및 소오스/드레인 콘택 패드를 노출시키는 단계;상기 제1 층간절연막을 이방성 식각하여 상기 스토리지 노드 콘택 패드를 노출시키는 단계를 포함하는 강유전체 메모리 장치의 제조방법.
- 제16 항에 있어서,상기 제1 배선을 형성하는 방법은,상기 제3 층간절연막 상의 전면에 스퍼터링 증착방법을 사용하여 상기 제1 비아홀 내벽을 콘포말하게 덮는 도전막을 형성하는 단계;및상기 도전막을 패터닝하여 상기 제3 층간절연막 노출시킴과 동시에 상기 제3 층간절연막 상의 소정영역을 지나는 도전막 패턴을 형성하는 단계를 포함하는 강유전체 메모리 장치의 제조방법.
- 제17 항에 있어서,상기 제2 배선을 형성하는 단계는,상기 제4 층간절연막 및 상기 제3 층간절연막을 차례로 패터닝하여 상기 강유전체 커패시터를 노출시키는 플레이트 전극 홀을 형성함과 동시에 상기 제1 배선을 노출시키는 제2 비아홀을 형성하는 단계;상기 제4 층간절연막 상의 전면에 스퍼터링 증착방법을 사용하여 상기 플레이트 전극 홀 및 상기 제2 비아홀의 내벽을 콘포말하게 덮는 도전막을 형성하는 단계;및상기 도전막을 패터닝하여 상기 제4 층간절연막을 노출시킴과 동시에 상기 강유전체 커패시터에 접속된 플레이트 전극 라인 및 상기 제1 배선에 접속된 제2 배선을 형성하는 단계를 포함하는 강유전체 메모리 장치의 제조방법.
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Legal Events
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|---|---|---|---|
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20120131 Year of fee payment: 9 |
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| FPAY | Annual fee payment |
Payment date: 20130131 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |