JP5117950B2 - データ読出回路及び半導体記憶装置 - Google Patents
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Description
VSDP>Vcc−VBIASP−|VTP| …(1)
VDSN>VGSN−VTN …(2)
上記の(1),(2)式より、
VSDP+VDSN>Vcc−VBIASP−|VTP|+VGSN−VTN …(3)
上記の(3)式が得られる。また、PMOSトランジスタ202とNMOSトランジスタ204は電源Vccと入力端BL(ビット線BLn)の間に直列に接続されており、ビット線BLnの電圧は基準電圧VBLREFに保たれていることから、
Vcc−VBLREF=VSDP+VDSN …(4)
上記の(4)式が成り立つ。(3),(4)式より、
VBLREF<VBIASP+|VTP|−VGSN+VTN …(5)
である。従って、センスアンプ回路200では(5)式を満足すればPMOSトランジスタ202及びNMOSトランジスタ204を飽和領域で動作させることができ、これは通常、バイアス電圧VBIASPなどを調整することで実現できるが、電源Vccが比較的低い電圧であったり基準電圧VBLREFが比較的高い電圧である場合は(5)式を満たすことが困難となる。その結果、PMOSトランジスタ202やNMOSトランジスタ204が飽和領域で動作できず利得が低下したり、ビット線の電圧を基準電圧VBLREFに保てない等、致命的な不具合が生じる。
VSDP1>Vcc−VBIASP−|VTP| …(6)
VSDP2>VSGP2−|VTP| …(7)
上記の(6),(7)式より、
VSDP1+VSDP2>Vcc−VBIASP−|VTP|+VSGP2−|VTP| …(8)
上記の(8)式が得られる。また、PMOSトランジスタ212,214は電源Vccと入力端BL(ビット線BLn)の間に直列に接続されており、ビット線BLnの電圧は基準電圧VBLREFに保たれていることから、
Vcc−VBLREF=VSDP1+VSDP2 …(9)
上記の(9)式が成り立つ。(8),(9)式より、
VBLREF<VBIASP+2|VTP|−VSGP2 …(10)
である。従って、センスアンプ回路210では(10)式を満足すればPMOSトランジスタ212,214を飽和領域で動作させることができ、これは通常、バイアス電圧VBIASPなどを調整することで実現できるが、センスアンプ回路200と同様、電源Vccが比較的低い電圧であったり基準電圧VBLREFが比較的高い電圧である場合は(10)式を満たすことが困難となる。その結果、PMOSトランジスタ212,214が飽和領域で動作できず利得が低下したり、ビット線BLの電圧を基準電圧VBLREFに保てない等、致命的な不具合が生じる。
VBLREF<VBIASP+|VTP|
が成り立つ第2バイアス電圧を前記第2PMOSトランジスタのゲートに供給するように構成されている。
VBLA>VBIASP+|VTP|
が成り立つ前記第1バイアス電圧が前記第1PMOSトランジスタに供給される。
図3には本実施形態に係るMOS型半導体記憶装置10が示されている。MOS型半導体記憶装置10は、多数個のメモリセル14がマトリクス状に配列されると共に、メモリセル14の行方向に沿って延びるワード線16が複数本配設され、更にメモリセル14の列方向に沿って延びるビット線18及びソース線20も各々複数本配設された構成のメモリセルアレイ12を備えている。
ISD=K(VSGP−|VTP|)2 …(11)
トランスコンダクタンス係数Kの値が所定値以上になるように、バイアス電圧VBIASPBRの大きさやPMOSトランジスタ54の特性が調整されている。
VBLREF<VBIASP+|VTP| …(12)
となる。このため、本第1実施形態では(12)式を満たすようにセンスアンプ回路50に供給するバイアス電圧VBIASPなどが調整されている。図15に示したセンスアンプ回路でMOSトランジスタを飽和領域で動作させるためには先の(5)式又は(10)式を満たす必要があるが、本第1実施形態に係るセンスアンプ回路50では、上記の(12)式を満たせばPMOSトランジスタ54(及びPMOSトランジスタ52)を飽和領域で動作させることができ、入力端BLの電圧を基準電圧VBLREFに保ち、流出電流IBLに応じて変化する出力電圧から読出対象データが"0"か"1"かを判別することができる。
次に本発明の第2実施形態について説明する。なお、第1実施形態と同一の部分には同一の符号を付し、説明を省略する。
VBLA>VBIASP+|VTP| …(13)
となる。このため、本第2実施形態では(13)式を満たすようにセンスアンプ回路60に供給するバイアス電圧VBIASPなどが調整されている。上記の(13)式を、図15(A)に示すセンスアンプ回路200の動作条件である先の(5)式や、図15(B)に示すセンスアンプ回路210の動作条件である先の(10)式、第1実施形態で説明したセンスアンプ回路50の動作条件である先の(12)式と比較しても明らかなように、本第2実施形態に係るセンスアンプ回路60の動作条件である(13)式では基準電圧VBLREFの上限が規定(制限)されない。従って、本第2実施形態に係るセンスアンプ回路60は、図15(A)に示すセンスアンプ回路200や図15(B)に示すセンスアンプ回路210のみならず、第1実施形態で説明したセンスアンプ回路50と比較した場合にも、利得が低下することなく入力端BLの電圧をVBLREFに保持できる状態を、電源Vccの電圧がより低下したり、基準電圧VBLREFがより高くなった場合にも維持することができる、という効果を有する。
次に本発明の第3実施形態について説明する。なお、第1実施形態及び第2実施形態と同一の部分には同一の符号を付し、説明を省略する。
Vcc−VOUTB>|VTP|
を満たす電圧へ自動的に調整され、オペアンプ46から成る差動増幅器の動作を保障することができる。これにより、差動増幅器の動作を保障できるように設定したバイアス電圧VBIASPを生成してPMOSトランジスタ52のゲートに供給する外部回路が不要となるため、第2実施形態で説明したセンスアンプ回路60と比較して周辺回路の構成の簡略化を実現できる。
次に本発明の第4実施形態について説明する。なお、第1実施形態〜第3実施形態と同一の部分には同一の符号を付し、説明を省略する。
次に本発明の第5実施形態について説明する。なお、第2実施形態と同一の部分には同一の符号を付し、説明を省略する。
次に本発明の第6実施形態について説明する。なお、第3実施形態と同一の部分には同一の符号を付し、説明を省略する。
次に本発明の第7実施形態について説明する。なお、第4実施形態と同一の部分には同一の符号を付し、説明を省略する。
12 メモリセルアレイ
14 メモリセル
30 アンプブロック回路
32 参照用センスアンプ回路
34 読出用センスアンプ回路
36 電圧生成回路
46 オペアンプ
50 センスアンプ回路
52 PMOSトランジスタ
54 PMOSトランジスタ
56 NMOSトランジスタ
58 PMOSトランジスタ
59 定電流源
60 センスアンプ回路
62 PMOSトランジスタ
64 オペアンプ
66 アンプブロック回路
66 センスアンプ回路
70 センスアンプ回路
72 アンプブロック回路
76 センスアンプ回路
78 アンプブロック回路
80 センスアンプ回路
82 NMOSトランジスタ
90 センスアンプ回路
96 センスアンプ回路
Claims (9)
- ソースが電源に接続され、データ読出対象のメモリセルが接続される入力端にドレインが接続され、ゲートに第1バイアス電圧が供給され、飽和領域で動作するように構成された第1PMOSトランジスタと、
ソースが前記第1PMOSトランジスタのドレインに接続され、ドレインが出力端に接続され、ゲートに第2バイアス電圧が供給される第2PMOSトランジスタと、
ドレインが前記第2PMOSトランジスタのドレインに接続され、ソースが接地され、ゲートに第3バイアス電圧が供給される第1NMOSトランジスタと、
前記第2PMOSトランジスタを飽和領域で動作させ、かつ前記第1PMOSトランジスタのドレインと前記第2PMOSトランジスタのソースとの接続点が前記入力端の基準電圧に保たれるように調整された第2バイアス電圧を第2PMOSトランジスタのゲートに供給するバイアス電圧供給部と、
を含むデータ読出回路。 - 前記バイアス電圧供給部は、前記入力端の基準電圧VBLREFがソースに供給され、ゲートが前記第2PMOSトランジスタのゲートに接続されると共にドレインと短絡された第3PMOSトランジスタと、前記第3PMOSトランジスタのドレインに接続された定電流源と、を備え、前記第2PMOSトランジスタと前記第3PMOSトランジスタに電流ミラーが成り立ち、前記第1PMOSトランジスタの閾値電圧をVTP、前記第1バイアス電圧をVBIASPとしたときに、
VBLREF<VBIASP+|VTP|
が成り立つ第2バイアス電圧を前記第2PMOSトランジスタのゲートに供給するように構成されている請求項1記載のデータ読出回路。 - ソースが電源に接続され、ゲートに第1バイアス電圧が供給され、線形領域で動作するように構成された第1PMOSトランジスタと、
ソースが前記第1PMOSトランジスタのドレインに接続され、ゲートに第2バイアス電圧が供給され、ドレインが出力端に接続され、飽和領域で動作するように構成された第2PMOSトランジスタと、
ドレインが前記第2PMOSトランジスタのドレインに接続され、ソースが接地され、ゲートに第3バイアス電圧が供給され、飽和領域で動作するように構成された第1NMOSトランジスタと、
ソースが前記第1PMOSトランジスタのドレインに接続され、データ読出対象のメモリセルが接続される入力端にドレインが接続された第4PMOSトランジスタと、
前記入力端の基準電圧が入力され、前記第4PMOSトランジスタのドレインが前記入力端の基準電圧に保たれるように前記第4PMOSトランジスタに接続された差動増幅部と、
を含むデータ読出回路。 - ソースが電源に接続され、ゲートに第1バイアス電圧が供給され、線形領域で動作するように構成された第1PMOSトランジスタと、
ソースが前記第1PMOSトランジスタのドレインに接続され、ゲートに第2バイアス電圧が供給され、ドレインが出力端に接続され、飽和領域で動作するように構成された第2PMOSトランジスタと、
ドレインが前記第2PMOSトランジスタのドレインに接続され、ソースが接地され、ゲートに第3バイアス電圧が供給され、飽和領域で動作するように構成された第1NMOSトランジスタと、
ドレインが前記第1PMOSトランジスタのドレインに接続され、データ読出対象のメモリセルが接続される入力端にソースが接続された第2NMOSトランジスタと、
前記入力端の基準電圧が入力され、前記第2NMOSトランジスタのソースが前記入力端の基準電圧に保たれるように前記第2NMOSトランジスタに接続された差動増幅部と、
を含むデータ読出回路。 - 第1PMOSトランジスタの閾値電圧をVTP、前記第1バイアス電圧をVBIASP、前記第1PMOSトランジスタのドレインと前記第2PMOSトランジスタのソースが接続されたノードBLAの電圧をVBLAとしたときに、
VBLA>VBIASP+|VTP|
が成り立つ前記第1バイアス電圧が前記第1PMOSトランジスタに供給される請求項3又は請求項4記載のデータ読出回路。 - 前記第1PMOSトランジスタのゲートが前記出力端に接続されている請求項3〜請求項5の何れか1項記載のデータ読出回路。
- 前記第1PMOSトランジスタ及び前記第2PMOSトランジスタのゲートが前記出力端に接続されている請求項3〜請求項5の何れか1項記載のデータ読出回路。
- データを保持可能なメモリセルが複数設けられたメモリセルアレイと、
第1入力端に入力された第1電圧と第2入力端に入力された第2電圧を比較し、比較結果を出力する比較回路と、
請求項1〜請求項6の何れか1項記載のデータ読出回路から成り、前記入力端がデータ読出対象のメモリセルに接続され、前記出力端が前記比較回路の前記第1入力端に接続されたデータ読出部と、
請求項1〜請求項6の何れか1項記載のデータ読出回路から成り、前記出力端が前記比較回路の前記第2入力端に接続された参照電圧供給部と、
を備えた半導体記憶装置。 - データを保持可能なメモリセルが複数設けられたメモリセルアレイと、
第1入力端に入力された第1電圧と第2入力端に入力された第2電圧を比較し、比較結果を出力する比較回路と、
請求項3〜請求項6の何れか1項記載のデータ読出回路から成り、前記入力端がデータ読出対象のメモリセルに接続され、前記出力端が前記比較回路の前記第1入力端に接続されたデータ読出部と、
請求項7記載のデータ読出回路から成り、前記出力端が前記比較回路の前記第2入力端及び前記データ読出回路の前記第2PMOSトランジスタのゲートに各々接続された参照電圧供給部と、
を備えた半導体記憶装置。
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