JP2718311B2 - 時間軸補正装置 - Google Patents
時間軸補正装置Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
- H04N5/956—Time-base error compensation by using a digital memory with independent write-in and read-out clock generators
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- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、映像信号の時間軸変動
分を補償する時間軸補正装置に関するものである。
分を補償する時間軸補正装置に関するものである。
【０００２】
【従来の技術】再生映像信号に時間軸誤差が存在する場
合、同じ時間軸誤差を有するクロックで映像信号をデジ
タル化してメモリに書き込み、時間軸誤差を持たないク
ロックで読み出すことにより、例えば図９に示す時間軸
補正装置で時間軸誤差（時間軸変動）を補償することが
できる。
合、同じ時間軸誤差を有するクロックで映像信号をデジ
タル化してメモリに書き込み、時間軸誤差を持たないク
ロックで読み出すことにより、例えば図９に示す時間軸
補正装置で時間軸誤差（時間軸変動）を補償することが
できる。
【０００３】すなわち、例えばビデオテープレコーダ等
により再生された再生映像信号はＡ／Ｄ変換器１１にて
時間軸変動に追従したライトクロックに基づいてデジタ
ル信号とされ、メモリ１２に記憶される。そして、時間
軸変動を有しないリードクロックに基づいて、メモリ１
２からデジタル信号を読み出し、Ｄ／Ａ変換器１３によ
りアナログ信号に変換して時間軸誤差が補償された映像
信号を出力する。
により再生された再生映像信号はＡ／Ｄ変換器１１にて
時間軸変動に追従したライトクロックに基づいてデジタ
ル信号とされ、メモリ１２に記憶される。そして、時間
軸変動を有しないリードクロックに基づいて、メモリ１
２からデジタル信号を読み出し、Ｄ／Ａ変換器１３によ
りアナログ信号に変換して時間軸誤差が補償された映像
信号を出力する。
【０００４】時間軸変動に追従したライトクロックは、
次に示すようにして生成することができる。同期分離回
路１４により再生映像信号から水平同期信号を分離し、
ＰＬＬ（フェーズ・ロックド・ループ）回路１５に入力
する。ＰＬＬ回路１５は、位相比較器１６、ＬＰＦ（ロ
ーパスフィルタ）１７、ＶＣＯ（電圧制御発振器）１
８、分周器１９より構成されており、ＶＣＯ１８は水平
同期信号と同じ時間軸変動を有するライトクロックを出
力する。時間軸変動を有しないリードクロックは、例え
ば発振周波数が固定された発振器２１によって生成され
る。メモリ制御回路２０及び２２は、それぞれ、ライト
クロック及びリードクロックに基づいてメモリ１２の書
き込み及び読み出しの制御を行うものである。
次に示すようにして生成することができる。同期分離回
路１４により再生映像信号から水平同期信号を分離し、
ＰＬＬ（フェーズ・ロックド・ループ）回路１５に入力
する。ＰＬＬ回路１５は、位相比較器１６、ＬＰＦ（ロ
ーパスフィルタ）１７、ＶＣＯ（電圧制御発振器）１
８、分周器１９より構成されており、ＶＣＯ１８は水平
同期信号と同じ時間軸変動を有するライトクロックを出
力する。時間軸変動を有しないリードクロックは、例え
ば発振周波数が固定された発振器２１によって生成され
る。メモリ制御回路２０及び２２は、それぞれ、ライト
クロック及びリードクロックに基づいてメモリ１２の書
き込み及び読み出しの制御を行うものである。
【０００５】次に、例えば図１０に示す時間軸補正装置
によっても再生映像信号の時間軸誤差を補償することも
できる。図９とはライトクロックを生成する部分のみが
異なっているので、この部分のみについて説明する。す
なわち、発振器２１はライトクロックの生成にも使用さ
れ、同期分離回路１４よりの水平同期信号とともに位相
制御器２３に供給されている。位相制御器２３は、発振
器２１よりのクロックを例えば微小遅延時間を有する多
段の遅延回路に供給し、それらの出力の内から水平同期
信号の位相にいちばん近い位相のものをライトクロック
として出力する。従って、このライトクロックは、水平
同期信号と同じ時間軸変動を有することになる。
によっても再生映像信号の時間軸誤差を補償することも
できる。図９とはライトクロックを生成する部分のみが
異なっているので、この部分のみについて説明する。す
なわち、発振器２１はライトクロックの生成にも使用さ
れ、同期分離回路１４よりの水平同期信号とともに位相
制御器２３に供給されている。位相制御器２３は、発振
器２１よりのクロックを例えば微小遅延時間を有する多
段の遅延回路に供給し、それらの出力の内から水平同期
信号の位相にいちばん近い位相のものをライトクロック
として出力する。従って、このライトクロックは、水平
同期信号と同じ時間軸変動を有することになる。
【０００６】図９及び図１０に示した装置によれば、時
間軸誤差は自動的に補償されるが、補償されるのは比較
的低い周波数成分だけであり、画面の右側になるにつれ
て画像が変動したりする現象となる。これをベロシティ
エラーという。このベロシティエラーを補正するため
に、例えば図１０の位相制御器２３の後段に図１１に示
す回路を設けたものが提案されている。このものは、位
相制御回路２３からのクロックを、切り換え回路２７の
ａ接点に供給するとともに、移相器３１〜３８に供給し
ている。これらの移相器３１〜３８は、移相量がπ／２
から４πまでπ／２ステップで設定されている。そし
て、切り換え制御回路２６は、計測クロック発生器２４
及び計測回路２５によって求められた水平同期信号間の
長さ、つまり、水平同期信号の周波数に基づいて、接点
ｅを中心にして順次接点を切り換えて映像信号の１ライ
ン間のライトクロック数が例えば９１０個となるよう
に、切り換え回路２７を制御している。
間軸誤差は自動的に補償されるが、補償されるのは比較
的低い周波数成分だけであり、画面の右側になるにつれ
て画像が変動したりする現象となる。これをベロシティ
エラーという。このベロシティエラーを補正するため
に、例えば図１０の位相制御器２３の後段に図１１に示
す回路を設けたものが提案されている。このものは、位
相制御回路２３からのクロックを、切り換え回路２７の
ａ接点に供給するとともに、移相器３１〜３８に供給し
ている。これらの移相器３１〜３８は、移相量がπ／２
から４πまでπ／２ステップで設定されている。そし
て、切り換え制御回路２６は、計測クロック発生器２４
及び計測回路２５によって求められた水平同期信号間の
長さ、つまり、水平同期信号の周波数に基づいて、接点
ｅを中心にして順次接点を切り換えて映像信号の１ライ
ン間のライトクロック数が例えば９１０個となるよう
に、切り換え回路２７を制御している。
【０００７】
【発明が解決しようとする課題】しかしながら、切り換
え回路２７より出力されるライトクロックは、移相量が
２πを中心にして±２πの範囲で切り換えているもので
あるから、入力される再生映像信号の時間軸変動分が大
きい場合にはその時間軸誤差を補償できないことがあっ
た。また、π／２から４πまでの多数の遅延量を得るた
めに、多数の移相器が必要となり、その制御が複雑とな
る問題があった。
え回路２７より出力されるライトクロックは、移相量が
２πを中心にして±２πの範囲で切り換えているもので
あるから、入力される再生映像信号の時間軸変動分が大
きい場合にはその時間軸誤差を補償できないことがあっ
た。また、π／２から４πまでの多数の遅延量を得るた
めに、多数の移相器が必要となり、その制御が複雑とな
る問題があった。
【０００８】
【課題を解決するための手段】本発明は、上記課題に鑑
みてなされたものであり、入力映像信号の時間軸変動分
に追従したライトクロックを発生し、このライトクロッ
クで前記入力映像信号をサンプリングした後、デジタル
信号に変換してメモリに記憶し、一定周期のリードクロ
ックに基づいて前記メモリに記憶されたデジタル映像信
号を読み出して、映像信号の時間軸変動分除去する時間
軸補正装置において、前記入力映像信号の水平同期信号
の周波数を検出し、時間軸誤差がないときの水平同期周
波数との差に対応する信号を出力する周波数測定手段
と、前記入力映像信号の水平走査期間内に前記周波数測
定手段の出力信号に基づいて順次位相を推移させた前記
ライトクロックを出力する位相推移手段とを有し、前記
ライトクロック及び前記リードクロックは単一のクロッ
ク発生手段よりの出力に基づいて発生されることを特徴
とした時間軸補正装置を提供するものである。
みてなされたものであり、入力映像信号の時間軸変動分
に追従したライトクロックを発生し、このライトクロッ
クで前記入力映像信号をサンプリングした後、デジタル
信号に変換してメモリに記憶し、一定周期のリードクロ
ックに基づいて前記メモリに記憶されたデジタル映像信
号を読み出して、映像信号の時間軸変動分除去する時間
軸補正装置において、前記入力映像信号の水平同期信号
の周波数を検出し、時間軸誤差がないときの水平同期周
波数との差に対応する信号を出力する周波数測定手段
と、前記入力映像信号の水平走査期間内に前記周波数測
定手段の出力信号に基づいて順次位相を推移させた前記
ライトクロックを出力する位相推移手段とを有し、前記
ライトクロック及び前記リードクロックは単一のクロッ
ク発生手段よりの出力に基づいて発生されることを特徴
とした時間軸補正装置を提供するものである。
【０００９】
【実施例】以下、本発明の第１実施例について、図面を
参照しながら説明する、なお、上述した従来例と同様の
構成部分については、同一の符号を用いることとする。
図１は、本発明にかかる時間軸補正装置の第１実施例を
示す構成図である。同図において、入力された再生映像
信号は、遅延回路１０によって時間が１水平期間だけ遅
延されてＡ／Ｄ変換器１１に供給され、後述するライト
クロックに基づいてデジタル信号とされメモリ１２に記
憶される。そして、後述する時間軸誤差を有しないリー
ドクロックに基づいて、メモリ１２からデジタル信号を
読み出し、Ｄ／Ａ変換器１３によりアナログ信号に変換
して時間軸誤差が補償された映像信号を出力する。
参照しながら説明する、なお、上述した従来例と同様の
構成部分については、同一の符号を用いることとする。
図１は、本発明にかかる時間軸補正装置の第１実施例を
示す構成図である。同図において、入力された再生映像
信号は、遅延回路１０によって時間が１水平期間だけ遅
延されてＡ／Ｄ変換器１１に供給され、後述するライト
クロックに基づいてデジタル信号とされメモリ１２に記
憶される。そして、後述する時間軸誤差を有しないリー
ドクロックに基づいて、メモリ１２からデジタル信号を
読み出し、Ｄ／Ａ変換器１３によりアナログ信号に変換
して時間軸誤差が補償された映像信号を出力する。
【００１０】同期分離回路１４で入力映像信号から分離
した水平同期信号は、メモリ制御回路２０に供給される
とともに、周波数測定カウンタ４０にも供給される。周
波数測定カウンタ４０は、マスタクロック発生器４３よ
りのマスタクロックに基づいて水平同期信号の周波数を
測定し、その結果をタイミング発生回路４１及び位相推
移回路４２へ供給している。また、タイミング発生回路
４１の出力は位相推移回路４２に供給されている。位相
推移回路４２は、タイミング発生回路４１の出力及び周
波数測定カウンタ４０の出力に基づいて、マスタクロッ
クから前述したライトクロックを生成する。前述したリ
ードクロックは、マスタクロック発生器４３からのマス
タクロックを分周回路４４で分周して得られる。周波数
測定カウンタ４０及びタイミング発生回路４１は、周波
数測定手段を構成している。
した水平同期信号は、メモリ制御回路２０に供給される
とともに、周波数測定カウンタ４０にも供給される。周
波数測定カウンタ４０は、マスタクロック発生器４３よ
りのマスタクロックに基づいて水平同期信号の周波数を
測定し、その結果をタイミング発生回路４１及び位相推
移回路４２へ供給している。また、タイミング発生回路
４１の出力は位相推移回路４２に供給されている。位相
推移回路４２は、タイミング発生回路４１の出力及び周
波数測定カウンタ４０の出力に基づいて、マスタクロッ
クから前述したライトクロックを生成する。前述したリ
ードクロックは、マスタクロック発生器４３からのマス
タクロックを分周回路４４で分周して得られる。周波数
測定カウンタ４０及びタイミング発生回路４１は、周波
数測定手段を構成している。
【００１１】次に、図２及び図３を参照しながら、図１
に示す第１実施例の動作について説明する。ここで、ラ
イトクロックの平均周波数及びリードクロックの周波数
をＮ・Ｆｈとする。Ｆｈは、時間軸変動がないときの水
平同期周波数であり、Ｎは正の整数である。また、マス
タクロック発生器４３の発生するマスタクロックの周波
数をＭ・Ｎ・Ｆｈとする。Ｍは正の整数である。また、
ＭおよびＮの例として、Ｍ＝４，Ｎ＝９１０として説明
する。
に示す第１実施例の動作について説明する。ここで、ラ
イトクロックの平均周波数及びリードクロックの周波数
をＮ・Ｆｈとする。Ｆｈは、時間軸変動がないときの水
平同期周波数であり、Ｎは正の整数である。また、マス
タクロック発生器４３の発生するマスタクロックの周波
数をＭ・Ｎ・Ｆｈとする。Ｍは正の整数である。また、
ＭおよびＮの例として、Ｍ＝４，Ｎ＝９１０として説明
する。
【００１２】周波数測定カウンタ４０は、図２（Ａ）に
示す水平同期信号ｓ１の立ち下がりから次の立ち下がり
までの間に含まれる図２（Ｂ）に示すマスタクロックｓ
２のパルス数をカウントし、Ｍ・Ｎ＝３６４０との差の
値を出力する。入力映像信号に時間軸変動がない場合に
は、カウント数は３６４０となり、従って、周波数測定
カウンタ４０の出力値はゼロとなる。入力映像信号に時
間軸変動があって１ラインの長さが正規の場合よりも短
くなった場合（水平同期信号の周波数が高くなった場
合）は、カウント数は３６４０より小となり、長くなっ
た場合（水平同期信号の周波数が低くなった場合）は、
カウント数は３６４０よりも大となる。そして、この３
６４０とのずれ量Ｋを出力して、タイミング発生回路４
１へ供給する。タイミング回路４１へ供給されるずれ量
Ｋは、実際にはＫの絶対値を示す値である。Ｋの極性を
示す信号は、周波数測定カウンタ４０より位相推移回路
４２に供給されている。
示す水平同期信号ｓ１の立ち下がりから次の立ち下がり
までの間に含まれる図２（Ｂ）に示すマスタクロックｓ
２のパルス数をカウントし、Ｍ・Ｎ＝３６４０との差の
値を出力する。入力映像信号に時間軸変動がない場合に
は、カウント数は３６４０となり、従って、周波数測定
カウンタ４０の出力値はゼロとなる。入力映像信号に時
間軸変動があって１ラインの長さが正規の場合よりも短
くなった場合（水平同期信号の周波数が高くなった場
合）は、カウント数は３６４０より小となり、長くなっ
た場合（水平同期信号の周波数が低くなった場合）は、
カウント数は３６４０よりも大となる。そして、この３
６４０とのずれ量Ｋを出力して、タイミング発生回路４
１へ供給する。タイミング回路４１へ供給されるずれ量
Ｋは、実際にはＫの絶対値を示す値である。Ｋの極性を
示す信号は、周波数測定カウンタ４０より位相推移回路
４２に供給されている。
【００１３】このずれ量Ｋ（絶対値）に基づいて、タイ
ミング発生回路４１は、周波数測定したラインの次のラ
イン内に、Ｋ個のパルスがほぼ均等の期間に現れるよう
な図２（Ｃ）に示すタイミングパルスｓ３を発生する。
従って、タイミングパルスｓ３と周波数測定カウンタ４
０よりのずれ量Ｋの極性を示す信号の二つの信号は、入
力映像信号の水平同期周波数の変動、すなわち時間軸誤
差に対応した信号である。
ミング発生回路４１は、周波数測定したラインの次のラ
イン内に、Ｋ個のパルスがほぼ均等の期間に現れるよう
な図２（Ｃ）に示すタイミングパルスｓ３を発生する。
従って、タイミングパルスｓ３と周波数測定カウンタ４
０よりのずれ量Ｋの極性を示す信号の二つの信号は、入
力映像信号の水平同期周波数の変動、すなわち時間軸誤
差に対応した信号である。
【００１４】位相推移回路４２は、マスタクロックｓ２
を１／Ｍ（１／４）分周して、図３（Ｂ）に示すよう
に、周波数がＮ・Ｆｈ（９１０Ｆｈ）のライトクロック
ｓ４を出力するが、図３（Ｃ）に示すタイミングパルス
ｓ３が入力されるタイミング毎に位相がマスタクロック
ｓ２の１クロック分だけ推移する。マスタクロックｓ２
の１クロック分はこれを１／４分周したライトクロック
ｓ４の位相のπ／２に相当するので、結局、ライトクロ
ックｓ４はタイミングパルスｓ３が入力される毎にπ／
２ずつ位相が推移されることになる。推移される方向
は、周波数測定カウンタから出力されるずれ量Ｋの極性
を示す信号によって決定される。すなわち、ずれ量Ｋが
正の時、図３（Ｄ）に矢印ａで示すように、分周の位相
をマスタクロックの１クロック分遅らせ、図３（Ｅ）に
示すライトクロックｓ５を出力する。ずれ量Ｋが負の時
には、図３（Ｆ）に矢印ｂで示すように、分周の位相を
マスタクロックの１クロック分進め、図３（Ｇ）に示す
ライトクロックｓ６を出力する。
を１／Ｍ（１／４）分周して、図３（Ｂ）に示すよう
に、周波数がＮ・Ｆｈ（９１０Ｆｈ）のライトクロック
ｓ４を出力するが、図３（Ｃ）に示すタイミングパルス
ｓ３が入力されるタイミング毎に位相がマスタクロック
ｓ２の１クロック分だけ推移する。マスタクロックｓ２
の１クロック分はこれを１／４分周したライトクロック
ｓ４の位相のπ／２に相当するので、結局、ライトクロ
ックｓ４はタイミングパルスｓ３が入力される毎にπ／
２ずつ位相が推移されることになる。推移される方向
は、周波数測定カウンタから出力されるずれ量Ｋの極性
を示す信号によって決定される。すなわち、ずれ量Ｋが
正の時、図３（Ｄ）に矢印ａで示すように、分周の位相
をマスタクロックの１クロック分遅らせ、図３（Ｅ）に
示すライトクロックｓ５を出力する。ずれ量Ｋが負の時
には、図３（Ｆ）に矢印ｂで示すように、分周の位相を
マスタクロックの１クロック分進め、図３（Ｇ）に示す
ライトクロックｓ６を出力する。
【００１５】このようにして、タイミングパルスｓ３が
出力される毎にずれ量Ｋの極性に応じて、ライトクロッ
クｓ４はライトクロックｓ５またはｓ６のように位相が
π／２ずつ推移されて、結局、１ライン間のライトクロ
ックパルス数は、常にＭ・Ｎ＝９１０となり、入力映像
信号の時間軸変動に良好に追従したものとなる。したが
って、映像信号の１ラインが、Ａ／Ｄ変換器１１で常に
９１０回のサンプリングが行われてメモリ１２に書き込
まれるので、メモリ１２上では時間軸変動が除去された
状態で記憶されることになる。そして、分周回路４４よ
りの安定したリードクロックでメモリ１２より読み出さ
れるので、ライン間で伸び縮みのない映像信号を得るこ
とができる。
出力される毎にずれ量Ｋの極性に応じて、ライトクロッ
クｓ４はライトクロックｓ５またはｓ６のように位相が
π／２ずつ推移されて、結局、１ライン間のライトクロ
ックパルス数は、常にＭ・Ｎ＝９１０となり、入力映像
信号の時間軸変動に良好に追従したものとなる。したが
って、映像信号の１ラインが、Ａ／Ｄ変換器１１で常に
９１０回のサンプリングが行われてメモリ１２に書き込
まれるので、メモリ１２上では時間軸変動が除去された
状態で記憶されることになる。そして、分周回路４４よ
りの安定したリードクロックでメモリ１２より読み出さ
れるので、ライン間で伸び縮みのない映像信号を得るこ
とができる。
【００１６】以上の構成で、例えば、１ラインの長さが
正規の長さよりもマスタクロックｓ２の１０クロック分
だけ長い場合を考えてみる。タイミングパルスｓ３は、
１ライン間内にほぼ均等の間隔で１０個のパルスが発生
することになる。このとき、極性は正であるから、位相
推移回路４２は、タイミングパルスｓ３が入来する毎に
ライトクロックｓ５のように位相をπ／２ずつ遅らせ
る。結局、ライトクロックｓ５は、１ラインの最後の部
分では、（π／２）×１０＝５πだけ位相が遅れること
になる。逆に、１ラインの長さが正規の長さよりマスタ
クロックｓ２の１０クロック分だけ短い場合、ライトク
ロックｓ６は、１ラインの最後の部分では、（π／２）
×１０＝５πだけ位相が進むことになる。このように、
従来例として説明した時間軸補正装置のものよりも、大
なる時間軸誤差を補償できることがわかる。
正規の長さよりもマスタクロックｓ２の１０クロック分
だけ長い場合を考えてみる。タイミングパルスｓ３は、
１ライン間内にほぼ均等の間隔で１０個のパルスが発生
することになる。このとき、極性は正であるから、位相
推移回路４２は、タイミングパルスｓ３が入来する毎に
ライトクロックｓ５のように位相をπ／２ずつ遅らせ
る。結局、ライトクロックｓ５は、１ラインの最後の部
分では、（π／２）×１０＝５πだけ位相が遅れること
になる。逆に、１ラインの長さが正規の長さよりマスタ
クロックｓ２の１０クロック分だけ短い場合、ライトク
ロックｓ６は、１ラインの最後の部分では、（π／２）
×１０＝５πだけ位相が進むことになる。このように、
従来例として説明した時間軸補正装置のものよりも、大
なる時間軸誤差を補償できることがわかる。
【００１７】上記したπ／２という、タイミングパルス
ｓ３が入来する毎の位相推移量は、Ｍが４の場合の値で
あるが、一般式で表せば、２π／Ｍずつ位相を推移させ
ればよい。
ｓ３が入来する毎の位相推移量は、Ｍが４の場合の値で
あるが、一般式で表せば、２π／Ｍずつ位相を推移させ
ればよい。
【００１８】次に、周波数測定カウンタ４０の具体的な
構成を、図４を参照しながら説明する。端子５１には、
図１の同期分離回路１４より水平同期信号が入力され
て、ダウンカウンタ５２のロード入力、及びラッチ回路
５３のクロック入力に接続されている。また、ダウンカ
ウンタ５２のデータ入力には値「３６４０」が入力され
ており、クロック入力にはマスタクロックｓ２が入力さ
れている。ダウンカウンタ５２はロード入力に水平同期
信号が入力されると、データ入力に与えられている値
「３６４０」をロードし、マスタクロックの入力に応じ
て、ダウンカウントを行い、そのカウント値を出力す
る。次の水平同期信号が入来したときに、カウント値を
ラッチ回路５３でラッチして、ずれ量Ｋとして出力す
る。同時に、１ラインが正規の長さよりも短くなってい
てカウント値がゼロまで達していないときは、極性を負
として、また、１ラインが正規の長さよりも長くなって
いてカウント値がゼロを越えたときには、極性を正とし
て出力する。
構成を、図４を参照しながら説明する。端子５１には、
図１の同期分離回路１４より水平同期信号が入力され
て、ダウンカウンタ５２のロード入力、及びラッチ回路
５３のクロック入力に接続されている。また、ダウンカ
ウンタ５２のデータ入力には値「３６４０」が入力され
ており、クロック入力にはマスタクロックｓ２が入力さ
れている。ダウンカウンタ５２はロード入力に水平同期
信号が入力されると、データ入力に与えられている値
「３６４０」をロードし、マスタクロックの入力に応じ
て、ダウンカウントを行い、そのカウント値を出力す
る。次の水平同期信号が入来したときに、カウント値を
ラッチ回路５３でラッチして、ずれ量Ｋとして出力す
る。同時に、１ラインが正規の長さよりも短くなってい
てカウント値がゼロまで達していないときは、極性を負
として、また、１ラインが正規の長さよりも長くなって
いてカウント値がゼロを越えたときには、極性を正とし
て出力する。
【００１９】タイミング発生回路４１の具体的な構成
を、図５を参照しながら説明する。この回路は、いわゆ
る除算回路を構成している。端子５５には、図４に示す
ラッチ回路５３よりずれ量Ｋが入力される。そして、値
「Ｋ］は、減算器５６の一方の入力に供給されて、ラッ
チ回路５８の出力の値より減算され、その出力は、検出
回路５９及びスイッチ５７の端子ａに供給される。スイ
ッチ５７の端子ｂには、値「３６４０」が入力されてい
る。そして、スイッチ５７の出力は、ラッチ回路５８の
データ入力に供給されている。ラッチ回路５８のクロッ
ク入力にはマスタクロックが供給されている。ラッチ回
路５８の出力は、前述の減算器５６の他方の入力に接続
されている。また、検出器５９は、タイミングパルスを
出力し、端子６０へ供給するとともに、スイッチ５７を
ａ端子からｂ端子へ切り換えるよう制御して、値「３６
４０」をラッチ回路５８にロードする。
を、図５を参照しながら説明する。この回路は、いわゆ
る除算回路を構成している。端子５５には、図４に示す
ラッチ回路５３よりずれ量Ｋが入力される。そして、値
「Ｋ］は、減算器５６の一方の入力に供給されて、ラッ
チ回路５８の出力の値より減算され、その出力は、検出
回路５９及びスイッチ５７の端子ａに供給される。スイ
ッチ５７の端子ｂには、値「３６４０」が入力されてい
る。そして、スイッチ５７の出力は、ラッチ回路５８の
データ入力に供給されている。ラッチ回路５８のクロッ
ク入力にはマスタクロックが供給されている。ラッチ回
路５８の出力は、前述の減算器５６の他方の入力に接続
されている。また、検出器５９は、タイミングパルスを
出力し、端子６０へ供給するとともに、スイッチ５７を
ａ端子からｂ端子へ切り換えるよう制御して、値「３６
４０」をラッチ回路５８にロードする。
【００２０】以上の構成により、タイミング発生回路４
１は、ラッチ回路５８の出力値からずれ量Ｋを減算し、
その値をラッチ回路５８にロードする。そして、この値
を再び減算器５６の他方の入力に供給する。以上の動作
をマスタクロック周期で繰り返し、順次ずれ量Ｋを減算
していく。そして、減算器５６の出力が負の値になった
ことを検出器５９が検出すると、スイッチ５７を通して
値「３６４０」がラッチ回路５８にロードされて、上記
の減算を繰り返す。従って、検出器５９からは、マスタ
クロック数の「３６４０／Ｋ」個毎に１個のパルスが得
られ、１ラインの間でほぼ均等のパルス間隔を有するタ
イミングパルスｓ３が得られることになる。
１は、ラッチ回路５８の出力値からずれ量Ｋを減算し、
その値をラッチ回路５８にロードする。そして、この値
を再び減算器５６の他方の入力に供給する。以上の動作
をマスタクロック周期で繰り返し、順次ずれ量Ｋを減算
していく。そして、減算器５６の出力が負の値になった
ことを検出器５９が検出すると、スイッチ５７を通して
値「３６４０」がラッチ回路５８にロードされて、上記
の減算を繰り返す。従って、検出器５９からは、マスタ
クロック数の「３６４０／Ｋ」個毎に１個のパルスが得
られ、１ラインの間でほぼ均等のパルス間隔を有するタ
イミングパルスｓ３が得られることになる。
【００２１】位相推移回路４２の具体的な構成を、図６
を参照しながら説明する。端子６１にはずれ量Ｋの極性
を示す信号が、端子６２にはタイミングパルスｓ３が、
端子６３にはマスタクロックｓ２が、それぞれ供給され
る。タイミングパルスｓ３及びマスタクロックｓ２は、
それぞれ、バイナリカウンタ６５のロード入力及びクロ
ック入力に供給されている。バイナリカウンタ６５は、
その２ビット目の出力Ｑ１にマスタクロックｓ２を１／
４分周したライトクロックを出力する。また、１ビット
目の出力Ｑ０がデータ入力端子Ａ０に、２ビット目の出
力Ｑ１が排他的論理和回路６４を経てデータ入力端子Ａ
１にそれぞれ接続されている。そして、バイナリカウン
タ６５は、タイミングパルスｓ３が入力され、かつ、マ
スタクロックｓ２が入力されたときに、データ入力Ａ
０，Ａ１に供給されている値をデータ出力Ｑ０，Ｑ１に
ロードする。排他的論理和回路６４の他方の入力端子に
は、ずれ量Ｋの極性を示す信号が供給されている。
を参照しながら説明する。端子６１にはずれ量Ｋの極性
を示す信号が、端子６２にはタイミングパルスｓ３が、
端子６３にはマスタクロックｓ２が、それぞれ供給され
る。タイミングパルスｓ３及びマスタクロックｓ２は、
それぞれ、バイナリカウンタ６５のロード入力及びクロ
ック入力に供給されている。バイナリカウンタ６５は、
その２ビット目の出力Ｑ１にマスタクロックｓ２を１／
４分周したライトクロックを出力する。また、１ビット
目の出力Ｑ０がデータ入力端子Ａ０に、２ビット目の出
力Ｑ１が排他的論理和回路６４を経てデータ入力端子Ａ
１にそれぞれ接続されている。そして、バイナリカウン
タ６５は、タイミングパルスｓ３が入力され、かつ、マ
スタクロックｓ２が入力されたときに、データ入力Ａ
０，Ａ１に供給されている値をデータ出力Ｑ０，Ｑ１に
ロードする。排他的論理和回路６４の他方の入力端子に
は、ずれ量Ｋの極性を示す信号が供給されている。
【００２２】ずれ量Ｋの極性を示す信号がＬレベル、す
なわち、入力映像信号の水平期間が正規の長さよりも長
いときは、バイナリカウンタ６５のデータ入力Ａ１は、
データ出力Ｑ１と同じになる。従って、タイミングパル
スｓ３がバイナリカウンタ６５のロード入力に入来する
と、データ出力Ｑ０，Ｑ１が示す値がロードされて、次
のマスタクロックｓ２で再び出力されることになるの
で、データ出力Ｑ１より出力されるリードクロックの位
相が、マスタクロックの１クロック分、すなわち、π／
２だけ位相が遅れる。
なわち、入力映像信号の水平期間が正規の長さよりも長
いときは、バイナリカウンタ６５のデータ入力Ａ１は、
データ出力Ｑ１と同じになる。従って、タイミングパル
スｓ３がバイナリカウンタ６５のロード入力に入来する
と、データ出力Ｑ０，Ｑ１が示す値がロードされて、次
のマスタクロックｓ２で再び出力されることになるの
で、データ出力Ｑ１より出力されるリードクロックの位
相が、マスタクロックの１クロック分、すなわち、π／
２だけ位相が遅れる。
【００２３】次に、ずれ量Ｋの極性を示す信号がＨレベ
ル、すなわち、入力映像信号の水平期間が正規の長さよ
りも短いときは、バイナリカウンタ６５のデータ入力Ａ
１は、データ出力Ｑ１と逆の極性となる。従って、タイ
ミングパルスｓ３が入来すると、データ出力Ｑ０，Ｑ１
が示していた値よりも２だけ大きい値を次のマスタクロ
ックｓ２のときに出力する。例えば、ダウンカウンタ６
５のデータ出力Ｑ０，Ｑ１の値が、「０」，「１」，
「２」，「３」のとき、次のマスタクロックｓ２で入力
データの「２」，「３」，「０」，「１」が出力データ
としてデータ出力Ｑ０，Ｑ１に出力される。タイミング
パルスｓ３が入来していない通常のときは次のクロック
で１だけ大きい値を出力するので、このように２だけ大
きい値を出力するということは、タイミングパルスｓ３
によってデータ出力Ｑ１から出力されるライトクロック
の位相が、マスタクロックの１クロック分、すなわち、
π／２だけ進むことになる。以上説明したように、図６
に示す位相推移回路４２は、マスタクロックｓ２を１／
４に分周しながら、入力映像信号の時間軸変動に良好に
追従した、水平同期周波数のＮ倍の周波数のライトクロ
ックｓ４，ｓ５，ｓ６を発生している。
ル、すなわち、入力映像信号の水平期間が正規の長さよ
りも短いときは、バイナリカウンタ６５のデータ入力Ａ
１は、データ出力Ｑ１と逆の極性となる。従って、タイ
ミングパルスｓ３が入来すると、データ出力Ｑ０，Ｑ１
が示していた値よりも２だけ大きい値を次のマスタクロ
ックｓ２のときに出力する。例えば、ダウンカウンタ６
５のデータ出力Ｑ０，Ｑ１の値が、「０」，「１」，
「２」，「３」のとき、次のマスタクロックｓ２で入力
データの「２」，「３」，「０」，「１」が出力データ
としてデータ出力Ｑ０，Ｑ１に出力される。タイミング
パルスｓ３が入来していない通常のときは次のクロック
で１だけ大きい値を出力するので、このように２だけ大
きい値を出力するということは、タイミングパルスｓ３
によってデータ出力Ｑ１から出力されるライトクロック
の位相が、マスタクロックの１クロック分、すなわち、
π／２だけ進むことになる。以上説明したように、図６
に示す位相推移回路４２は、マスタクロックｓ２を１／
４に分周しながら、入力映像信号の時間軸変動に良好に
追従した、水平同期周波数のＮ倍の周波数のライトクロ
ックｓ４，ｓ５，ｓ６を発生している。
【００２４】次に、図７を参照しながら、本発明の第２
実施例について説明する。第１実施例では、マスタクロ
ックｓ２の分周を行いながらライトクロックの位相を推
移させていた。第２実施例では、周波数がＮ・Ｆｈのク
ロックを従来で説明したような位相制御器２３と同じよ
うに複数の異なる位相を有するクロック群の中から水平
同期信号にいちばん位相の近いものをライトクロックと
して選択して出力し、かつ、周波数測定手段の出力に応
じてこれらのクロック群の出力を選択出力することによ
りライトクロックの位相を推移させる。
実施例について説明する。第１実施例では、マスタクロ
ックｓ２の分周を行いながらライトクロックの位相を推
移させていた。第２実施例では、周波数がＮ・Ｆｈのク
ロックを従来で説明したような位相制御器２３と同じよ
うに複数の異なる位相を有するクロック群の中から水平
同期信号にいちばん位相の近いものをライトクロックと
して選択して出力し、かつ、周波数測定手段の出力に応
じてこれらのクロック群の出力を選択出力することによ
りライトクロックの位相を推移させる。
【００２５】図７において、分周回路４４から出力され
る周波数がＮ・Ｆｈの信号は、リードクロックとしてメ
モリ制御回路２２及びメモリ１２に供給されるととも
に、多段遅延回路４７にも供給されている。この多段遅
延回路４７は、供給されるクロック信号の１周期分に相
当する時間をほぼ均等に分割した複数の遅延出力を有し
ている。これら複数の出力よりのクロック群は、クロッ
ク選択及び位相制御回路４６に供給される。これよりの
出力が、ライトクロックとしてメモリ制御回路２０及び
メモリ１２に供給される。補正回路４５は、周波数測定
カウンタ４０からのずれ量Ｋの値を後述するように補正
してタイミング発生回路４１に供給する。第２実施例で
は、周波数測定カウンタ４０，タイミング発生回路４１
及び補正回路４５が周波数測定手段を構成している。
る周波数がＮ・Ｆｈの信号は、リードクロックとしてメ
モリ制御回路２２及びメモリ１２に供給されるととも
に、多段遅延回路４７にも供給されている。この多段遅
延回路４７は、供給されるクロック信号の１周期分に相
当する時間をほぼ均等に分割した複数の遅延出力を有し
ている。これら複数の出力よりのクロック群は、クロッ
ク選択及び位相制御回路４６に供給される。これよりの
出力が、ライトクロックとしてメモリ制御回路２０及び
メモリ１２に供給される。補正回路４５は、周波数測定
カウンタ４０からのずれ量Ｋの値を後述するように補正
してタイミング発生回路４１に供給する。第２実施例で
は、周波数測定カウンタ４０，タイミング発生回路４１
及び補正回路４５が周波数測定手段を構成している。
【００２６】図８を参照しながら、図７の主要部の動作
について説明する。多段遅延回路の複数の遅延出力の数
をＬとすると、それらの出力は、図８（Ａ）に示すよう
に、θ＝２π／Ｌずつ位相がずれたＬ個のクロック
Ｃ1，Ｃ2，・・・ＣLからなる。クロック選択及び位相
制御回路４６は、これらクロックＣ1，Ｃ2，・・・ＣL
の中から、同期分離回路からの水平同期信号に位相がい
ちばん近いものを図８（Ｃ）に示すライトクロックｓ７
として選択して出力する。この動作は、従来例で説明し
た位相制御器２３と同様の動作である。そして、タイミ
ング発生回路よりの図８（Ｄ）に示すタイミングパルス
ｓ３’が入力される毎に、ずれ量Ｋの極性に応じて順次
選択するクロックを１段ずつシフトしていく。クロック
Ｃ1，Ｃ2，Ｃ3，・・・ＣLの位相を、０，θ，２θ，・
・・（Ｌ−１）θとしたとき、例えば、水平同期信号ｓ
１にいちばん位相の近いクロックＣ2がクロック選択及
び位相制御回路４６から出力されている場合、水平期間
が正規よりも短いと測定されたときには、タイミングパ
ルスｓ３’が入来する毎にクロックをＣ2→Ｃ1→ＣL→
ＣL-1・・・とシフトしていき、水平期間が正規よりも
長いと測定されたときには、クロックをＣL-1→ＣL→Ｃ
1→Ｃ2→Ｃ3・・・とシフトしていく。タイミングパル
スｓ３’の発生は、次のようにして行う。入力映像信号
の水平同期周波数の測定、すなわち水平期間の長さの測
定は、マスタクロック発生器４３からのＭ・Ｎ・Ｆｈの
周波数を有するマスタクロックｓ２により行っているの
で、測定単位は２π／Ｍとなっている。ところが、多段
遅延回路４７から出力されるクロック群の位相差θは、
前述したように２π／Ｌであるので、第１実施例で示し
たタイミングパルスｓ３で位相推移を行うことはできな
い。そこで、補正回路４５で、周波数測定カウンタから
のずれ量Ｋの値に対してＬ／Ｍを乗じてタイミング発生
回路４１に供給し、タイミング発生回路４１が１ライン
の間に（Ｌ／Ｍ）×Ｋ個のタイミングパルスｓ３’を発
生するようにしている。このようにして、θに対応した
タイミングパルスｓ３’を発生している。
について説明する。多段遅延回路の複数の遅延出力の数
をＬとすると、それらの出力は、図８（Ａ）に示すよう
に、θ＝２π／Ｌずつ位相がずれたＬ個のクロック
Ｃ1，Ｃ2，・・・ＣLからなる。クロック選択及び位相
制御回路４６は、これらクロックＣ1，Ｃ2，・・・ＣL
の中から、同期分離回路からの水平同期信号に位相がい
ちばん近いものを図８（Ｃ）に示すライトクロックｓ７
として選択して出力する。この動作は、従来例で説明し
た位相制御器２３と同様の動作である。そして、タイミ
ング発生回路よりの図８（Ｄ）に示すタイミングパルス
ｓ３’が入力される毎に、ずれ量Ｋの極性に応じて順次
選択するクロックを１段ずつシフトしていく。クロック
Ｃ1，Ｃ2，Ｃ3，・・・ＣLの位相を、０，θ，２θ，・
・・（Ｌ−１）θとしたとき、例えば、水平同期信号ｓ
１にいちばん位相の近いクロックＣ2がクロック選択及
び位相制御回路４６から出力されている場合、水平期間
が正規よりも短いと測定されたときには、タイミングパ
ルスｓ３’が入来する毎にクロックをＣ2→Ｃ1→ＣL→
ＣL-1・・・とシフトしていき、水平期間が正規よりも
長いと測定されたときには、クロックをＣL-1→ＣL→Ｃ
1→Ｃ2→Ｃ3・・・とシフトしていく。タイミングパル
スｓ３’の発生は、次のようにして行う。入力映像信号
の水平同期周波数の測定、すなわち水平期間の長さの測
定は、マスタクロック発生器４３からのＭ・Ｎ・Ｆｈの
周波数を有するマスタクロックｓ２により行っているの
で、測定単位は２π／Ｍとなっている。ところが、多段
遅延回路４７から出力されるクロック群の位相差θは、
前述したように２π／Ｌであるので、第１実施例で示し
たタイミングパルスｓ３で位相推移を行うことはできな
い。そこで、補正回路４５で、周波数測定カウンタから
のずれ量Ｋの値に対してＬ／Ｍを乗じてタイミング発生
回路４１に供給し、タイミング発生回路４１が１ライン
の間に（Ｌ／Ｍ）×Ｋ個のタイミングパルスｓ３’を発
生するようにしている。このようにして、θに対応した
タイミングパルスｓ３’を発生している。
【００２７】図７に示した第２実施例では、水平同期信
号の周波数測定のためのマスタクロックｓ２は周波数は
Ｍ・Ｎ・Ｆｈであり、一方、多段遅延回路４７へ入力さ
れるクロックは周波数はＮ・Ｆｈであり、それぞれ周波
数が異なっている。これらの周波数を同一にしてもよ
い。例えば、マスタクロック発生器４３と分周回路４４
の代わりに、周波数がＮ・Ｆｈのクロックを発生する発
振器を設け、このクロックを、水平同期信号の周波数測
定のためのクロックとして、また、多段遅延回路の入力
として、また、リードクロックとして用いることもでき
る。この場合には、補正回路４５は、周波数測定カウン
タ４０よりのずれ量ＫにＬを乗じた値をタイミングパル
ス発生回路４１へ供給する。これによって、タイミング
パルス発生回路４１は、１ライン間でＬ×Ｋ個のパルス
を有するタイミングパルスを発生する。このようにし
て、多段遅延回路４７の出力の位相差θに対応したタイ
ミングパルスをクロック選択及び位相推移回路４６に供
給して、位相が順次推移したライトクロックｓ７を得る
ことができる。
号の周波数測定のためのマスタクロックｓ２は周波数は
Ｍ・Ｎ・Ｆｈであり、一方、多段遅延回路４７へ入力さ
れるクロックは周波数はＮ・Ｆｈであり、それぞれ周波
数が異なっている。これらの周波数を同一にしてもよ
い。例えば、マスタクロック発生器４３と分周回路４４
の代わりに、周波数がＮ・Ｆｈのクロックを発生する発
振器を設け、このクロックを、水平同期信号の周波数測
定のためのクロックとして、また、多段遅延回路の入力
として、また、リードクロックとして用いることもでき
る。この場合には、補正回路４５は、周波数測定カウン
タ４０よりのずれ量ＫにＬを乗じた値をタイミングパル
ス発生回路４１へ供給する。これによって、タイミング
パルス発生回路４１は、１ライン間でＬ×Ｋ個のパルス
を有するタイミングパルスを発生する。このようにし
て、多段遅延回路４７の出力の位相差θに対応したタイ
ミングパルスをクロック選択及び位相推移回路４６に供
給して、位相が順次推移したライトクロックｓ７を得る
ことができる。
【００２８】
【発明の効果】以上説明したように、本発明による時間
軸補正装置によれば、入力映像信号の水平同期信号の周
波数に応じて１ライン内でライトクロックの位相を順次
推移させて、１ライン内のライトクロックの数が常に一
定となるようにしてデジタル化した映像信号をメモリに
記憶し、記憶した映像信号を一定周波数のリードクロッ
クで読み出しているので、入力映像信号の時間軸誤差が
大きい場合であっても良好に時間軸誤差を補償でき、モ
ニタ装置に表示したときに映像の伸び縮みが発生しない
という効果がある。
軸補正装置によれば、入力映像信号の水平同期信号の周
波数に応じて１ライン内でライトクロックの位相を順次
推移させて、１ライン内のライトクロックの数が常に一
定となるようにしてデジタル化した映像信号をメモリに
記憶し、記憶した映像信号を一定周波数のリードクロッ
クで読み出しているので、入力映像信号の時間軸誤差が
大きい場合であっても良好に時間軸誤差を補償でき、モ
ニタ装置に表示したときに映像の伸び縮みが発生しない
という効果がある。
【図１】本発明による時間軸補正装置の第１実施例を示
す構成図である。
す構成図である。
【図２】前記第１実施例の動作を示す説明図である。
【図３】前記第１実施例の動作を示す説明図である。
【図４】前記第１実施例の周波数測定カウンタの具体例
を示す構成図である。
を示す構成図である。
【図５】前記第１実施例のタイミング発生回路の具体例
を示す構成図である。
を示す構成図である。
【図６】前記第１実施例の位相推移回路の具体例を示す
構成図である。
構成図である。
【図７】本発明による時間軸補正装置の第２実施例を示
す構成図である。
す構成図である。
【図８】前記第２実施例の動作を示す説明図である。
【図９】時間軸補正装置の第１の従来例を示す構成図で
ある。
ある。
【図１０】時間軸補正装置の第２の実施例を示す構成図
である。
である。
【図１１】前記第２の従来例の改良例の要部を示す構成
図である。
図である。
１０ 遅延回路 １１ Ａ／Ｄ変換器 １２ メモリ １３ Ｄ／Ａ変換器 １４ 同期分離回路 ４０ 周波数測定カウンタ ４１ タイミング発生回路 ４２ 位相推移回路（位相推移手段） ４３ マスタクロック発生器 ４４ 分周回路 ４５ 補正回路 ４６ クロック選択及び位相制御回路（位相推移手段） ４７ 多段遅延回路 ５２ ダウンカウンタ ５３ ラッチ回路 ５６ 減算器 ５７ スイッチ ５８ ラッチ回路 ５９ 検出回路 ６５ バイナリカウンタ
Claims (1)
- 【請求項１】入力映像信号の時間軸変動分に追従したラ
イトクロックを発生し、このライトクロックで前記入力
映像信号をサンプリングした後、デジタル信号に変換し
てメモリに記憶し、一定周期のリードクロックに基づい
て前記メモリに記憶されたデジタル映像信号を読み出し
て、映像信号の時間軸変動分除去する時間軸補正装置に
おいて、 前記入力映像信号の水平同期信号の周波数を検出し、時
間軸誤差がないときの水平同期周波数との差に対応する
信号を出力する周波数測定手段と、前記入力映像信号の
水平走査期間内に前記周波数測定手段の出力信号に基づ
いて順次位相を推移させた前記ライトクロックを出力す
る位相推移手段とを有し、前記ライトクロック及び前記
リードクロックは単一のクロック発生手段よりの出力に
基づいて発生されることを特徴とした時間軸補正装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360513A JP2718311B2 (ja) | 1991-12-27 | 1991-12-27 | 時間軸補正装置 |
| US07/996,597 US5359366A (en) | 1991-12-27 | 1992-12-24 | Time base correction apparatus |
| DE69231565T DE69231565T2 (de) | 1991-12-27 | 1992-12-29 | Vorrichtung zur Zeitbasiskorrektur |
| EP92311830A EP0549375B1 (en) | 1991-12-27 | 1992-12-29 | Time base correction apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360513A JP2718311B2 (ja) | 1991-12-27 | 1991-12-27 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183881A JPH05183881A (ja) | 1993-07-23 |
| JP2718311B2 true JP2718311B2 (ja) | 1998-02-25 |
Family
ID=18469727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3360513A Expired - Lifetime JP2718311B2 (ja) | 1991-12-27 | 1991-12-27 | 時間軸補正装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5359366A (ja) |
| EP (1) | EP0549375B1 (ja) |
| JP (1) | JP2718311B2 (ja) |
| DE (1) | DE69231565T2 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970010395B1 (ko) * | 1992-07-08 | 1997-06-25 | 미쯔비시덴끼 가부시끼가이샤 | 컬러화상 표시장치 |
| US5404173A (en) * | 1993-03-10 | 1995-04-04 | Brooktree Corporation | Method to synchronize video modulation using a constant time base |
| US6469741B2 (en) | 1993-07-26 | 2002-10-22 | Pixel Instruments Corp. | Apparatus and method for processing television signals |
| KR0126658B1 (ko) * | 1993-10-05 | 1997-12-29 | 구자홍 | 비표준 텔레비젼 신호처리를 위한 샘플률 변환장치 |
| US5452010A (en) * | 1994-07-18 | 1995-09-19 | Tektronix, Inc. | Synchronizing digital video inputs |
| DE69520919T2 (de) * | 1994-09-28 | 2002-03-28 | Matsushita Electric Ind Co Ltd | Digitale Verabeitung geeignet für ein analoges vom Standard abweichendes Videosignal |
| JP3541484B2 (ja) * | 1995-02-13 | 2004-07-14 | ソニー株式会社 | 再生装置、記録装置 |
| JP3673303B2 (ja) * | 1995-07-27 | 2005-07-20 | 株式会社日立製作所 | 映像信号処理装置 |
| US6707503B1 (en) * | 1995-07-27 | 2004-03-16 | Hitachi, Ltd. | Video signal processing device for automatically adjusting phase of sampling clocks |
| DE19542877A1 (de) * | 1995-11-17 | 1997-05-22 | Teves Gmbh Alfred | Verfahren zur Wiedergabe von Nachrichten |
| JP3309738B2 (ja) * | 1996-11-01 | 2002-07-29 | 松下電器産業株式会社 | 画像表示装置 |
| US5796392A (en) * | 1997-02-24 | 1998-08-18 | Paradise Electronics, Inc. | Method and apparatus for clock recovery in a digital display unit |
| DE19710270A1 (de) * | 1997-03-13 | 1998-09-17 | Thomson Brandt Gmbh | Verfahren und Vorrichtung zur Anordnung von digitalisierten Bildsignalen oder Daten in orthogonalen Zeilen und Spalten |
| KR100242972B1 (ko) * | 1997-12-06 | 2000-02-01 | 윤종용 | 평판 디스플레이 장치의 트래킹 조정 회로 |
| US6323910B1 (en) * | 1998-03-26 | 2001-11-27 | Clark, Iii William T. | Method and apparatus for producing high-fidelity images by synchronous phase coherent digital image acquisition |
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| US6285404B1 (en) * | 1998-08-03 | 2001-09-04 | Ati Technologies Inc. | Systolic video encoding system |
| EP0981250B1 (en) * | 1998-08-20 | 2007-06-13 | Victor Company of Japan, Ltd. | Image compressing apparatus and method |
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| WO2000054516A1 (en) | 1999-03-12 | 2000-09-14 | Fortel Dtv, Inc. | Composite video decoder |
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