JP3331894B2 - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JP3331894B2 JP01718097A JP1718097A JP3331894B2 JP 3331894 B2 JP3331894 B2 JP 3331894B2 JP 01718097 A JP01718097 A JP 01718097A JP 1718097 A JP1718097 A JP 1718097A JP 3331894 B2 JP3331894 B2 JP 3331894B2
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    • H—ELECTRICITY
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、外部から供給さ
れる信号に位相同期した信号を発生するＰＬＬ（Phase
Lock Loop；位相ロックループ）回路に関する。
【０００２】
【従来の技術】テレビジョンやビデオの映像に対し、画
像表示デバイスによって生成されたチャネル表示や時計
表示などの画像を重ねて表示するスーパーインポーズ
（Superimpose）の技術が知られている。このスーパー
インポーズ技術において、テレビジョン映像等の表示制
御は、映像信号中の水平同期信号に同期して行われる
が、チャネル表示等がその背景たるテレビジョン映像に
対して揺らがないようにするためには、チャネル表示等
の表示制御もこの水平同期信号に同期して行われる必要
がある。そこで、以下説明するように、水平同期信号に
同期したドットクロックをＰＬＬ回路によって生成し、
このドットクロックに同期して画像表示デバイスによる
画像信号の出力を行うという手段が一般的に用いられて
いる。
【０００３】周知の通り、ＰＬＬ回路は、位相比較器
と、ローパスフィルタ（Low Pass Filter；以下、ＬＰ
Ｆという。）と、電圧制御発振器（Voltage Controlled
Oscillator；以下、ＶＣＯという。）を主要な構成要
素とするループ回路である。上記映像信号の水平同期信
号に同期したドットクロックを得るため、このＰＬＬ回
路の位相比較器の一方の入力端に水平同期信号を供給す
る。また、ＶＣＯの出力信号を分周器によって分周し、
この分周器の出力信号を位相比較器の他方の入力端に供
給する。位相比較器からは、この分周器の出力信号と水
平同期信号との位相誤差に対応した位相誤差信号が出力
される。この位相誤差信号がＬＰＦを介してＶＣＯに供
給され、分周器の出力信号と同期信号との位相誤差を小
さくする方向にＶＣＯの出力信号の発振周波数の制御が
行われる。同期信号が一定周波数で安定して供給される
状況下では、以上のような制御に進められることによ
り、分周器の出力信号と同期信号との位相誤差が減少
し、位相誤差がなくなった時点でＶＣＯの発振周波数が
固定化（ロック）される。このロック状態では、ＶＣＯ
の出力信号は水平同期信号に同期しているため、この出
力信号をドットクロックとして使用するのである。
【０００４】
【発明が解決しようとする課題】ところで、昨今急速に
普及が進みつつある自動車車載用テレビジョンシステム
に車内情報（例えばカーオーディオやカーエアコン等の
制御情報）を表示するカーマルチビジョンと呼ばれるシ
ステムが搭載されつつある。
【０００５】このようなシステムにおいて、上記スーパ
ーインポーズの技術を使用し、画像表示デバイスによっ
て生成された車内情報をテレビジョン映像に重ね表示さ
せる場合、テレビジョン電波の受信状態などによって
は、映像信号の水平同期信号が一定の周波数で受信され
ず、水平同期信号の周波数に一時的に大きなゆらぎが生
じることがある。
【０００６】そして、ＰＬＬ回路がロック状態となって
いるときに、このような水平同期信号の周波数のゆらぎ
が生じると、これによって位相比較器から出力される位
相誤差信号によりＶＣＯの発振周波数が大きく変化し、
ＰＬＬ回路の動作がロック状態から外れることとなる。
【０００７】こうしてＰＬＬ回路の動作がロック状態か
ら外れてしまうと、水平同期信号が元の正常な周波数に
戻ったとしても、ＰＬＬ回路がこの正常な周波数の水平
同期信号に位相同期するのにある程度の時間が掛かって
しまう。このため、ＰＬＬ回路によって生成されるドッ
トクロックが水平同期信号に同期していない期間が生
じ、スーパーインポーズによって表示されている車内情
報の表示画像に乱れが生じることとなるのである。
【０００８】以上、スーパーインポーズを例に説明した
が、この問題は、ＰＬＬ回路をスーパーインポーズの制
御に用いる場合に限らず、ＰＬＬ回路を用いた制御一般
において、位相同期の基準となる信号（外部同期信号）
自体に周波数のゆらぎが生じる場合に起こる一般的な問
題である。
【０００９】この発明は以上説明した事情に鑑みてなさ
れたものであり、位相同期の基準となる外部同期信号に
一時的な周波数のゆらぎが生じたとしても、位相同期状
態から大きく外れることがなく、安定して外部同期信号
に位相同期した内部同期信号を発生することができるＰ
ＬＬ回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】請求項１に係る発明は、
位相比較器と、電圧制御発振器とを含み、前記電圧制御
発振器の発振により内部同期信号を発生するとともに、
外部同期信号と前記内部同期信号との位相差を前記位相
比較器によって検出し、該位相差に応じて前記電圧制御
発振器の周波数を制御することにより、前記内部同期信
号を前記外部同期信号に位相同期させるＰＬＬ回路にお
いて、前記外部同期信号が前記内部同期信号の発生タイ
ミングを含む所定の窓期間内に入力される場合には、当
該外部同期信号を前記位相比較器に供給し、前記外部同
期信号が前記窓期間内に入力されない場合には、前記外
部同期信号に代えて、前記窓期間の開始タイミングまた
は終了タイミングにおいて疑似同期信号を前記位相比較
器に供給する疑似同期制御手段を具備し、 前記疑似同期
制御手段は、前記内部同期信号の発生タイミングの所定
時間後のタイミングから前記窓期間の開始タイミングま
での期間に前記外部同期信号が入力された場合に、当該
窓期間の開始タイミングにおいて前記疑似同期信号を前
記位相比較器に供給し、前記内部同期信号の発生タイミ
ングの所定時間後のタイミングから前記窓期間の終了タ
イミングまでの期間に前記外部同期信号が入力されない
場合には、当該窓期間の終了タイミングにおいて前記疑
似同期信号を前記位相比較器に供給することを特徴とす
るＰＬＬ回路を要旨とする。
【００１１】請求項２に係る発明は、位相比較器と、電
圧制御発振器とを含み、前記電圧制御発振器の発振によ
り内部同期信号を発生するとともに、外部同期信号と前
記内部同期信号との位相差を前記位相比較器によって検
出し、該位相差に応じて前記電圧制御発振器の周波数を
制御することにより、前記内部同期信号を前記外部同期
信号に位相同期させるＰＬＬ回路において、前記外部同
期信号が前記内部同期信号の発生タイミングを含む所定
の窓期間内に入力される場合には、当該外部同期信号を
前記位相比較器に供給し、前記外部同期信号が前記窓期
間内に入力されない場合には、前記外部同期信号に代え
て、前記窓期間の開始タイミングまたは終了タイミング
において疑似同期信号を前記位相比較器に供給する疑似
同期制御手段と、 前記内部同期信号が過去ｎ（ｎは整
数）回発生される間に、前記外部同期信号が入力された
回数を計数する計数手段と、 所定周期の基準同期信号を
発生する基準同期信号発生手段と、 前記外部同期信号が
一定期間以上に亙って入力されていないか否かを前記計
数手段の計数結果に基づいて判定し、一定期間以上に亙
って入力されていない場合には、前記外部同期信号また
は前記疑似同期信号に代えて、前記基準同期信号を前記
位相比較器に供給する切換手段とを具備することを特徴
とするＰＬＬ回路を要旨とする。
【００１２】請求項３に係る発明は、ｎ（ｎは整数）個
のデータを蓄積する先入れ先出し方式の記憶手段と、計
数対象となる信号が入力された場合に、第１の値を前記
記憶手段に書込み、計数対象となる信号が入力されなか
った場合に第２の値を前記記憶手段に書込む書込み制御
手段と、 前記第１の値が前記書込み制御手段によって前
記記憶手段に書込まれ、かつ、前記第２の値が前記記憶
手段から読み出された場合にはカウント値を１だけ増加
させ、前記第２の値が前記書込み制御手段によって前記
記憶手段に書込まれ、かつ、前記第１の値が前記記憶手
段から読み出された場合にはカウント値を１だけ減少さ
せる計数手段と により前記計数手段が構成されてなるこ
とを特徴とする請求項２に記載のＰＬＬ回路を要旨とす
る。
【００１３】請求項４に係る発明は、位相比較器と、電
圧制御発振器とを含み、前記電圧制御発振器の発振によ
り内部同期信号を発生するとともに、外部同期信号と前
記内部同期信号との位相差を前記位相比較器によって検
出し、該位相差に応じて前記電圧制御発振器の周波数を
制御することにより、前記内部同期信号を前記外部同期
信号に位相同期させるＰＬＬ回路において、 前記外部同
期信号が前記内部同期信号の発生タイミングを含む所定
の窓期間内に入力される場合には、当該外部同期信号を
前記位相比較器に供給し、前記外部同期信号が前記窓期
間内に入力されない場合には、前記外部同期信号に代え
て、前記窓期間の開始タイミングまたは終了タイミング
において疑似同期信号を前記位相比較器に供給する疑似
同期制御手段と、 前記内部同期信号が過去ｎ（ｎは整
数）回発生される間に、前記外部同期信号が入力された
回数を計数する第１の計数手段と、 所定周期の基準同期
信号を発生する基準同期信号発生手段と、 前記内部同期
信号が過去ｎ（ｎは整数）回発生される間に、前記外部
同期信号に代えて、前記疑似同期信号が前記疑似同期制
御手段から出力された回数を計数する第２の計数手段
と、 前記外部同期信号が一定期間以上に亙って入力され
ていないか否かを前記第１の計数手段の計数結果に基づ
いて判定し、一定期間以上に亙って入力されていない場
合には、前記外部同期信号または前記疑似同期信号に代
えて、前記基準同期信号を前記位相比較器に供給する切
換手段と、 前記外部同期信号が前記窓期間から外れたタ
イミングで継続的に入力されているか否かを前記第１の
計数手段および前期第２の計数手段の計数結果に基づい
て判定し、前記窓期間から外れたタイミングで継続的に
入力されている場合には、前記窓期間の幅を拡張する窓
期間自動調整手段と を具備することを特徴とするＰＬＬ
回路を要旨とする。
【００１４】請求項５に係る発明は、ｎ（ｎは整数）個
のデータを蓄積する先入れ先出し方式の記憶手段と、計
数対象となる信号が入力された場合に、第１の値を前記
記憶手段に書込み、計数対象となる信号が入力されなか
った場合に第２の値を前記記憶手段に書込む書込み制御
手段と、前記第１の値が前記書込み制御手段によって前
記記憶手段に書込まれ、かつ、前記第２の値が前記記憶
手段から読み出された場合にはカウント値を１だけ増加
させ、前記第２の値が前記書込み制御手段によって前記
記憶手段に書込まれ、かつ、前記第１の値が前記記憶手
段から読み出された場合にはカウント値を１だけ減少さ
せる計数手段と により前記第１の計数手段および前期第
２の計数手段のいずれかもしくは両方が構成されてなる
ことを特徴とする請求項４に記載のＰＬＬ回路を要旨と
する。
【００１５】請求項６に係る発明は、前記基準同期信号
発生手段は、一定周期のクロックを分周し前記基準同期
信号を出力する分周器を有し、該分周器が前記疑似同期
制御手段によって出力される信号によりリセットされる
ことを特徴とする請求項２または請求項４に記載のＰＬ
Ｌ回路を要旨とする。
【００１６】
【００１７】
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
【００１８】Ａ．全体構成 図１は、この発明の一実施形態であるＰＬＬ回路の構成
を示すブロック図である。本実施形態に係るＰＬＬ回路
は、テレビジョンの映像信号から分離される水平同期信
号（外部同期信号）ＨＲＥＳＥＴＮに位相同期したドッ
トクロックＤＣＬＫを生成するものである。
【００１９】このＰＬＬ回路は、２つの部分に大別する
ことができる。１つは、位相比較回路１と、抵抗および
キャパシタからなる１次のＬＰＦ２と、ＶＣＯ３と、分
周器４，４，…，４と、セレクタ５と、分周器６とによ
り構成されたループ回路１０である。このループ回路１
０は、既に従来の技術の項において説明した一般的なＰ
ＬＬ回路としての機能を営む部分である。
【００２０】そして、もう１つは、疑似同期制御部７、
分周器８およびセレクタ９からなる入力回路２０であ
る。この入力回路２０の機能を要約すると次の通りであ
る。
【００２１】まず、上述した従来のＰＬＬ回路は、水平
同期信号を位相比較器（図１における位相比較器１）に
直接供給する構成となっていた。本実施形態におけるＰ
ＬＬ回路においても、入力回路２０は、通常は水平同期
信号ＨＲＥＳＥＴＮを位相比較器１に供給し、ループ回
路１０をこの水平同期信号ＨＲＥＳＥＴＮに位相同期さ
せる。
【００２２】しかし、水平同期信号ＨＲＥＳＥＴＮの周
期に大きな揺らぎが生じたり、あるいは水平同期信号Ｈ
ＲＥＳＥＴＮが継続して供給されない場合等、水平同期
信号ＨＲＥＳＥＴＮにループ回路１０を位相同期させる
のが適当でない場合がある。
【００２３】かかる場合、本実施形態では、このような
水平同期信号ＨＲＥＳＥＴＮに代る同期信号を位相比較
器１に供給することにより、ループ回路１０が正常な動
作状態から大きく逸脱するのを防ぐ。そして、この水平
同期信号ＨＲＥＳＥＴＮに代る同期信号を位相比較器１
に与える役割を果すのが入力回路２０なのである。
【００２４】次に、ループ回路１０、入力回路２０の順
に、各々の構成および機能を説明する。
【００２５】Ｂ．ループ回路 まず、ループ回路１０において、ＶＣＯ３は、ＬＰＦ２
を介して供給される周波数制御電圧に応じた発振周波数
で発振し、分周器４，４，…，４はこのＶＣＯ３の出力
信号を各々所定の分周比で分周して出力する。セレクタ
５は、これらの分周器の各出力信号のうち１つを、図示
しない外部ＣＰＵから供給される選択信号ＨＦＲに従っ
て選択し、ドットクロックＤＣＬＫとして出力する。
【００２６】分周器６は、外部ＣＰＵによって分周比デ
ータＨＴＬが与えられ、ドットクロックＤＣＬＫについ
て分周比１／ＨＴＬでの分周を行い、その結果得られる
分周信号を内部同期信号ＨＳＹＮＣＮとして出力する。
ここで、分周比１／ＨＴＬは、目的とするドットクロッ
クＤＣＬＫの周波数と、位相同期の対象となる水平同期
信号ＨＲＥＳＥＴＮの周波数との比により決定される。
このように分周器６がドットクロックＤＣＬＫを制御す
るための手段として用いられるのに対し、上述した分周
器４，４，…，４は、ＶＣＯ３を安定した動作領域で発
振させ、かつ、任意の周波数のドットクロックＤＣＬＫ
の発生を可能にするための手段として用いられる。すな
わち、仮に分周器４，４，…，４を使用せず、ＶＣＯ３
の出力信号をドットクロックＤＣＬＫとして直接使用す
るものとすると、発生可能なドットクロックＤＣＬＫの
周波数は、安定したＶＣＯ３の発振動作が得られる周波
数範囲に制限されることとなる。そこで、ＶＣＯ３の出
力信号を分周器４，４，…，４のいずれかによって分周
したものをドットクロックＤＣＬＫとすることにより、
ドットクロックＤＣＬＫの周波数の高低に拘らず、ＶＣ
Ｏ３をその特性が安定した周波数領域で発振させるよう
にしたものである。
【００２７】図２は分周器６の構成を示すブロック図で
あり、図３は分周器６の動作を示すタイムチャートであ
る。図２に示すように、分周器６は、カウンタ６１、比
較器６２およびインバータ６３によって構成されてい
る。カウンタ６１は、セレクタ５（図１）から供給され
るドットクロックＤＣＬＫをカウントし、そのカウント
結果であるドットクロックカウント値ＨＴを出力する。
比較器６２は、このドットクロックカウント値ＨＴがＨ
ＴＬとなった時点で一致検出パルス（正パルス）ＨＳＹ
ＮＣを出力し、また、ドットクロックカウント値ＨＴが
ＨＴＬ／２となった時点で半周期同期信号ＨＳＹＮＣＨ
Ｆを出力する。
【００２８】カウンタ６１は、一致検出パルスＨＳＹＮ
Ｃによってリセットされる。そして、カウンタ６１は、
このリセット状態からドットクロックＤＣＬＫのカウン
トを継続し、ドットクロックカウント値ＨＴがＨＴＬに
到達する毎にリセットされるという動作を繰り返す。従
って、ドットクロックＤＣＬＫの周期のＨＴＬ倍の周期
で一致検出パルスＨＳＹＮＣが比較器６２から出力され
ることとなる。インバータ６３は、この一致検出パルス
ＨＳＹＮＣを反転し、内部同期信号ＨＳＹＮＣＮとして
出力する。また、半周期同期信号ＨＳＹＮＣＨＦは、一
致検出パルスＨＳＹＮＣの発生周期の半周期の時点にお
いて発生されることとなる。図３はこのようにして発生
される一致検出パルスＨＳＹＮＣと半周期同期信号ＨＳ
ＹＮＣＨＦの位相関係を示すものである。
【００２９】図１において、位相比較器１は、以上のよ
うにして分周期６から出力される内部同期信号ＨＳＹＮ
ＣＮと、セレクタ９を介して入力回路２０側から供給さ
れる同期信号との位相誤差を検出し、位相誤差信号を出
力する。この位相誤差信号がＬＰＦ２を介すことにより
上述した周波数制御電圧としてＶＣＯ３に供給され、位
相誤差をなくすようにＶＣＯ３の発振周波数の制御が行
われる訳である。
【００３０】Ｃ．入力回路 次に、以上説明したループ回路１０に対し位相同期のた
めの基準となる同期信号を供給する入力回路２０につい
て説明する。
【００３１】（１）疑似同期制御部 本実施形態に係るＰＬＬ回路は、上記位相同期の基準と
なる同期信号を発生するための手段を２つ有している。
その１つが疑似同期制御部７である。この疑似同期制御
部７には、上述した分周器６から半周期同期信号ＨＳＹ
ＮＣＨＦおよびドットクロックカウント値ＨＴが供給さ
れるとともに、テレビジョンの映像信号から分離された
水平同期信号ＨＲＥＳＥＴＮが外部から供給される。疑
似同期制御部７は、これらの各信号に基づき、同期信号
ＨＲＥＳＥＴＮ２の出力を行う。
【００３２】疑似同期制御部の機能概略 図４はこの疑似同期制御部７の同期信号ＨＲＥＳＥＴＮ
２の出力動作を示すタイムチャートである。ここで、疑
似同期制御部７の詳細に立入る前に、理解の容易のた
め、このタイムチャートを参照し、疑似同期制御部７の
機能の概略について説明する。
【００３３】まず、図４（ａ）は内部同期信号ＨＳＹＮ
ＣＮの波形を例示している。この内部同期信号ＨＳＹＮ
ＣＮは、ドットクロックＤＣＬＫを分周比１／ＨＴＬで
分周することにより得られるものであるため、ドットク
ロックＤＣＬＫの周期のＨＴＬ倍の周期のパルス列（本
実施形態では負パルスのパルス列）となる。
【００３４】本実施形態では、この内部同期信号ＨＳＹ
ＮＣＮの発生タイミング（負パルスの立ち下がりタイミ
ング）に対応し、かつ、これを含むように窓期間Ｗを設
ける。ここで、窓期間Ｗは、通常は、ループ回路１０が
位相同期するために要求される水平同期信号ＨＲＥＳＥ
ＴＮの位相のゆらぎの許容範囲に対応した時間幅に設定
される。疑似同期制御部７の内部では、この窓期間Ｗの
開始タイミングにおいて疑似同期信号ＤＷＳを、終了タ
イミングにおいて疑似同期信号ＤＷＥを各々発生してい
る（図４（ｃ）および（ｄ）参照）。そして、疑似同期
制御部７は、必要に応じてこれらの疑似同期信号を採用
し、以下のように同期信号ＨＲＥＳＥＴＮ２の出力を行
う。
【００３５】ａ．窓期間Ｗ内に水平同期信号ＨＲＥＳＥ
ＴＮが入力される場合、疑似同期制御部７は、当該水平
同期信号ＨＲＥＳＥＴＮをそのまま同期信号ＨＲＥＳＥ
ＴＮ２として出力する。
【００３６】ｂ．窓期間Ｗ内に水平同期信号ＨＲＥＳＥ
ＴＮが入力されない場合には、水平同期信号ＨＲＥＳＥ
ＴＮに代えて、窓期間Ｗの開始タイミングまたは終了タ
イミングのいずれかのタイミングで発生する疑似同期信
号を同期信号ＨＲＥＳＥＴＮ２として出力する。
【００３７】さらに詳述すると、内部同期信号ＨＳＹＮ
ＣＮの発生後、ドットクロック周期のＨＴＬ／２倍相当
の時間が経過した時点（すなわち、半周期同期信号ＨＳ
ＹＮＣＨＦの発生タイミング（図４（ｂ）参照））から
窓期間Ｗの開始タイミングまでの期間Ａ内に水平同期信
号ＨＲＥＳＥＴＮが入力された場合、この水平同期信号
ＨＲＥＳＥＴＮの代りに、窓期間Ｗの開始タイミングに
おいて発生される疑似同期信号ＤＷＳを同期信号ＨＲＥ
ＳＥＴＮ２として出力する（図４（ｃ）および（ｅ）参
照）。
【００３８】また、内部同期信号ＨＳＹＮＣＮの発生
後、ドットクロック周期のＨＴＬ／２倍相当の時間が経
過した時点からその直後の窓期間Ｗの終了タイミングま
での期間Ｂ内に水平同期信号ＨＲＥＳＥＴＮが入力され
ない場合、窓期間Ｗの終了タイミングにおいて発生され
る疑似同期信号ＤＷＥを同期信号ＨＲＥＳＥＴＮ２とし
て出力する（図４（ｄ）および（ｆ）参照）。
【００３９】この動作は、水平同期信号ＨＲＥＳＥＴＮ
が窓期間Ｗの終了タイミングよりも後に入力される場合
の他、最終的に水平同期信号ＨＲＥＳＥＴＮが入力され
ない場合にも行われる。すなわち、窓期間Ｗの開始タイ
ミング以後は、窓期間Ｗの終了タイミングまでは水平同
期信号ＨＲＥＳＥＴＮが入力されるのを待つが、この終
了タイミングまでに水平同期信号ＨＲＥＳＥＴＮが入力
されない場合には、その後、水平同期信号ＨＲＥＳＥＴ
Ｎが入力されるか否かに拘らず、この終了タイミングに
おいて疑似同期信号ＤＷＥを同期信号ＨＲＥＳＥＴＮ２
として出力するのである。
【００４０】このように疑似同期制御部７は、原則とし
て、水平同期信号ＨＲＥＳＥＴＮと同位相の同期信号Ｈ
ＲＥＳＥＴＮ２を出力するが、内部同期信号ＨＳＹＮＣ
Ｎに対して大きく位相のずれた水平同期信号ＨＲＥＳＥ
ＴＮが入力される場合には、内部同期信号ＨＳＹＮＣＮ
に対する位相差が上限値（図４ではＷＦおよびＷＢ）を
越えないよう位相を制限して同期信号ＨＲＥＳＥＴＮ２
の出力を行うものである。
【００４１】疑似同期制御部の構成例 図５は、以上説明した機能を営む疑似同期制御部７の構
成例を示すブロック図である。この疑似同期制御部７
は、べき乗回路７１および７２と、減算器７３と、比較
器７４および７５と、同期信号出力制御部７６と、モニ
タ部７７とにより構成されている。
【００４２】ｉ）疑似同期信号発生手段 べき乗回路７１および７２には、窓期間設定情報ＤＷＦ
およびＤＷＢが各々供給される。これらの窓期間設定情
報ＤＷＦおよびＤＷＢは、各々図４（ｂ）における期間
ＷＦおよびＷＢを指定する情報であり、外部ＣＰＵによ
って出力されるものである。べき乗回路７１および７２
は、これらの窓期間設定情報ＤＷＦおよびＤＷＢが与え
られることにより、データ２DWFおよび２DWBを各々出力
する。減算器７３は、分周比データＨＴＬから２DWFを
減算し、減算結果ＨＴＬ−２DWFを出力する。
【００４３】比較器７４は、分周器６（図１）から出力
されるドットクロックカウント値ＨＴを減算器７３から
出力されるＨＴＬ−２DWFと比較する。そして、ドット
クロックカウント値ＨＴがＨＴＬ−２DWFとなっている
期間、疑似同期信号ＤＷＳを出力する。既に説明したよ
うに、ドットクロックカウント値ＨＴは、内部同期信号
ＨＳＹＮＣによってリセットされ、ドットクロックＤＣ
ＬＫが発生される毎に分周器６内のカウンタ６１により
１ずつカウントアップされてゆく。従って、内部同期信
号ＨＳＹＮＣの発生後、ＨＴＬ−２DWF個のドットクロ
ックＤＣＬＫが発生された時点で、ドットクロックＤＣ
ＬＫの１周期相当のパルス幅を有する疑似同期信号ＤＷ
Ｓが比較器７４から出力される。このようにして、前掲
図４（ｃ）に示したように、内部同期信号ＨＳＹＮＣの
発生タイミングよりも期間ＷＦだけ前のタイミングで疑
似同期信号ＤＷＳが発生されるのである。この場合の期
間ＷＦは、窓期間設定情報ＤＷＦにより任意に設定する
ことができ、ドットクロックＤＣＬＫの周期の２DWF倍
の長さとなる。
【００４４】同様に、比較器７５は、ドットクロックカ
ウント値ＨＴをべき乗回路７２から出力される２DWBと
比較する。そして、ドットクロックカウント値ＨＴが２
DWBとなった時点、すなわち、前掲図４（ｄ）に示した
ように、内部同期信号ＨＳＹＮＣの発生タイミングから
期間ＷＢだけ後のタイミングで疑似同期信号ＤＷＥを発
生する。この場合の期間ＷＢは、ドットクロックＤＣＬ
Ｋの周期の２DWB倍の長さとなる。 ｉｉ）同期信号出力制御部
【００４５】同期信号出力制御部７６には、比較器７４
および７５から疑似同期信号ＤＷＳおよびＤＷＥが供給
される他、外部から水平同期信号ＨＲＥＳＥＴＮが、分
周器６（図１）から半周期同期信号ＨＳＹＮＣＨＦが供
給される。同期信号出力制御部７６は、これらの各信号
に基づき、既に図４を参照して説明した同期信号ＨＲＥ
ＳＥＴＮ２の出力を行う。
【００４６】図６は、同期信号出力制御部７６の構成例
を示すものである。また、図７はこの同期信号出力制御
部７６の各部の波形を示すタイムチャートである。図６
において、フリップフロップ１０１は、半周期同期信号
ＨＳＹＮＣＨＦによってセットされ、疑似同期信号ＤＷ
Ｓによってリセットされる。従って、フリップフロップ
１０１の負論理出力端の出力信号ＤＷＨＦＳＮ（ローア
クティブ）は、図７に示すように、半周期同期信号ＨＳ
ＹＮＣＨＦの発生タイミングから疑似同期信号ＤＷＳの
発生タイミングまでの期間、すなわち、前掲図４におけ
る期間Ａのみローレベルとなる。
【００４７】また、フリップフロップ１０２は、疑似同
期信号ＤＷＳによってセットされ、疑似同期信号ＤＷＥ
によってリセットされる。従って、フリップフロップ１
０２の負論理出力端の出力信号ＤＷＳＥＮ（ローアクテ
ィブ）は、図７に示すように、疑似同期信号ＤＷＳの発
生タイミングから疑似同期信号ＤＷＥの発生タイミング
までの期間、すなわち、前掲図４における窓期間Ｗのみ
ローレベルとなる。
【００４８】ここで、フリップフロップ１０２の出力信
号ＤＷＳＥＮは、ＡＮＤゲート１０４の一方の負論理入
力端に供給され、このＡＮＤゲート１０４の他方の負論
理入力端には水平同期信号ＨＲＥＳＥＴＮが供給され
る。上述のように、信号ＤＷＳＥＮは、前掲図４におけ
る窓期間Ｗのみローレベルとなるので、この窓期間Ｗに
入力される水平同期信号ＨＲＥＳＥＴＮのみがＡＮＤゲ
ート１０４を通過することとなる。
【００４９】一方、フリップフロップ１０１の出力信号
ＤＷＨＦＳＮは、ＡＮＤゲート１０３の一方の負論理入
力端に供給され、このＡＮＤゲート１０３の他方の負論
理入力端には水平同期信号ＨＲＥＳＥＴＮが供給され
る。上述のように、信号ＤＷＨＦＳＮは、前掲図４にお
ける期間Ａのみローレベルとなるので、この期間Ａに入
力される水平同期信号ＨＲＥＳＥＴＮのみがＡＮＤゲー
ト１０３を通過することとなる。
【００５０】フリップフロップ１０５は、水平同期信号
ＨＲＥＳＥＴＮがＡＮＤゲート１０３を経由して供給さ
れることによってセットされ、疑似同期信号ＤＷＳによ
ってリセットされる。従って、フリップフロップ１０５
の出力信号は、前掲図４における期間Ａ内に水平同期信
号ＨＲＥＳＥＴＮが入力された場合にハイレベルにな
り、その入力タイミングから期間Ａの終了タイミングま
での間、ハイレベルを維持する。
【００５１】このフリップフロップ１０５の出力信号
は、遅延１０６を介してＡＮＤゲート１０７の一方の正
論理入力端に供給され、このＡＮＤゲート１０７の他方
の正論理入力端には疑似同期信号ＤＷＳが供給される。
水平同期信号ＨＲＥＳＥＴＮによりハイレベルとされた
フリップフロップ１０５の出力信号は、その後、疑似同
期信号ＤＷＳの発生タイミングにおいてローレベルへと
変化するが、この変化は遅延１０６によってＡＮＤゲー
ト１０７に伝達される。従って、上記期間Ａ内に水平同
期信号ＨＲＥＳＥＴＮが入力された場合には、疑似同期
信号ＤＷＳの発生タイミングにおいて遅延１０６の出力
信号は依然としてハイレベルを維持しており、疑似同期
信号ＤＷＳはＡＮＤゲート１０７を通過し、信号ＤＡＭ
ＭＹ１として出力される。
【００５２】フリップフロップ１０８は、半周期同期信
号ＨＳＹＮＣＨＦによりセットされる。また、フリップ
フロップ１０８のリセット端子には、ＡＮＤゲート１０
３および１０４の各出力信号がＯＲゲート１０９を介し
て供給される。
【００５３】既に説明したように、期間Ａ内に入力され
る水平同期信号ＨＲＥＳＥＴＮはＡＮＤゲート１０４を
通過し、窓期間Ｗ内に入力される水平同期信号ＨＲＥＳ
ＥＴＮはＡＮＤゲート１０３を通過する。従って、前掲
図４における期間Ｂ内に水平同期信号ＨＲＥＳＥＴＮが
入力されれば、その水平同期信号ＨＲＥＳＥＴＮがＡＮ
Ｄゲート１０３または１０４およびＯＲゲート１０９を
介してフリップフロップ１０８のリセット端子に伝達さ
れ、フリップフロップ１０８がリセットされる。一方、
前掲図４における期間Ｂ内に水平同期信号ＨＲＥＳＥＴ
Ｎが入力されない場合、すなわち、水平同期信号ＨＲＥ
ＳＥＴＮが期間Ｂ以降に入力されるか、あるいは全く入
力されない場合には、フリップフロップ１０８はリセッ
トされず、その出力信号はハイレベルを維持する。
【００５４】フリップフロップ１０８の出力信号は、Ａ
ＮＤゲート１１０の一方の正論理入力端に供給され、こ
のＡＮＤゲート１１０の他方の正論理入力端には疑似同
期信号ＤＷＥが供給される。上記のように期間Ｂ内に水
平同期信号ＨＲＥＳＥＴＮが入力され、フリップフロッ
プ１０８がリセットされた場合には、疑似同期信号ＤＷ
ＥはＡＮＤゲート１１０によって通過が阻止される。し
かし、期間Ｂ内に水平同期信号ＨＲＥＳＥＴＮが入力さ
れない場合には、フリップフロップ１０８の出力信号は
ハイレベルを維持するため、疑似同期信号ＤＷＥはＡＮ
Ｄゲート１１０を通過し、信号ＤＡＭＭＹ２として出力
される。
【００５５】ＡＮＤゲート１０４、１０７および１１０
の各出力信号は、ＮＯＲゲート１１１を介することによ
り同期信号ＨＲＥＳＥＴＮ２として出力される。この同
期信号ＨＲＥＳＥＴＮ２の出力タイミングと、水平同期
信号ＨＲＥＳＥＴＮとの関係は次のようになる。
【００５６】まず、期間Ａ内に水平同期信号ＨＲＥＳＥ
ＴＮが入力される場合には、疑似同期信号ＤＷＳがＡＮ
Ｄゲート１０７を介してＮＯＲゲート１１１に供給され
る。従って、窓期間Ｗの開始タイミングにおいて同期信
号ＨＲＥＳＥＴＮ２が出力される。
【００５７】次に、窓期間Ｗ内に水平同期信号ＨＲＥＳ
ＥＴＮが入力される場合には、この水平同期信号ＨＲＥ
ＳＥＴＮがＡＮＤゲート１０４を介してＮＯＲゲート１
１１に供給される。従って、水平同期信号ＨＲＥＳＥＴ
Ｎと全く同位相の同期信号ＨＲＥＳＥＴＮ２が出力され
る。
【００５８】そして、期間Ｂ内に水平同期信号ＨＲＥＳ
ＥＴＮが入力されない場合には、疑似同期信号ＤＷＥが
ＡＮＤゲート１１０を介してＮＯＲゲート１１１に供給
される。従って、窓期間Ｗの終了タイミングにおいて同
期信号ＨＲＥＳＥＴＮ２が出力される。
【００５９】ＯＲゲート１１２は、信号ＤＡＭＭＹ１ま
たはＤＡＭＭＹ２がＡＮＤゲート１０７または１１０か
ら出力された場合に、それを信号ＤＡＭＭＹとして出力
する。この信号ＤＡＭＭＹは、図５におけるモニタ部７
７へ供給される。
【００６０】ｉｉｉ）モニタ部 このモニタ部７７は、同期信号出力制御部７６の動作を
監視し、以下の情報を常時把握するための手段である。 ａ．半周期同期信号ＨＳＹＮＣＨＦが過去ｎ回発生され
る間（すなわち、内部同期信号が過去ｎ回発生される
間）に、水平同期信号ＨＲＥＳＥＴＮが入力された回数
Ｋ１ ｂ．半周期同期信号ＨＳＹＮＣＨＦが過去ｎ回発生され
る間に、水平同期信号ＨＲＥＳＥＴＮに代えて、疑似同
期信号ＤＷＳまたはＤＷＥが同期信号ＨＲＥＳＥＴＮ２
として出力された回数Ｋ２ この回数Ｋ２は、窓期間Ｗ外に水平同期信号ＨＲＥＳＥ
ＴＮが入力された回数と、内部同期信号ＨＳＹＮＣＮが
発生されてから次の内部同期信号ＨＳＹＮＣＮが発生さ
れるまでの間に水平同期信号ＨＲＥＳＥＴＮが入力され
なかった回数との和である。
【００６１】図８はモニタ部７７の構成例を示すもので
ある。このモニタ部７７は、上記回数Ｋ１を求める同期
信号モニタ部７７Ａと、上記回数Ｋ２を求める疑似同期
信号モニタ部７７Ｂとからなる。
【００６２】まず、同期信号モニタ部７７Ａについて説
明する。フリップフロップ２０１Ａは、半周期同期信号
ＨＳＹＮＣＨＦによってリセットされ、水平同期信号Ｈ
ＲＥＳＥＴＮがインバータ２０２Ａを介して供給される
ことによりセットされる。従って、半周期同期信号ＨＳ
ＹＮＣＨＦの発生時点において、当該時点から１周期
（半周期同期信号ＨＳＹＮＣＨＦの周期）以内に水平同
期信号ＨＲＥＳＥＴＮが入力されている場合にはフリッ
プフロップ２０１Ａから“１”が出力されており、１周
期以内に水平同期信号ＨＲＥＳＥＴＮが入力されていな
い場合にはフリップフロップ２０１Ａから“０”が出力
されていることになる。
【００６３】シフトレジスタ２１３Ａは、ｎ段（ｎは整
数であり、例えばｎ＝６４）のレジスタによって構成さ
れた先入れ先出し方式の記憶手段である。水平同期信号
ＨＲＥＳＥＴＮの入力回数Ｋ１の計数を開始する際、こ
のシフトレジスタ２１３Ａには外部ＣＰＵからクリア信
号ＭＣＲが入力され、シフトレジスタ２１３Ａの各レジ
スタの内容はすべて“０”とされる。以後、このシフト
レジスタ２１３Ａでは、半周期同期信号ＨＳＹＮＣＨＦ
に同期し、初段のレジスタへの入力データの書込みおよ
びレジスタ間のシフト動作が行われる。
【００６４】上記フリップフロップ２０１Ａの出力信号
は、ＸＯＲゲート２０３Ａ→ＡＮＤゲート２０４Ａ→Ｏ
Ｒゲート２０５Ａという第１の経路またはインバータ２
０６Ａ→ＡＮＤゲート２０７Ａ→ＡＮＤゲート２０８Ａ
→ＯＲゲート２０５Ａという第２の経路を介して、この
シフトレジスタ２１３Ａの初段のデータ入力端に入力さ
れる。そして、半周期同期信号ＨＳＹＮＣＨＦによりシ
フトレジスタ２１３Ａの初段のレジスタに書き込まれ
る。
【００６５】ここで、いずれの経路を経由したデータが
この初段のレジスタに書込まれるかは、ｎ＋１周期前の
半周期同期信号ＨＳＹＮＣＨＦにより如何なるデータが
同レジスタに書込まれたかによることとなる。すなわ
ち、次の通りである。
【００６６】まず、半周期同期信号ＨＳＹＮＣＨＦが発
生されると、シフトレジスタ２１３Ａの最終段からは、
ｎ周期前の半周期同期信号ＨＳＹＮＣＨによって同シフ
トレジスタの初段に書込まれたデータが出力される。従
って、半周期同期信号ＨＳＹＮＣＨＦの発生時点では、
ｎ＋１周期前の半周期同期信号ＨＳＹＮＣＨによってシ
フトレジスタ２１３Ａに書込まれたデータが同シフトレ
ジスタから出力されている。
【００６７】このシフトレジスタ２１３Ａから出力され
ているｎ＋１周期前のデータが“１”である場合には、
上記第１の経路のＡＮＤゲート２０４Ａにはインバータ
２０９Ａによって“０”が供給され、上記第２の経路の
ＮＡＮＤゲート２０７Ａおよび２０８Ａには“１”が供
給されるため、フリップフロップ２０１Ａの出力信号は
上記第２の経路を介してシフトレジスタ２１３Ａに供給
される。これに対し、ｎ＋１周期前のデータが“０”で
ある場合には、上記第１の経路を介してシフトレジスタ
２１３Ａに供給される。このようにフリップフロップ２
０１Ａの出力信号は、２通りの経路を介してシフトレジ
スタ２１３Ａに供給されることとなるが、いずれの経路
を辿る場合も、反転されることなく、そのままの値でシ
フトレジスタ２１３Ａに供給される。従って、シフトレ
ジスタ２１３Ａを構成するｎ個のレジスタには、常に、
当該時点に至るまでに発生されたｎ個の半周期同期信号
ＨＳＹＮＣＨＦの各々の発生タイミングにおけるフリッ
プフロップ２０１Ａの各出力信号値が記憶されることと
なる。
【００６８】カウンタ２１２Ａは、水平同期信号ＨＲＥ
ＳＥＴＮが入力される回数Ｋ１を計数するための手段で
ある。水平同期信号ＨＲＥＳＥＴＮが入力回数Ｋ１の計
数を開始する際、このカウンタ２１２Ａにも上記クリア
信号ＭＣＲが供給される。これによりカウンタ２１２Ａ
のカウント値は「０」とされる。以後、カウンタ２１２
Ａでは、ＵＰ端子に対する入力信号が立上がることによ
りアップカウントが行われ、ＤＯＷＮ端子に対する入力
信号が立上がることによりダウンカウントが行われる。
【００６９】ここで、カウンタ２１２ＡのＵＰ端子に
は、上記第１の経路のＡＮＤゲート２０４Ａが入力され
る。このＡＮＤゲート２０４Ａの出力信号は、シフトレ
ジスタ２１３Ａの最終段の出力信号が“０”となってい
る状態において水平同期信号ＨＲＥＳＥＴＮによってフ
リップフロップ２０１Ａがセットされた場合に限り立上
がる。従って、シフトレジスタ２１３Ａに記憶された最
も古いフリップフロップ２０１Ａの出力信号値（その直
後の内部同期信号ＨＳＹＮＣＮが発生されることにより
廃棄されるデータ）が“０”である状態において、水平
同期信号ＨＲＥＳＥＴＮが入力された場合に限り、カウ
ンタ２１２Ａのアップカウントが行われる。
【００７０】一方、カウンタ２１２ＡのＤＯＷＮ端子に
はＡＮＤゲート２１１Ａの出力信号が入力され、このＡ
ＮＤゲート２１１Ａには半周期同期信号ＨＳＹＮＣＨＦ
と上記第２の経路のＮＡＮＤゲート２０７Ａの出力信号
をインバータ２１０Ａによって反転した信号が入力され
る。ここで、インバータ２１０Ａの出力信号は、シフト
レジスタ２１３Ａに記憶された最も古いフリップフロッ
プ２０１Ａの出力信号値が“１”であり、かつ、フリッ
プフロップ２０１Ａの出力信号が“０”であるときに
“１”となる。そして、この状態において半周期同期信
号ＨＳＹＮＣＨＦが発生されると、これによりＡＮＤゲ
ート２１１Ａの出力信号が立上がってカウンタ２１２Ａ
のダウンカウントが行われ、フリップフロップ２０１Ａ
の出力信号である“０”がシフトレジスタ２１３Ａに書
込まれる。
【００７１】以上のように、シフトレジスタ２１３Ａに
記憶された過去ｎ個分のフリップフロップ２０１Ａの出
力信号の中から値が“０”であるものが１個減り、新た
に値が“１”であるものが１個加わる場合には、カウン
タ２１２Ａのアップカウントが行われる。一方、シフト
レジスタ２１３Ａに記憶された過去ｎ個分のフリップフ
ロップ２０１Ａの出力信号の中から値が“１”であるも
のが１個減り、新たに値が“０”であるものが１個加わ
る場合には、カウンタ２１２Ａのダウンカウントが行わ
れる。従って、カウンタ２１２Ａのカウント値は、シフ
トレジスタ２１３Ａに記憶されたｎ個の信号のうち値が
“１”であるものの個数、すなわち、半周期同期信号Ｈ
ＳＹＮＣＨＦが過去ｎ回発生される間に、水平同期信号
ＨＲＥＳＥＴＮが入力された回数Ｋ１を常に示すことと
なる。このカウンタ２１２Ａのカウント値は外部ＣＰＵ
によって読み取られる。
【００７２】疑似同期信号モニタ部７７Ｂは、以上説明
した同期信号モニタ部７７Ａと殆ど同じ構成であり、疑
似同期信号モニタ部７７Ｂを構成する要素２０１Ｂ〜２
１３Ｂは、同期信号モニタ部７７Ａの構成要素２０１Ａ
〜２１３Ａと対応している。ただし、この疑似同期信号
モニタ部７７Ｂでは、水平同期信号ＨＲＥＳＥＴＮでは
なく、信号ＤＡＭＭＹによってフリップフロップ２０１
Ｂがセットされる。
【００７３】ここで、信号ＤＡＭＭＹは、疑似同期制御
部７の同期信号出力制御部７６（図６参照）において、
水平同期信号ＨＲＥＳＥＴＮに代えて、疑似同期信号Ｄ
ＷＳまたはＤＷＥが同期信号ＨＲＥＳＥＴＮ２として出
力として出力される場合に出力される信号である。従っ
て、この疑似同期信号モニタ部７７Ｂにおけるカウンタ
２１２Ｂのカウント値は、半周期同期信号ＨＳＹＮＣＨ
Ｆが過去ｎ回発生される間に、水平同期信号ＨＲＥＳＥ
ＴＮに代えて、疑似同期信号ＤＷＳまたはＤＷＥが同期
信号ＨＲＥＳＥＴＮ２として出力された回数Ｋ２を常に
示すこととなる。このカウンタ２１２Ｂのカウント値も
外部ＣＰＵによって読み取られる。以上がモニタ部７７
の詳細である。
【００７４】（２）基準同期信号発生手段 ここで、再び図１に戻り、本実施形態に係るＰＬＬ回路
の他の構成要素について説明する。既に説明した通り疑
似同期制御部７は、ループ回路１０が位相同期するため
の基準となる同期信号を発生するものであるが、本実施
形態に係るＰＬＬ回路は、この基準となる同期信号を発
生するための手段をさらにもう１つ有している。すなわ
ち、このＰＬＬ回路には、水晶発振器（図示略）が接続
されており、図１における分周器８は、この水晶発振器
の発振により得られる一定周波数のドットクロックＤＣ
ＫＩＮを分周し、基準同期信号を出力するのである。こ
の場合の分周比ＦＣは、外部ＣＰＵによって分周器８に
設定される。また、分周器８は、疑似同期制御部７から
出力される同期信号ＨＲＥＳＥＴＮ２によりリセットさ
れる。
【００７５】（３）切換手段および窓期間自動調整手段 セレクタ９は、図示しない外部ＣＰＵから供給される選
択信号ＨＲＳに従って、疑似同期制御部７または分周器
８のいずれかの出力信号を選択し、位相比較器１へ供給
する。
【００７６】外部ＣＰＵは、モニタ部７７のカウンタ２
１２Ａおよび２１２Ｂ（図９）の各カウント値を参照
し、以下のようにＰＬＬ回路の各部の制御を行う。
【００７７】ａ．カウンタ２１２Ａのカウント値Ｋ１が
ｎ若しくはこれに十分に近い値であり、かつ、カウント
２１２Ｂのカウント値Ｋ２が十分に小さい場合 この場合、水平同期信号ＨＲＥＳＥＴＮは安定してＰＬ
Ｌ回路に入力されており、かつ、内部同期信号ＨＳＹＮ
ＣＮが水平同期信号ＨＲＥＳＥＴＮに位相同期した状態
となっていると考えられる。従って、外部ＣＰＵは現状
を維持する。
【００７８】この状態において、水平同期信号ＨＲＥＳ
ＥＴＮの位相に過渡的にゆらぎが生じ、単発的に窓期間
Ｗから外れたタイミングで水平同期信号ＨＲＥＳＥＴＮ
がＰＬＬ回路に入力されることが起こり得る。しかしな
がら、かかる場合には、水平同期信号ＨＲＥＳＥＴＮに
代えて、窓期間Ｗの開始タイミングまたは終了タイミン
グにおいて発生する疑似同期信号が水平同期信号ＨＲＥ
ＳＥＴＮに代えてループ回路１０の位相比較器１に供給
されるため、内部同期信号ＨＳＹＮＣＮの位相がその後
到来する水平同期信号ＨＲＥＳＥＴＮの位相から大きく
逸脱してしまうのを防止することができ、安定して水平
同期信号ＨＲＥＳＥＴＮに位相同期した内部同期信号Ｈ
ＳＹＮＣＮを発生することができる。
【００７９】ｂ．カウンタ２１２Ａのカウント値Ｋ１が
ｎに比べて極端に少ない場合 この場合、水平同期信号ＨＲＥＳＥＴＮが一定時間以上
継続して入力されていないものと考えられる。従って、
外部ＣＰＵは、分周器８の出力信号がセレクタ９によっ
て選択されるよう選択信号ＨＲＳの切り換えを行う。こ
の切り換えが行われると、水晶発振器から得られる安定
したドットクロックＤＣＫＩＮを分周器８によって分周
した基準同期信号がセレクタ９を介して位相比較器１に
入力される。従って、ループ回路１０は、この基準同期
信号に位相同期することとなる。ここで、基準同期信号
への切り換え前において、分周器８は疑似同期制御部７
から発生される同期信号ＨＲＥＳＥＴＮ２によってリセ
ットされているので、切り換え後は、この同期信号ＨＲ
ＥＳＥＴＮ２の位相とほぼ同位相の基準同期信号を位相
比較器１に供給することができ、切り換えに伴う位相誤
差信号の増大を防止することができる。このように本実
施形態によれば、入力が途絶える場合においても、安定
した内部同期信号ＨＳＹＮＣＮを発生することができ
る。
【００８０】ｃ．カウンタ２１２Ｂのカウント値Ｋ２が
大きくなった場合 この場合、外部ＣＰＵは、カウンタ２１２Ａのカウント
値Ｋ１を参照する。ここで、カウント値Ｋ１がｎ若しく
はこれに十分に近い値である場合には、水平同期信号Ｈ
ＲＥＳＥＴＮは安定してＰＬＬ回路に入力されていると
考えられる。そして、この場合には内部同期信号ＨＳＹ
ＮＣＮの位相が水平同期信号ＨＲＥＳＥＴＮの位相から
完全にずれており、水平同期信号ＨＲＥＳＥＴＮが窓期
間Ｗから外れたタイミングで継続して入力されている可
能性が強い。そこで、外部ＣＰＵは、窓期間指定情報Ｄ
ＷＦおよびＤＷＢを変更して窓期間Ｗの幅を広くし、ル
ープ回路１０を水平同期信号ＨＲＥＳＥＴＮに追随させ
る。
【００８１】ｄ．上記ｃ．において窓期間Ｗを拡張した
後、カウンタ２１２Ｂのカウント値Ｋ２が十分に小さく
なった場合 この場合、ループ回路１０が水平同期信号ＨＲＥＳＥＴ
Ｎに追随し、水平同期信号ＨＲＥＳＥＴＮが常に窓期間
Ｗ内に入力されるようになったと考えられる。そこで、
外部ＣＰＵは、窓期間Ｗの幅を水平同期信号ＨＲＥＳＥ
ＴＮの通常の位相ゆらぎ程度の幅に戻す。
【００８２】このように本実施形態によれば、内部同期
信号ＨＳＹＮＣＮと水平同期信号ＨＲＥＳＥＴＮとの位
相同期状態が崩れた場合には、窓期間Ｗが自動的に拡張
されることにより位相同期状態への復帰が促進され、位
相同期状態への復帰後は、窓期間Ｗが元の幅の狭い期間
に戻される。従って、水平同期信号ＨＲＥＳＥＴＮへの
追随性に対する要求と内部同期信号ＨＳＹＮＣＮの位相
の安定性に対する要求の両方を満たすことができる。
【００８３】以上、テレビジョンの水平同期信号に同期
したドットクロックを発生するＰＬＬ回路を例に本発明
の一実施形態を説明したが、本発明はこれに限定される
ことなく、他の用途に使用されるＰＬＬ回路にも適用可
能である。
【００８４】
【発明の効果】以上説明したように、この発明によれ
ば、外部同期信号が内部同期信号から所定量以上位相の
ずれた状態で入力される場合に、ＰＬＬ回路の位相比較
器に供給される外部同期信号の位相が内部同期信号の発
生タイミングを含む所定の窓期間内に制限されるため、
単発的に位相のずれた外部同期信号が入力されたとして
も、内部同期信号の位相がその後到来する外部同期信号
の位相から大きく逸脱してしまうのを防止することがで
きる。従って、安定して外部同期信号に位相同期した内
部同期信号を発生することができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の一実施形態であるＰＬＬ回路の構
成を示すブロック図である。
【図２】 同実施形態における分周器６の構成例を示す
ブロック図である。
【図３】 分周器６の動作を示すタイムチャートであ
る。
【図４】 同実施形態における疑似同期制御部７の動作
を示すタイムチャートである。
【図５】 疑似同期制御部７の構成例を示すブロック図
である。
【図６】 疑似同期制御部７における同期信号出力制御
部７６の構成例を示すブロック図である。
【図７】 同期信号出力制御部７６の動作を示すタイム
チャートである。
【図８】 同疑似同期制御部７におけるモニタ部７７の
構成例を示すブロック図である。
【符号の説明】
１……位相比較器、２……ＬＰＦ、３……ＶＣＯ、１０
……ループ回路、７……疑似同期制御部、８……分周
器、９……セレクタ。

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 位相比較器と、電圧制御発振器とを含
    み、前記電圧制御発振器の発振により内部同期信号を発
    生するとともに、外部同期信号と前記内部同期信号との
    位相差を前記位相比較器によって検出し、該位相差に応
    じて前記電圧制御発振器の周波数を制御することによ
    り、前記内部同期信号を前記外部同期信号に位相同期さ
    せるＰＬＬ回路において、前記外部同期信号が前記内部同期信号の発生タイミング
    を含む所定の窓期間内に入力される場合には、当該外部
    同期信号を前記位相比較器に供給し、前記外部同期信号
    が前記窓期間内に入力されない場合には、前記外部同期
    信号に代えて、前記窓期間の開始タイミングまたは終了
    タイミングにおいて疑似同期信号を前記位相比較器に供
    給する疑似同期制御手段を具備し、 前記疑似同期制御手段は、前記内部同期信号の発生タイ
    ミングの所定時間後のタイミングから前記窓期間の開始
    タイミングまでの期間に前記外部同期信号が入力された
    場合に、当該窓期間の開始タイミングにおいて前記疑似
    同期信号を前記位相比較器に供給し、前記内部同期信号
    の発生タイミングの所定時間後のタイミングから前記窓
    期間の終了タイミングまでの期間に前記外部同期信号が
    入力されない場合には、当該窓期間の終了タイミングに
    おいて前記疑似同期信号を前記位相比較器に供給するこ
    と を特徴とするＰＬＬ回路。
  2. 【請求項２】 位相比較器と、電圧制御発振器とを含
    み、前記電圧制御発振器の発振により内部同期信号を発
    生するとともに、外部同期信号と前記内部同期信号との
    位相差を前記位相比較器によって検出し、該位相差に応
    じて前記電圧制御発振器の周波数を制御することによ
    り、前記内部同期信号を前記外部同期信号に位相同期さ
    せるＰＬＬ回路において、前記外部同期信号が前記内部同期信号の発生タイミング
    を含む所定の窓期間内に入力される場合には、当該外部
    同期信号を前記位相比較器に供給し、前記外部同期信号
    が前記窓期間内に入力されない場合には、前記外部同期
    信号に代えて、前記窓期間の開始タイミングまたは終了
    タイミングにおいて疑似同期信号を前記位相比較器に供
    給する疑似同期制御手段と、 前記内部同期信号が過去ｎ（ｎは整数）回発生される間
    に、前記外部同期信号が入力された回数を計数する計数
    手段と、 所定周期の基準同期信号を発生する基準同期信号発生手
    段と、 前記外部同期信号が一定期間以上に亙って入力されてい
    ないか否かを前記計数手段の計数結果に基づいて判定
    し、一定期間以上に亙って入力されていない場合には、
    前記外部同期信号または前記疑似同期信号に代えて、前
    記基準同期信号を前記位相比較器に供給する切換手段と
    を具備することを特徴とするＰＬＬ回路。
  3. 【請求項３】 ｎ（ｎは整数）個のデータを蓄積する先
    入れ先出し方式の記憶手段と、 計数対象となる信号が入力された場合に、第１の値を前
    記記憶手段に書込み、計数対象となる信号が入力されな
    かった場合に第２の値を前記記憶手段に書込む書込み制
    御手段と、 前記第１の値が前記書込み制御手段によって前記記憶手
    段に書込まれ、かつ、前記第２の値が前記記憶手段から
    読み出された場合にはカウント値を１だけ増加させ、前
    記第２の値が前記書込み制御手段によって前記記憶手段
    に書込まれ、かつ、前記第１の値が前記記憶手段から読
    み出された場合にはカウント値を１だけ減少させる計数
    手段と により前記計数手段が構成されてなる ことを特徴
    とする請求項２に記載のＰＬＬ回路。
  4. 【請求項４】 位相比較器と、電圧制御発振器とを含
    み、前記電圧制御発振器の発振により内部同期信号を発
    生するとともに、外部同期信号と前記内部同期信号との
    位相差を前記位相比較器によって検出し、該位相差に応
    じて前記電圧制御発振器の周波数を制御することによ
    り、前記内部同期信号を前記外部同期信号に位相同期さ
    せるＰＬＬ回路において、 前記外部同期信号が前記内部同期信号の発生タイミング
    を含む所定の窓期間内に入力される場合には、当該外部
    同期信号を前記位相比較器に供給し、前記外部同期信号
    が前記窓期間内に入力されない場合には、前記外部同期
    信号に代えて、前記窓期間の開始タイミングまたは終了
    タイミングにおいて疑似同期信号を前記 位相比較器に供
    給する疑似同期制御手段と、 前記内部同期信号が過去ｎ（ｎは整数）回発生される間
    に、前記外部同期信号が入力された回数を計数する第１
    の計数手段と、 所定周期の基準同期信号を発生する基準同期信号発生手
    段と、 前記内部同期信号が過去ｎ（ｎは整数）回発生される間
    に、前記外部同期信号に代えて、前記疑似同期信号が前
    記疑似同期制御手段から出力された回数を計数する第２
    の計数手段と、 前記外部同期信号が一定期間以上に亙って入力されてい
    ないか否かを前記第１の計数手段の計数結果に基づいて
    判定し、一定期間以上に亙って入力されていない場合に
    は、前記外部同期信号または前記疑似同期信号に代え
    て、前記基準同期信号を前記位相比較器に供給する切換
    手段と、 前記外部同期信号が前記窓期間から外れたタイミングで
    継続的に入力されているか否かを前記第１の計数手段お
    よび前期第２の計数手段の計数結果に基づいて判定し、
    前記窓期間から外れたタイミングで継続的に入力されて
    いる場合には、前記窓期間の幅を拡張する窓期間自動調
    整手段と を具備することを特徴とするＰＬＬ回路。
  5. 【請求項５】 ｎ（ｎは整数）個のデータを蓄積する先
    入れ先出し方式の記憶手段と、 計数対象となる信号が入力された場合に、第１の値を前
    記記憶手段に書込み、計数対象となる信号が入力されな
    かった場合に第２の値を前記記憶手段に書込む書込み制
    御手段と、 前記第１の値が前記書込み制御手段によって前記記憶手
    段に書込まれ、かつ、前記第２の値が前記記憶手段から
    読み出された場合にはカウント値を１だけ増加させ、前
    記第２の値が前記書込み制御手段によって前記記憶手段
    に書込まれ、かつ、前記第１の値が前記記憶手段から読
    み出された場合にはカウント値を１だけ減少させる計数
    手段と により前記第１の計数手段および前期第２の計数
    手段のいずれかもしくは両方が構成されてなることを特
    徴とする請求項４に記載のＰＬＬ回路。
  6. 【請求項６】 前記基準同期信号発生手段は、一定周期
    のクロックを分周し 前記基準同期信号を出力する分周器
    を有し、該分周器が前記疑似同期制御手段によって出力
    される信号によりリセットされることを特徴とする請求
    項２または請求項４に記載のＰＬＬ回路。
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