JP2748746B2 - 位相同期発振器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多重化されたディジタル
信号を処理する装置等で多用される位相同期発振器に係
り、とくに高速クロック信号とこの信号に位相同期した
低速クロック信号を入力して、入力した高速クロックに
同期した高速クロック信号と入力した低速クロック信号
と所定の位相関係にある低速クロック信号を発生する位
相同期発振器に関する。

【０００２】

【従来の技術】多重化されたディジタル信号は通常フレ
ーム構成を有している。このため、このような信号を処
理する多重変換装置等では、装置内部で多重化信号の個
々のパルスを識別するための高速クロック信号と、多重
化信号をフレーム単位に処理するための低速クロック信
号が必要となる。

【０００３】また、多重変換装置等の入出力信号は、接
続される装置相互間の信号処理を効率的に行うため、そ
の周波数を厳密に等しくする必要があるばかりでなく、
そのフレーム位相もあらかじめ定められた位相とする必
要がある。このため局には、基準となる周波数およびフ
レーム位相を規定するための局基準クロックを供給する
クロック供給装置が設置されており、各多重変換装置等
はこの局基準クロックを入力して装置内で必要となる各
種クロックの周波数および位相を決定している。

【０００４】一般に局基準クロックは、高速クロック信
号に基準フレーム位相を規定する低速クロック信号が重
畳された複合信号となっており、多重変換装置等はこの
複合信号を入力し、内部で高速クロック信号と低速クロ
ック信号に分離した後、位相同期発振器により内部で必
要となる各種クロック信号に変換している。

【０００５】図６に第１の従来例を示す。この図６の従
来例は、高速クロック信号を入力する第１の入力端子１
００と、低速クロック信号を入力する第２の入力端子１
０１と、第１の入力端子１００より入力された高速クロ
ック信号と電圧制御発振器４０が発生した高速クロック
信号の位相を比較し両信号の位相差に応じた電圧を発生
する位相比較器１０と、この位相比較器１０が発生した
電圧を制御電圧としそれに基づいた高速クロック信号を
発生する電圧制御発振器４０と、電圧制御発振器４０が
発生した高速クロック信号を分周し第２の入力端子１０
１より入力される低速クロック信号に位相同期させ所定
の低速クロック信号を発生する分周回路５１と、電圧制
御発振器４０にて発生された高速クロック信号を出力す
る第１の出力端子２００と、分周回路５１にて発生され
た低速クロック信号を出力する第２の出力端子２０１と
を備えている。

【０００６】次に、上記第１の従来例の動作について説
明する。

【０００７】第１の入力端子１００から高速クロック信
号が入力されると、位相比較器１０では、この高速クロ
ック信号と電圧制御発振器４０が発生した高速クロック
信号の位相が比較され、その位相差に応じた電圧が出力
される。電圧制御発振器４０では位相比較器１０からの
制御電圧に基づき位相差が０となるような高速クロック
信号が発生される。分周回路５１では、第２の入力端子
１０１より入力される低速クロック信号に位相同期する
ように電圧制御発振器４０で発生された高速クロック信
号を分周し、低速クロック信号として出力する。

【０００８】図７に第２の従来例を示す。図７の従来例
は、低速クロック信号を入力する第２の入力端子１０１
と、第２の入力端子１０１より入力された低速クロック
信号と分周回路５０が発生した低速クロック信号の位相
を比較し両信号の位相関係に応じて異なる二つの論理レ
ベルを発生する位相比較器２０と、位相比較器２０の出
力信号を積分し電圧制御発振器４０の制御電圧を発生す
る積分器２１と、この積分器２１が発生した電圧を制御
電圧としそれに基づいた高速クロック信号を発生する電
圧制御発振器４０と、電圧制御発振器４０の出力信号を
入力された低速クロック信号と等しい周波数の低速クロ
ック信号に変換するための分周回路５０と、電圧制御発
振器４０にて発生された高速クロック信号を出力する第
１の出力端子２００と、分周回路５１にて発生された低
速クロック信号を出力する第２の出力端子２０１とを備
えている。

【０００９】次に、上記第２の従来例の動作について説
明する。

【００１０】第２の入力端子１０１から低速クロック信
号が入力されると、位相比較器２０では、この低速クロ
ック信号と分周回路５０で発生された低速クロック信号
との位相が比較され、その位相差に応じて異なる二つの
論理レベル「１」と「−１」のいずれかが発生される。
積分器２１では、位相比較器２０の出力信号が積分され
平均電圧が出力される。電圧制御発振器４０では、積分
器２１の出力電圧を制御電圧とし「１」のときは最大周
波数の、「−１」のときは最小周波数の信号が高速クロ
ック信号として出力される。分周回路５０では、電圧制
御発振器４０からの高速クロック信号が分周され、入力
された低速クロック信号と等しい周波数の低速クロック
信号として出力される。

【００１１】つまり、上記第２の従来例による位相同期
発振器では、低速クロック信号のみを入力し、この低速
クロック信号に位相同期した低速クロック信号と高速ク
ロック信号が発生されている。

【００１２】

【発明が解決しようとする課題】しかしながら、上記第
１の従来例においては、低速クロック信号を位相同期ル
ープ外で発生しているために、外部から入力した低速ク
ロック信号に擾乱が発生した場合、直ちに出力される低
速クロック信号に大きな影響が発生してしまうという不
都合があった。すなわち、入力した高速クロック信号に
擾乱が発生した場合は位相同期発振器の特性を適当に定
めることにより出力クロック信号への影響を軽減するこ
とができるが、入力した低速クロック信号に擾乱が発生
した場合はその擾乱が例え瞬間的なものであっても直ち
に分周回路の出力位相制御が行われてしまうため、出力
される低速クロック信号の位相が瞬時に変動してしま
い、本クロック信号を使用している多重変換装置等に重
大な誤動作を引き起こしてしまうという不都合があっ
た。

【００１３】また、上記第２の従来例においては、高速
クロック信号を直接入力せず、低速クロック信号のみを
位相比較入力としているため、前記の問題点は解決され
る。しかし、多重化信号の個々のパルス識別を確実に行
うために定常位相誤差を極めて少なくする必要があり、
このため位相比較器の位相比較特性を極めて鋭敏にし、
ループフィルタとして完全積分要素を具備した特殊な位
相同期発振器とする必要があった。ところが、このよう
な特殊な位相同期発振器はその直流ループ利得が無限大
となるため定常特性が不安定で入力クロックに含まれる
不要な位相変動すなわちジッタを抑制することができな
いばかりか、甚だしい場合は自分自身でジッタを発生し
てしまう欠点があった。

【００１４】

【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくに外部より高速クロック信号とこ
の高速クロック信号に同期した低速クロック信号を入力
し、この２種類のクロック信号に位相同期した高速クロ
ック信号および低速クロック信号を発生する位相同期発
振器において、外部から入力したクロックに擾乱がある
場合にも出力されるクロックに対する影響が少なく、不
要な位相変動のない安定した出力クロックを発生するこ
とができる位相同期発振器を提供することにある。

【００１５】

【課題を解決するための手段】そこで、本発明では、周
期ｔの高速クロック信号を入力する第１の入力端子と、
周期Ｔの低速クロック信号を入力する第２の入力端子
と、第１の入力端子より入力された高速クロック信号と
電圧制御発振器が発生した高速クロック信号の位相を比
較し両信号の位相差に応じた電圧を発生する第１の位相
比較器と、分周回路で発生した低速クロック信号と電圧
制御発振器が発生した高速クロック信号を入力し低速ク
ロック信号のパルスの一方の変化点の位置を「ｔ／２」
だけ変化させパルス幅が（「Ｔ／２」−「ｔ／２」）と
なるパルスと（「Ｔ／２」＋「ｔ／２」）となるパルス
が交互に配列する信号に変換するパルス幅変換回路と、
このパルス幅変換回路の出力信号の位相と第２の入力端
子より入力された低速クロック信号とを比較し両信号の
位相関係に応じて異なる二つの論理レベルを発生する第
２の位相比較器と、第２の位相比較器の出力信号を積分
し出力論理レベルの平均電圧を発生する積分器と、第１
の位相比較器の出力電圧と積分器の出力電圧を加算し電
圧制御発振器の制御電圧を発生する電圧加算器と、この
電圧加算器が発生した電圧を制御電圧としそれに基づい
た高速クロック信号を発生する電圧制御発振器と、電圧
制御発振器が発生した高速クロック信号を分周し所定の
低速クロック信号を発生する分周回路と、電圧制御発振
器にて発生された高速クロック信号を出力する第１の出
力端子と、分周回路にて発生された低速クロック信号を
出力する第２の出力端子とを備えるという構成を採って
いる。これによって前述した目的を達成しようとするも
のである。

【００１６】

【作用】外部から周期ｔの高速クロック信号と周期Ｔの
低速クロック信号が入力される。

【００１７】（１）パルス幅変換回路の出力信号と外部
より入力された低速クロック信号の位相差が「ｔ／２」
以上あるいは「−ｔ／２」以下の場合：

【００１８】パルス幅変換回路の出力信号はその立ち下
がり変化点が周期２Ｔで分周回路からの低速クロック信
号に比べて「ｔ／２」だけ変化しているので、パルス幅
変換回路の出力信号と外部より入力された低速クロック
信号の位相差が「ｔ／２」以上あるいは「−ｔ／２」以
下の場合には、第２の位相比較器の出力は、常に論理レ
ベル「１」または「−１」を出力し、積分器２１の出力
電圧も「１」または「−１」となる。そこで、電圧加算
器から発生される制御電圧は第１の位相比較器の出力電
圧によらず「１」または「−１」となる。電圧制御発振
器は積分器より出力されている電圧が「１」のときは最
大周波数の「−１」のときは最小周波数の信号を、入力
された高速クロック信号に位相同期して高速クロック信
号として発生する。分周回路は電圧制御発振器から出力
された高速クロック信号を分周し、入力された低速クロ
ック信号と所定の位相関係にある低速クロック信号を出
力する。

【００１９】（２）パルス幅変換回路の出力信号と外部
より入力された低速クロック信号の位相差が「ｔ／２」
以下あるいは「−ｔ／２」以上の場合：

【００２０】第１の位相比較器では、外部からの高速ク
ロック信号と電圧制御発振器が発生した高速クロック信
号の二つの高速クロック信号の位相差に応じた電圧が発
生される。パルス幅変換回路の出力信号はその立ち下が
り変化点が周期２Ｔで分周回路からの低速クロック信号
に比べて「ｔ／２」だけ変化しているので、パルス幅変
換回路の出力信号と外部より入力された低速クロック信
号の位相差が「ｔ／２」以下あるいは「−ｔ／２」以上
の場合には、第２の位相比較器の出力信号は周期２Ｔ毎
に論理レベル「１」と論理レベル「−１」を出力する。
このとき、積分器２１の出力電圧は０となる。そして、
第２の位相比較器に入力されるパルス幅変換回路の出力
信号と外部より入力された低速クロック信号の位相差が
「ｔ／２」以下あるいは「−ｔ／２」以上である限り第
２の位相比較器の出力信号は周期２Ｔの矩形波となって
おり、この範囲内で二つの信号の位相差が変化しても積
分器の出力電圧０は変化しない。このとき電圧加算器よ
り出力される制御電圧は第１の位相比較器より出力され
ている電圧に等しい。従って、電圧制御発振器は第１の
位相比較器より出力されている電圧を制御電圧とし入力
された高速クロック信号に位相同期した高速クロック信
号を発生する。さらに分周回路は電圧制御発振器から出
力された高速クロック信号を分周し、入力された低速ク
ロック信号と所定の位相関係にある低速クロック信号を
出力する。

【００２１】

【発明の実施例】以下、本発明の一実施例を図１ないし
図５に基づいて説明する。

【００２２】図１の実施例は、周期ｔの高速クロック信
号ｆ100を入力する第１の入力端子１００と、周期Ｔの
低速クロック信号ｆ101を入力する第２の入力端子１０
１と、第１の入力端子１００より入力された高速クロッ
ク信号ｆ100と後述する電圧制御発振器４０が発生した
高速クロック信号ｆ200の位相を比較し両信号の位相差
に応じた電圧を発生する第１の位相比較器１０と、分周
回路５０で発生した低速クロック信号と電圧制御発振器
４０が発生した高速クロック信号を入力し低速クロック
信号のパルスの一方の変化点の位置を「ｔ／２」だけ変
化させパルス幅が（「Ｔ／２」−「ｔ／２」）となるパ
ルスと（「Ｔ／２」＋「ｔ／２」）となるパルスが交互
に配列する信号に変換するパルス幅変換回路６０と、こ
のパルス幅変換回路６０の出力信号ｆ60の位相と第２の
入力端子１０１より入力された低速クロック信号ｆ101
とを比較し両信号の位相関係に応じて異なる二つの論理
レベルを発生する第２の位相比較器２０と、第２の位相
比較器２０の出力信号ｆ20を積分し出力論理レベルの平
均電圧を発生する積分器２１と、第１の位相比較器１０
の出力電圧と積分器２１の出力電圧を加算し電圧制御発
振器４０の制御電圧を発生する電圧加算器３０と、この
電圧加算器３０が発生した電圧を制御電圧としそれに基
づいた高速クロック信号を発生する電圧制御発振器４０
と、電圧制御発振器４０が発生した高速クロック信号を
分周し所定の低速クロック信号を発生する分周回路５０
と、電圧制御発振器４０にて発生された高速クロック信
号を出力する第１の出力端子２００と、分周回路５０に
て発生された低速クロック信号を出力する第２の出力端
子２０１とを備えている。

【００２３】ここで、第１の位相比較器１０は図２の位
相比較特性図に示されるように、第１の入力端子１００
から入力された高速クロック信号ｆ100の位相と電圧制
御発振器４０が発生した高速クロック信号ｆ200の位相
の差が「ｔ／２」のときは最大値「１」を「−ｔ／２」
のときは最小値「−１」を出力し、しかも位相の差と出
力とが直線関係にある。つまり位相の差が「ｔ／２」と
「−ｔ／２」の間にあるときの出力は「１」と「−１」
の間の値をとる。

【００２４】また、第２の位相比較器２０は図３の位相
比較特性図に示されるように、パルス幅変換回路６０の
出力信号ｆ60の位相と第２の入力端子１０１より入力さ
れた低速クロック信号ｆ101の位相の差が「０」と「Ｔ
／２」の間であるときは「１」を出力し、位相の差が
「−Ｔ／２」と「０」の間であるときは「−１」を出力
する。

【００２５】なお、本実施例では、電圧制御発振器４０
は与えられた制御電圧が「１」の時最大周波数を、「−
１」の時最小周波数を発生するものとし、電圧加算器３
０は入力された電圧によらずその最大出力電圧は「１」
に、最小出力電圧は「−１」に制限されているものとす
る。

【００２６】次に、本実施例の動作について図４を用い
て説明する。

【００２７】第１の入力端子１００から周期ｔの高速ク
ロック信号ｆ100が、第２の入力端子１０１から周期Ｔ
の低速クロック信号ｆ101が入力される。

【００２８】（１）パルス幅変換回路６０の出力信号ｆ
60と第２の入力端子１０１より入力された低速クロック
信号ｆ101の位相差が「ｔ／２」以上の場合：

【００２９】図４に示されるようにパルス幅変換回路６
０の出力信号ｆ60はその立ち下がり変化点が周期２Ｔで
「ｔ／２」だけ変化しているので、パルス幅変換回路６
０の出力信号ｆ60と第２の入力端子１０１より入力され
た低速クロック信号ｆ101の位相差が「ｔ／２」以上の
場合には、第２の位相比較器２０は、常に論理レベル
「１」を出力する。

【００３０】この状態では積分器２１の出力電圧も
「１」となる。

【００３１】第１の位相比較器１０は、この位相比較器
に入力される第１の入力端子１００からの高速クロック
信号ｆ100と電圧制御発振器４０が発生した高速クロッ
ク信号ｆ200の二つの高速クロック信号の位相差に応じ
た電圧を発生している。

【００３２】しかし、積分器２１の出力電圧は「１」と
なっているので、電圧加算器３０から発生される制御電
圧は第１の位相比較器１０の出力電圧によらず「１」と
なる。

【００３３】電圧制御発振器４０は積分器２１より出力
されている電圧つまり「１」を制御電圧とするため、入
力された高速クロック信号に位相同期した最大周波数の
信号を高速クロック信号ｆ200として発生する。

【００３４】分周回路５０は電圧制御発振器４０から出
力された高速クロック信号ｆ200を分周し、入力された
低速クロック信号ｆ101と所定の位相関係にある低速ク
ロック信号ｆ201として出力する。

【００３５】（２）パルス幅変換回路６０の出力信号ｆ
60と第２の入力端子１０１より入力された低速クロック
信号ｆ101の位相差が「−ｔ／２」以下の場合：

【００３６】図４に示されるようにパルス幅変換回路６
０の出力信号ｆ60はその立ち下がり変化点が周期２Ｔで
「ｔ／２」だけ変化しているので、パルス幅変換回路６
０の出力信号ｆ60と第２の入力端子１０１より入力され
た低速クロック信号ｆ101の位相差が「−ｔ／２」以下
の場合には、第２の位相比較器２０は、常に論理レベル
「−１」を出力する。

【００３７】この状態では積分器２１の出力電圧も「−
１」となる。

【００３８】第１の位相比較器１０は、この位相比較器
に入力される第１の入力端子１００からの高速クロック
信号ｆ100と電圧制御発振器４０が発生した高速クロッ
ク信号ｆ200の二つの高速クロック信号の位相差に応じ
た電圧を発生している。

【００３９】しかし、積分器２１の出力電圧は「−１」
となっているので、電圧加算器３０から発生される制御
電圧は第１の位相比較器１０の出力電圧によらず「−
１」となる。

【００４０】電圧制御発振器４０は積分器２１より出力
されている電圧つまり「−１」を制御電圧とするため、
入力された高速クロック信号に位相同期した最小周波数
の信号を高速クロック信号ｆ200として発生する。

【００４１】分周回路５０は電圧制御発振器４０から出
力された高速クロック信号ｆ200を分周し、入力された
低速クロック信号ｆ101と所定の位相関係にある低速ク
ロック信号ｆ201として出力する。

【００４２】（３）パルス幅変換回路６０の出力信号ｆ
60と第２の入力端子１０１より入力された低速クロック
信号ｆ101の位相差が「ｔ／２」以下あるいは「−ｔ／
２」以上の場合：

【００４３】第１の位相比較器１０では、第１の入力端
子１００からの高速クロック信号ｆ100と電圧制御発振
器４０が発生した高速クロック信号ｆ200の二つの高速
クロック信号の位相差に応じた電圧が発生される。

【００４４】パルス幅変換回路６０の出力信号ｆ60はそ
の立ち下がり変化点が周期２Ｔで「ｔ／２」だけ変化し
ているので、図４に示されるようにパルス幅変換回路６
０の出力信号ｆ60と第２の入力端子１０１より入力され
た低速クロック信号ｆ101の位相差が「ｔ／２」以下あ
るいは「−ｔ／２」以上の場合は、第２の位相比較器２
０の出力信号ｆ20は周期２Ｔ毎に論理レベル「１」と論
理レベル「−１」を出力する。

【００４５】ここで、積分器２１の時定数が十分大きい
ので、積分器２１の出力電圧は０となる。そして、第２
の位相比較器２０に入力されるパルス幅変換回路６０の
出力信号ｆ60と第２の入力端子１０１より入力された低
速クロック信号ｆ101の位相差が「ｔ／２」以下あるい
は「−ｔ／２」以上である限り第２の位相比較器２０の
出力信号は周期２Ｔの矩形波となっており、この範囲内
で二つの信号の位相差が変化しても積分器２１の出力電
圧０は変化しない。

【００４６】このとき電圧加算器３０より出力される制
御電圧は第１の位相比較器１０より出力されている電圧
に等しい。

【００４７】従って、電圧制御発振器４０は第１の位相
比較器１０より出力されている電圧を制御電圧とし入力
された高速クロック信号に位相同期した信号を高速クロ
ック信号ｆ200として発生する。

【００４８】さらに分周回路５０は電圧制御発振器４０
から出力された高速クロック信号ｆ200を分周し、入力
された低速クロック信号ｆ101と所定の位相関係にある
低速クロック信号ｆ201として出力する。

【００４９】つまり、本実施例の電圧加算器３０から発
生される制御電圧の位相比較特性は、図５に示されるよ
うに、入出力クロック信号の位相差が「±ｔ／２」以内
にある場合は、図２に示される第１の位相比較器１０の
位相比較特性と等しく、位相差が「ｔ／２」のときに最
大値「１」の制御電圧を、位相差が「−ｔ／２」のとき
に最小値「−１」の制御電圧を出力し、しかも位相差と
制御電圧が直線関係にあるが、入出力クロック信号の位
相差が「ｔ／２」以上では位相差によらず電圧制御発振
器４０の最大制御電圧「１」が、「−ｔ／２」以下では
最小制御電圧「−１」が出力される特性となっている。

【００５０】従って、任意の位相の基準クロック信号が
入力されると、まず第２の位相比較器２０により入力さ
れた低速クロック信号と電圧制御発振器４０から出力さ
れた低速クロック信号の位相が比較され、両クロック信
号の位相差が「±ｔ／２」以内となるよう電圧制御発振
器４０の周波数が制御される。次に、入出力クロック信
号の位相差が「±ｔ／２」以内になると第２の位相比較
器２０は無効となるが、かわって第１の位相比較器１０
が入出力クロック信号の位相差が０となるよう制御電圧
を発生するようになり、入力された高速クロック信号に
位相同期した高速クロック信号と、入力された低速クロ
ック信号と所定の位相関係にある低速クロック信号が発
生される。

【００５１】

【発明の効果】本発明は以上のように構成され機能する
ので、これによると、入力信号が共に位相同期ループ入
力に与えられているため入力信号に擾乱が発生した場合
にも出力信号への影響を軽減することができ、また位相
同期が確立した状態では実効的に高速クロック信号によ
り位相制御が加えられているので、極端に鋭敏な位相比
較器やループフィルタに完全積分要素を用いる必要がな
く、不要な位相変動のない安定なクロック信号を発生で
きるという従来にない優れた位相同期発振器を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示したブロック図である。

【図２】図１の第１の位相比較器の位相比較特性図であ
る。

【図３】図１の第２の位相比較器の位相比較特性図であ
る。

【図４】図１の各部の動作を示す波形図である。

【図５】図１の電圧加算器の位相比較特性図である。

【図６】第１の従来例を示したブロック図である。

【図７】第２の従来例を示したブロック図である。

【符号の説明】

１０ 第１の位相比較器 ２０ 第２の位相比較器 ２１ 積分器 ３０ 電圧加算器 ４０ 電圧制御発振器 ５０ 分周回路 ６０ パルス幅変換回路 １００ 第１の入力端子 １０１ 第２の入力端子 ２００ 第１の出力端子 ２０１ 第２の出力端子

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 外部より高速クロック信号と該高速クロ
   ック信号に同期した低速クロック信号とを入力し、この
   ２種類のクロック信号に位相同期した高速クロック信号
   および低速クロック信号を発生する位相同期発振器にお
   いて、与えられた制御電圧に応じた周波数のクロック信
   号を発生する電圧制御発振器と、入力された前記高速ク
   ロック信号と前記電圧制御発振器で発生したクロック信
   号の位相を比較し両者の位相差に応じた電圧を発生する
   第１の位相比較器と、発生したクロック信号を入力され
   た前記低速クロック信号と等しい周波数の低速クロック
   信号に変換する分周器と、この分周器の出力信号のパル
   ス幅をあらかじめ定めた周期で入力された前記高速クロ
   ック信号の１／２周期分だけ変化させるパルス幅変換回
   路と、このパルス幅変換回路の出力信号と入力された前
   記低速クロック信号の位相を比較し両者の位相差に応じ
   て二値信号を発生する第２の位相比較器と、この第２の
   位相比較器の出力信号を積分し平均電圧を発生する積分
   器と、この積分器の出力電圧と第１の位相比較器の出力
   信号を加算し電圧制御発振器の制御電圧を発生する電圧
   加算器を有することを特徴とする位相同期発振器。