JP2558418B2 - 電界効果型素子とその製造方法 - Google Patents
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Description
【0001】
【産業上の利用分野】本発明は極短いゲートを有する電
界効果型素子の製造方法とその方法により製造された素
子に関する。
界効果型素子の製造方法とその方法により製造された素
子に関する。
【0002】
【従来の技術】電界効果型素子、たとえば電界効果型ト
ランジスタは、ソースとドレインとの間に導電性パスを
有する。このパスはチャネルと称され、ゲート電極によ
り生成される電界により制御される。たとえばソースと
ドレインがN型領域で、チャネルが浅いN型領域でそれ
らを接続している。チャネルの上の薄い絶縁物の上に形
成されたゲート電極はチャネルの電気的特性を制御する
ために使用されている。電圧がゲートに印加されていな
い場合は、電流はソースからチャネルを通してドレイン
に流れる。しかし、充分な負の電圧がゲートに印加され
ている場合には、電子はチャネル領域から追い出され、
ソースとドレイン間の電流が遮断される。このような電
界効果型素子の動作周波数を高めるためには、すなわ
ち、スイッチとしてのスピードを高めるためには、ゲー
ト−チャネル領域を短くすることが要求される。
ランジスタは、ソースとドレインとの間に導電性パスを
有する。このパスはチャネルと称され、ゲート電極によ
り生成される電界により制御される。たとえばソースと
ドレインがN型領域で、チャネルが浅いN型領域でそれ
らを接続している。チャネルの上の薄い絶縁物の上に形
成されたゲート電極はチャネルの電気的特性を制御する
ために使用されている。電圧がゲートに印加されていな
い場合は、電流はソースからチャネルを通してドレイン
に流れる。しかし、充分な負の電圧がゲートに印加され
ている場合には、電子はチャネル領域から追い出され、
ソースとドレイン間の電流が遮断される。このような電
界効果型素子の動作周波数を高めるためには、すなわ
ち、スイッチとしてのスピードを高めるためには、ゲー
ト−チャネル領域を短くすることが要求される。
【0003】
【発明が解決しようとする課題】しかしながら、上記の
ようにゲート長を減少させることは、電界効果型トラン
ジスタの高周波特性をよくするのに最も効果的な方法で
ある反面、その実現は極めて難しい。電子線リソグラフ
ィーは、従来の光リソグラフィープロセスに比較して、
ゲート長を短くできるが、再生可能なサイズは数百オン
グストロームの大きさに限られている。
ようにゲート長を減少させることは、電界効果型トラン
ジスタの高周波特性をよくするのに最も効果的な方法で
ある反面、その実現は極めて難しい。電子線リソグラフ
ィーは、従来の光リソグラフィープロセスに比較して、
ゲート長を短くできるが、再生可能なサイズは数百オン
グストロームの大きさに限られている。
【0004】本発明は上記のような従来技術の問題点を
解決するために提案されたものであり、その目的は、電
界効果型トランジスタなどの電界効果型素子において、
ゲート長を短縮可能な製造方法を提供することにより、
素子の動作特性を改良することである。
解決するために提案されたものであり、その目的は、電
界効果型トランジスタなどの電界効果型素子において、
ゲート長を短縮可能な製造方法を提供することにより、
素子の動作特性を改良することである。
【0005】
【課題を解決するための手段】本発明による電界効果型
素子の製造方法は、基板を用意するステップと、基板の
上にゲートとして機能する第1導電層を堆積するステッ
プと、第1導電層の上に非導電性材料のスペーサ層を堆
積するステップと、第1導電層を横切る構造の端部を露
出するステップと、端部の上に、非導電性材料のスペー
サ層と、ソース及びドレインとして機能する第2導電層
と、非導電性外部層とを堆積するステップと、ゲート、
ソース、及びドレインに対して、オーミック接点を形成
するステップとを有することを特徴としている。
素子の製造方法は、基板を用意するステップと、基板の
上にゲートとして機能する第1導電層を堆積するステッ
プと、第1導電層の上に非導電性材料のスペーサ層を堆
積するステップと、第1導電層を横切る構造の端部を露
出するステップと、端部の上に、非導電性材料のスペー
サ層と、ソース及びドレインとして機能する第2導電層
と、非導電性外部層とを堆積するステップと、ゲート、
ソース、及びドレインに対して、オーミック接点を形成
するステップとを有することを特徴としている。
【0006】本発明による電界効果型素子は、二次元の
電子ガスを含み、約500オングストローム以下の厚さ
を有する第1量子井戸層を含むゲートと、ゲートの何れ
かの側に堆積した非導電性材料の第1スペーサ層及び第
2スペーサ層と、二次元電子ガスを含み、ゲートを横断
する方向に配置された第2量子井戸層を含むソース及び
ドレインと、第2量子井戸層と第1量子井戸層とを隔離
する非導電性材料の第3スペーサ層とを有することを特
徴としている。
電子ガスを含み、約500オングストローム以下の厚さ
を有する第1量子井戸層を含むゲートと、ゲートの何れ
かの側に堆積した非導電性材料の第1スペーサ層及び第
2スペーサ層と、二次元電子ガスを含み、ゲートを横断
する方向に配置された第2量子井戸層を含むソース及び
ドレインと、第2量子井戸層と第1量子井戸層とを隔離
する非導電性材料の第3スペーサ層とを有することを特
徴としている。
【0007】
【実施例】図1に示すように、第1ステップAにおいて
は、基板10(図2)を用意する。この基板は好ましく
は非ドープの単結晶半導体(たとえばガリウムヒ素)で
あり、一対の主表面を有する。第2ステップBにおいて
は、薄いフィルムの堆積により基板10の上にゲート構
造を形成し、ゲートの長さ方向を、基板10の主表面に
直交する方向とする。このゲート構造は非導電性材料の
第1スペーサ層11と第2スペーサ層13、及びこれら
の間に配置された第1導電層12を含む。好ましくは、
第1導電層12は、量子井戸を含む二次元電子ガス層で
ある。この量子井戸用電子は、第1、第2のスペーサ層
11、13のデルタドーピング領域によって提供され
る。あるいは、ドーパントが量子井戸層に直接導入され
る。
は、基板10(図2)を用意する。この基板は好ましく
は非ドープの単結晶半導体(たとえばガリウムヒ素)で
あり、一対の主表面を有する。第2ステップBにおいて
は、薄いフィルムの堆積により基板10の上にゲート構
造を形成し、ゲートの長さ方向を、基板10の主表面に
直交する方向とする。このゲート構造は非導電性材料の
第1スペーサ層11と第2スペーサ層13、及びこれら
の間に配置された第1導電層12を含む。好ましくは、
第1導電層12は、量子井戸を含む二次元電子ガス層で
ある。この量子井戸用電子は、第1、第2のスペーサ層
11、13のデルタドーピング領域によって提供され
る。あるいは、ドーパントが量子井戸層に直接導入され
る。
【0008】この構造は、分子線エピタキシ(MBE)
を用いて基板10上に形成される。すなわち、基板10
の上に第1スペーサ層11(アルミガリウムヒ素)と第
1導電層12(ガリウムヒ素量子井戸領域)と第2スペ
ーサ層13(アルミガリウムヒ素)が成長する。第1、
第2のスペーサ層11、13の一方または両方は、ドナ
ー(例、シリコン)を有するデルタドーピング領域23
を含み、電子を第1導電層12に提供する。この導電層
12の厚さは約500オングストローム以下である。
を用いて基板10上に形成される。すなわち、基板10
の上に第1スペーサ層11(アルミガリウムヒ素)と第
1導電層12(ガリウムヒ素量子井戸領域)と第2スペ
ーサ層13(アルミガリウムヒ素)が成長する。第1、
第2のスペーサ層11、13の一方または両方は、ドナ
ー(例、シリコン)を有するデルタドーピング領域23
を含み、電子を第1導電層12に提供する。この導電層
12の厚さは約500オングストローム以下である。
【0009】第3ステップCにおいては、第1導電層1
2を横切る構造物の端部表面15を露出させる。この端
部表面15は、基板10の切断によって形成される。あ
るいは、基板10のエッチングによって、第1導電層1
2を横切る端部を露出させる。
2を横切る構造物の端部表面15を露出させる。この端
部表面15は、基板10の切断によって形成される。あ
るいは、基板10のエッチングによって、第1導電層1
2を横切る端部を露出させる。
【0010】第4のステップDにおいては、ゲートを有
する基板10の端部表面15の上に、ソース−ドレイン
−チャネル構造を堆積させる。この構造は、非導電性材
料の第3スペーサ層16と、第2導電層17と、非導電
性材料の外部スペーサ層18とを含む。
する基板10の端部表面15の上に、ソース−ドレイン
−チャネル構造を堆積させる。この構造は、非導電性材
料の第3スペーサ層16と、第2導電層17と、非導電
性材料の外部スペーサ層18とを含む。
【0011】第3スペーサ層16は、第1導電層12に
直交する露出端部表面15の上にアルミガリウムヒ素を
成長させることにより形成される。第2導電層17は、
第3スペーサ層16の上に成長した量子井戸領域(ガリ
ウムヒ素)を含む第2の二次元電子ガス層である。そし
て、外部スペーサ層18は第2導電層17の上に成長し
たアルミガリウムヒ素層である。第3スペーサ層16と
外部スペーサ層18の一方または両方は、ドナーを有す
るデルタドーピング領域24を含み、電子を第2導電層
17に供給する。第3スペーサ層16の厚さは好ましく
は250オングストローム以下である。
直交する露出端部表面15の上にアルミガリウムヒ素を
成長させることにより形成される。第2導電層17は、
第3スペーサ層16の上に成長した量子井戸領域(ガリ
ウムヒ素)を含む第2の二次元電子ガス層である。そし
て、外部スペーサ層18は第2導電層17の上に成長し
たアルミガリウムヒ素層である。第3スペーサ層16と
外部スペーサ層18の一方または両方は、ドナーを有す
るデルタドーピング領域24を含み、電子を第2導電層
17に供給する。第3スペーサ層16の厚さは好ましく
は250オングストローム以下である。
【0012】最終ステップEにおいては、第1導電層1
2に接続する電子接点を形成すると共に、第2導電層1
7の第1導電層12を挟む両側に接続する電子接点を形
成し、それにより、電界効果型素子のゲート、ソース、
ドレインを規定する。図3は、図1の金属化素子の斜視
図であり、ゲート接点20、ソース接点21、及びドレ
イン接点22を表している。好ましくは、これらの接点
は、AuGeNiオーミック接点を堆積することによ
り、第1導電層12及び第2導電層17と接触し、続い
て金の外部層を堆積し、接点から伸びるリード線を形成
する。この接点とリード線は、公知の技術によって形成
できる。このようにして得られた構造物は、ディプレー
ション型の電界効果型トランジスタとして機能する。
2に接続する電子接点を形成すると共に、第2導電層1
7の第1導電層12を挟む両側に接続する電子接点を形
成し、それにより、電界効果型素子のゲート、ソース、
ドレインを規定する。図3は、図1の金属化素子の斜視
図であり、ゲート接点20、ソース接点21、及びドレ
イン接点22を表している。好ましくは、これらの接点
は、AuGeNiオーミック接点を堆積することによ
り、第1導電層12及び第2導電層17と接触し、続い
て金の外部層を堆積し、接点から伸びるリード線を形成
する。この接点とリード線は、公知の技術によって形成
できる。このようにして得られた構造物は、ディプレー
ション型の電界効果型トランジスタとして機能する。
【0013】上述した本発明の方法とそれにより得られ
た素子は、従来の方法およびそれにより得られた素子に
対して大きな利点を有する。第1に、ゲートの幅は、リ
ソグラフィーによって制御されるのではなく、堆積され
た第1導電層12と第2導電層17の厚さによって制御
される。リソグラフィー方法に対し、MBEのような薄
いフィルム堆積の技術によれば、原子レベルの薄い厚さ
で滑らかな層を形成できる。本発明の方法により、50
0オングストローム以下、さらには100オングストロ
ーム以下の原子レベルの精密なゲート長が得られる。導
電層は微少量だけドープされ、移動性抑制因子であるド
ーパンドイオンがないので、キャリアの高速移動性を有
する、ゲート抵抗の低いソース−ドレイン−チャネル構
造を形成できる。
た素子は、従来の方法およびそれにより得られた素子に
対して大きな利点を有する。第1に、ゲートの幅は、リ
ソグラフィーによって制御されるのではなく、堆積され
た第1導電層12と第2導電層17の厚さによって制御
される。リソグラフィー方法に対し、MBEのような薄
いフィルム堆積の技術によれば、原子レベルの薄い厚さ
で滑らかな層を形成できる。本発明の方法により、50
0オングストローム以下、さらには100オングストロ
ーム以下の原子レベルの精密なゲート長が得られる。導
電層は微少量だけドープされ、移動性抑制因子であるド
ーパンドイオンがないので、キャリアの高速移動性を有
する、ゲート抵抗の低いソース−ドレイン−チャネル構
造を形成できる。
【0014】第2に、この方法によれば、電界効果型素
子の活性領域(ゲート制御チャネルを形成する領域)
は、完全に非導電性材料(たとえば、アルミガリウムヒ
素スペーサ層)内に埋め込まれる。表面特性とショット
キーバリアは素子の性能を低下させない。
子の活性領域(ゲート制御チャネルを形成する領域)
は、完全に非導電性材料(たとえば、アルミガリウムヒ
素スペーサ層)内に埋め込まれる。表面特性とショット
キーバリアは素子の性能を低下させない。
【0015】本発明の製造方法とそれにより製造された
素子の動作は、以下の具体例を参照することにより詳細
に理解できる。具体例:(100)ガリウムヒ素基板を
用意し、この基板の上にMBEで、以下の順序で層を成
長させて、埋め込み型ゲート構造を形成する。すなわ
ち、非ドープのAL0.3Ga0.7As製の4.3マイクロ
メーター厚の層、非ドープのGaAsの200オングス
トローム厚の層、AL0.3Ga0.7As製の150オング
ストローム厚の層、1.5×1012cm-2の濃度でデル
タドープしたシリコン層と、非ドープのAL0.3Ga0.7
Asの20マイクロメーター厚の層、を形成する。Ga
Asの200オングストローム厚の層は二次元電子ガス
を含む量子井戸である。表面下に埋め込まれた20マイ
クロメーター厚の層がゲートとして機能する。電子ガス
量子井戸領域のキャリア密度は、77Kで約4.3×1
011cm-2であり、その移動度は約1.3×105cm2
/Vsecである。
素子の動作は、以下の具体例を参照することにより詳細
に理解できる。具体例:(100)ガリウムヒ素基板を
用意し、この基板の上にMBEで、以下の順序で層を成
長させて、埋め込み型ゲート構造を形成する。すなわ
ち、非ドープのAL0.3Ga0.7As製の4.3マイクロ
メーター厚の層、非ドープのGaAsの200オングス
トローム厚の層、AL0.3Ga0.7As製の150オング
ストローム厚の層、1.5×1012cm-2の濃度でデル
タドープしたシリコン層と、非ドープのAL0.3Ga0.7
Asの20マイクロメーター厚の層、を形成する。Ga
Asの200オングストローム厚の層は二次元電子ガス
を含む量子井戸である。表面下に埋め込まれた20マイ
クロメーター厚の層がゲートとして機能する。電子ガス
量子井戸領域のキャリア密度は、77Kで約4.3×1
011cm-2であり、その移動度は約1.3×105cm2
/Vsecである。
【0016】ソース−ドレイン−チャネル構造を形成す
る準備段階として、ガリウムヒ素基板は裏面からラップ
処理することにより、約150マイクロメーターの厚さ
まで薄くされ、約5mm×10mmの四角形のピースに
切断される。この基板は、好ましくはMBE成長チャン
バー内で切断され、200オングストローム電子ガス量
子井戸領域の面に直交する新しい(110)表面を露出
させる。このMBE成長チャンバー内での切断プロセス
に用いられる装置とその詳細は、文献「56Appli
ed Physics Letter 17(1990
年4月20日)」に記載のPfeiffer他の論文
「切断されたGaAs上の高品質二次元電子ガスの形
成」に記載されている。
る準備段階として、ガリウムヒ素基板は裏面からラップ
処理することにより、約150マイクロメーターの厚さ
まで薄くされ、約5mm×10mmの四角形のピースに
切断される。この基板は、好ましくはMBE成長チャン
バー内で切断され、200オングストローム電子ガス量
子井戸領域の面に直交する新しい(110)表面を露出
させる。このMBE成長チャンバー内での切断プロセス
に用いられる装置とその詳細は、文献「56Appli
ed Physics Letter 17(1990
年4月20日)」に記載のPfeiffer他の論文
「切断されたGaAs上の高品質二次元電子ガスの形
成」に記載されている。
【0017】その後ソース−ドレイン−チャネル構造
は、MBEにより成長し、新たに切断された端面の上
に、非ドープAl0.44Ga0.56Asスペーサの200オ
ングストローム厚の層、非ドープGaAs量子井戸の1
50オングストローム厚の層、非ドープAl0.3Ga0.7
Asスペーサ層の150オングストローム厚の層が堆積
し、その後、2×1012cm-2の濃度のSiデルタドー
プ層、非ドープのAl0.3Ga0.7Asの1700オング
ストローム厚の層と、非ドープGaAsの600オング
ストローム厚の層が堆積する。このプロセスにより、1
50オングストローム幅の調節ドープ量子井戸ソース−
ドレイン−チャネル構造が、200オングストローム厚
のAlGaAs層により、第1導電層12から分離され
る。電子ガス量子井戸の電子密度は、77Kで1.5×
1011cm-2であり、その移動度は約3.9×104c
m2/Vsecである。
は、MBEにより成長し、新たに切断された端面の上
に、非ドープAl0.44Ga0.56Asスペーサの200オ
ングストローム厚の層、非ドープGaAs量子井戸の1
50オングストローム厚の層、非ドープAl0.3Ga0.7
Asスペーサ層の150オングストローム厚の層が堆積
し、その後、2×1012cm-2の濃度のSiデルタドー
プ層、非ドープのAl0.3Ga0.7Asの1700オング
ストローム厚の層と、非ドープGaAsの600オング
ストローム厚の層が堆積する。このプロセスにより、1
50オングストローム幅の調節ドープ量子井戸ソース−
ドレイン−チャネル構造が、200オングストローム厚
のAlGaAs層により、第1導電層12から分離され
る。電子ガス量子井戸の電子密度は、77Kで1.5×
1011cm-2であり、その移動度は約3.9×104c
m2/Vsecである。
【0018】その後、この構造体は図3に示すように金
属化される。そして、77Kで、ディプレーション型の
電界効果型トランジスタとして動作する。図4は、77
Kにおける本発明の素子のトランジスタ特性を示してい
る。このトランジスタのトランスコダクタンスは196
mS/mmである。
属化される。そして、77Kで、ディプレーション型の
電界効果型トランジスタとして動作する。図4は、77
Kにおける本発明の素子のトランジスタ特性を示してい
る。このトランジスタのトランスコダクタンスは196
mS/mmである。
【0019】
【発明の効果】以上述べたごとく、本発明の製造方法に
よれば、極めて薄いゲート層(極めて短いゲート長)を
有する電界効果型素子を形成でき、素子の動作特性を改
善できる。
よれば、極めて薄いゲート層(極めて短いゲート長)を
有する電界効果型素子を形成でき、素子の動作特性を改
善できる。
【図1】本発明の方法により電界効果型素子を製造する
プロセスステップを表す図である。
プロセスステップを表す図である。
【図2】本発明の方法により製造された電界効果型素子
の断面図である。
の断面図である。
【図3】電気接点を表す図2の素子の斜視図である。
【図4】本発明にかかる電界効果型素子の電流電圧特性
を表す図である。
を表す図である。
10 基板 11 第1スペーサ層 12 第1導電層 13 第2スペーサ層 15 端部表面 16 第3スペーサ層 17 第2導電層 18 外部スペーサ層 20 ゲート接点 21 ソース接点 22 ドレイン接点 23 デルタドーピング領域 24 デルタドーピング領域 A 基板を用意する。 B 薄いフィルムの堆積により基板の上に垂直方向にゲ
ート構造を形成する。 C ゲート層に直交する端部を露出する。 D 露出された端部に、ソース、ドレイン、チャネルを
形成する。 E 接点とリード線を形成する。
ート構造を形成する。 C ゲート層に直交する端部を露出する。 D 露出された端部に、ソース、ドレイン、チャネルを
形成する。 E 接点とリード線を形成する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローレン ニール フェイファー アメリカ合衆国 07960 ニュ−ジャ− ジ− モーリスタウン、レッドゲート ロード (72)発明者 ホースト ルドウィグ ストーマー アメリカ合衆国 07901 ニュ−ジャ− ジ− サミット、ノブヒル ドライヴ 11 (72)発明者 ケネス ウィリアム ウエスト アメリカ合衆国 07945 ニュ−ジャ− ジ− メンダム、コーレイ レーン 31 (56)参考文献 APPL.PHYS.LETT.,V OL.59,NO.9,26 AUGUST 1991 PP.1111−1113
Claims (6)
- 【請求項1】 電界効果型素子(図3)の製造方法にお
いて、 基板(10)を用意するステップと、前記基板(10)上に非導電性材料の第1スペーサ層
(11)を堆積するステップと、 前記スペーサ層(11)上にゲートとして機能する第1
薄膜導電層(12)を堆積するステップと、前記第1薄膜導電層(12)上に非導電性材料の第2ス
ペーサ層(13)を堆積するステップと、 前記第1薄膜導電層(12)を横切る方向で、前記ステ
ップで得られた構造体の端部(15)を露出するステッ
プと、 前記端部(15)上に、非導電性材料の第3スペーサ層
(16)と、ソース及びドレインとして機能する第2薄
膜導電層(17)と、非導電性外部スペーサ層(18)
とを堆積するステップと、前記第1薄膜導電層(12)とゲート接点(20)との
間にゲート電極として、前記第2薄膜導電層(17)の
一側とソース接点(21)との間にソース電極として、
前記第2薄膜導電層(17)の他側とドレイン接点(2
2)との間にドレイン電極として、それぞれオーミック
接点を形成するステップと、 を有することを特徴とする電界効果型素子の製造方法。 - 【請求項2】 前記第1薄膜導電層(12)及び第2薄
膜導電層(17)は、量子井戸層を成長させることによ
って堆積することを特徴とする請求項1の方法。 - 【請求項3】 前記量子井戸層(12,17)は、ガリ
ウムヒ素を含み、前記スペーサ層(11,13,16,
18)は、アルミガリウムヒ素を含むことを特徴とする
請求項2の方法。 - 【請求項4】 二次元の電子ガスを含み、約500オン
グストローム以下の厚さを有する第1量子井戸層(1
2)を含むゲートと、 前記ゲート(12)の何れかの側に堆積した非導電性材
料の第1スペーサ層(11)及び第2スペーサ層(1
3)と、 二次元電子ガスを含み、前記ゲート(12)を横断する
方向に配置された第2量子井戸層(17)を含むソース
及びドレインと、 前記第2量子井戸層(17)と前記第1量子井戸層(1
2)とを隔離する非導電性材料の第3スペーサ層(1
6)と、 を有することを特徴とする電界効果型素子。 - 【請求項5】 前記第2量子井戸層(17)の上にエピ
タキシャル成長した非導電性材料の層(18)をさらに
含み、前記非導電性材料の層(18)と前記第3スペーサ層
(16)との間に前記第2量子井戸層(17)を 実質的
に包み込むように構成したことを特徴とする請求項4の
素子。 - 【請求項6】 前記量子井戸層(12,17)は、ガリ
ウムヒ素を含み、前記スペーサ層(11,13,16,
18)は、アルミガリウムヒ素を含むことを特徴とする
請求項4の素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/745,589 US5219772A (en) | 1991-08-15 | 1991-08-15 | Method for making field effect devices with ultra-short gates |
US745589 | 1991-08-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07142508A JPH07142508A (ja) | 1995-06-02 |
JP2558418B2 true JP2558418B2 (ja) | 1996-11-27 |
Family
ID=24997348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4235183A Expired - Fee Related JP2558418B2 (ja) | 1991-08-15 | 1992-08-12 | 電界効果型素子とその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US5219772A (ja) |
EP (1) | EP0528596A1 (ja) |
JP (1) | JP2558418B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5308997A (en) * | 1992-06-22 | 1994-05-03 | Motorola, Inc. | Self-aligned thin film transistor |
US5323020A (en) * | 1992-12-22 | 1994-06-21 | International Business Machines Corporation | High performance MESFET with multiple quantum wells |
US7781801B2 (en) * | 2006-09-25 | 2010-08-24 | Alcatel-Lucent Usa Inc. | Field-effect transistors whose gate electrodes are over semiconductor heterostructures and parts of source and drain electrodes |
CN102104002B (zh) * | 2009-12-16 | 2013-04-24 | 中国科学院微电子研究所 | 一种制备极短栅长体硅围栅MOSFETs的方法 |
US9041060B2 (en) | 2013-07-25 | 2015-05-26 | International Business Machines Corporation | III-V FET device with overlapped extension regions using gate last |
US9246112B2 (en) | 2014-01-08 | 2016-01-26 | International Business Machines Corporation | Semiconductor device with ballistic gate length structure |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2493604A1 (fr) * | 1980-10-31 | 1982-05-07 | Thomson Csf | Transistors a effet de champ a grille ultra courte |
US4432132A (en) * | 1981-12-07 | 1984-02-21 | Bell Telephone Laboratories, Incorporated | Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features |
JPS605570A (ja) * | 1983-06-09 | 1985-01-12 | Fujitsu Ltd | 半導体装置の製造方法 |
US4791072A (en) * | 1984-06-15 | 1988-12-13 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making a complementary device containing MODFET |
US4532698A (en) * | 1984-06-22 | 1985-08-06 | International Business Machines Corporation | Method of making ultrashort FET using oblique angle metal deposition and ion implantation |
US4882609A (en) * | 1984-11-19 | 1989-11-21 | Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. | Semiconductor devices with at least one monoatomic layer of doping atoms |
US4631560A (en) * | 1984-12-19 | 1986-12-23 | Eaton Corporation | MOMS tunnel emission transistor |
US4701996A (en) * | 1984-12-19 | 1987-10-27 | Calviello Joseph A | Method for fabricating edge channel FET |
DE3689433T2 (de) * | 1985-08-20 | 1994-04-14 | Fujitsu Ltd | Feldeffekttransistor. |
US4821093A (en) * | 1986-08-18 | 1989-04-11 | The United States Of America As Represented By The Secretary Of The Army | Dual channel high electron mobility field effect transistor |
US5130766A (en) * | 1988-08-04 | 1992-07-14 | Fujitsu Limited | Quantum interference type semiconductor device |
-
1991
- 1991-08-15 US US07/745,589 patent/US5219772A/en not_active Expired - Lifetime
-
1992
- 1992-08-06 EP EP92307201A patent/EP0528596A1/en not_active Withdrawn
- 1992-08-12 JP JP4235183A patent/JP2558418B2/ja not_active Expired - Fee Related
- 1992-12-29 US US07/997,816 patent/US5311045A/en not_active Expired - Lifetime
Non-Patent Citations (1)
Title |
---|
APPL.PHYS.LETT.,VOL.59,NO.9,26 AUGUST 1991 PP.1111−1113 |
Also Published As
Publication number | Publication date |
---|---|
US5311045A (en) | 1994-05-10 |
US5219772A (en) | 1993-06-15 |
EP0528596A1 (en) | 1993-02-24 |
JPH07142508A (ja) | 1995-06-02 |
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