JP2514948B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2514948B2 JP2514948B2 JP62040243A JP4024387A JP2514948B2 JP 2514948 B2 JP2514948 B2 JP 2514948B2 JP 62040243 A JP62040243 A JP 62040243A JP 4024387 A JP4024387 A JP 4024387A JP 2514948 B2 JP2514948 B2 JP 2514948B2
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- Japan
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- semiconductor
- semiconductor device
- manufacturing
- cap layer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘテロ接合を用いた半導体装置の製造方法
に係り、特に寄生抵抗の小さい電界効果トランジスタに
好適な製造方法に関する。
に係り、特に寄生抵抗の小さい電界効果トランジスタに
好適な製造方法に関する。
近年、AlGaAs/GaAs系超格子については、光応用シス
テム技術研究組合光技術共同研究所第13回研究懇談会資
料（1986年）第25頁から第33頁において論じられている
ように、Siイオン注入して熱処理するとヘテロ界面が壊
れ超格子が無秩序化することが知られている。これは、
Siの拡散によりGaとAlが相互拡散することにより生ずる
ものと考えられている。
テム技術研究組合光技術共同研究所第13回研究懇談会資
料（1986年）第25頁から第33頁において論じられている
ように、Siイオン注入して熱処理するとヘテロ界面が壊
れ超格子が無秩序化することが知られている。これは、
Siの拡散によりGaとAlが相互拡散することにより生ずる
ものと考えられている。
上記従来技術は、Siイオン注入を用いるためHEMT（Ｈ
igh Ｅlectron Ｍobility Ｔransistor）やMESFETに応
用する場合、所謂短チヤネル効果を生じ易いという問題
があった。
igh Ｅlectron Ｍobility Ｔransistor）やMESFETに応
用する場合、所謂短チヤネル効果を生じ易いという問題
があった。
本発明の目的は、イオン注入を用いることなくヘテロ
界面を無秩序化することにより、寄生抵抗を低減化し、
尚かつ短チヤネル効果の少ないトランジスタを作製する
ことにある。
界面を無秩序化することにより、寄生抵抗を低減化し、
尚かつ短チヤネル効果の少ないトランジスタを作製する
ことにある。
上記目的は、半導体基板上にヘテロ接合を含む複数層
の半導体層を積層する工程を有する半導体装置の製造方
法において、基板半導体材料とは熱膨張率の異なるキャ
ップ層パターンを、予め定められた前記ヘテロ接合を無
秩序化する半導体領域上に選択的に形成する工程と、前
記キャップ層パターンの下部に積層された半導体層に熱
歪みを与えて前記パターンに対応したヘテロ接合領域を
選択的に無秩序化する熱処理工程とを有して成る半導体
装置の製造方法により、達成される。
の半導体層を積層する工程を有する半導体装置の製造方
法において、基板半導体材料とは熱膨張率の異なるキャ
ップ層パターンを、予め定められた前記ヘテロ接合を無
秩序化する半導体領域上に選択的に形成する工程と、前
記キャップ層パターンの下部に積層された半導体層に熱
歪みを与えて前記パターンに対応したヘテロ接合領域を
選択的に無秩序化する熱処理工程とを有して成る半導体
装置の製造方法により、達成される。
第１表に示すように、熱膨張係数がGaAs基 板と著しくキャップ層パターンを形成する材料には、絶
縁膜材料としてSiO2,Si3N4,半導体材料としては、Siが
ある。キャップ層パターンの形成は、これらの材料をGa
As基板上に積層したAlGaAs/GaAsヘロ接合層上部に成膜
し、これを周知のパターン形成方法、例えばドライエッ
チング等により選択的にエッチングすることにより容易
に形成することができる。その後、AsH3中で熱処理を施
すと、このキャップ層パターンが下部の積層結晶に熱歪
みを生じさせる結果、このパターン領域下のヘテロ界面
は無秩序化するが、基板上が露出している部分（キャッ
プ層パターンを除去した領域下）では、ヘテロ界面は保
持され、選択的な無秩序化が達成される。
縁膜材料としてSiO2,Si3N4,半導体材料としては、Siが
ある。キャップ層パターンの形成は、これらの材料をGa
As基板上に積層したAlGaAs/GaAsヘロ接合層上部に成膜
し、これを周知のパターン形成方法、例えばドライエッ
チング等により選択的にエッチングすることにより容易
に形成することができる。その後、AsH3中で熱処理を施
すと、このキャップ層パターンが下部の積層結晶に熱歪
みを生じさせる結果、このパターン領域下のヘテロ界面
は無秩序化するが、基板上が露出している部分（キャッ
プ層パターンを除去した領域下）では、ヘテロ界面は保
持され、選択的な無秩序化が達成される。
第１表に示したGaAs基板と著しく熱膨張率の異なる材
料をキャップ層パターンとして、ヘテロ接合を有する半
導体層の上に形成し、熱処理を施すと、基板側に熱歪を
生ずる。第２図には、AlGaAs/GaAsヘテロ接合層の上部
に選択的に、熱膨張係数の異なる材料（SiO2,SiN,Si）
をキャップ層として形成しAsH3中で熱処理した場合の２
次イオン質量分析によるGaおよびSiの深さ方向のプロフ
ァイルをそれぞれ特性曲線12および13に示す。第２図の
特性曲線10は、基板最上層のGaAs上にキャップ層パター
ンを形成しない場合のAlのプロフアイルでGaAsとの界面
は急峻である。第２図の特性曲線11はキャップ層として
SiO2の形成された領域であり、Alが拡散しヘテロ界面が
無秩序化している。このため、選択的な無秩序化がなさ
れており、しかも従来技術のようにイオンを注入してい
ないため、特性曲線13に示したようにSiの拡散はほとん
ど生じることがない。ここで無秩序化されたという意味
は、曲線11に見られるようにAlが隣接するGaAs層のGaと
相互拡散することにより、本来Alを含まないGaAs層にAl
が存在するようになり、結晶構造は変化しないが結晶層
の組成が変化したということである。この無秩序化に基
づいてエネルギー・ギャップが変化することにより寄生
抵抗の低減や短チャネル効果の少ない半導体装置が実現
するものである。
料をキャップ層パターンとして、ヘテロ接合を有する半
導体層の上に形成し、熱処理を施すと、基板側に熱歪を
生ずる。第２図には、AlGaAs/GaAsヘテロ接合層の上部
に選択的に、熱膨張係数の異なる材料（SiO2,SiN,Si）
をキャップ層として形成しAsH3中で熱処理した場合の２
次イオン質量分析によるGaおよびSiの深さ方向のプロフ
ァイルをそれぞれ特性曲線12および13に示す。第２図の
特性曲線10は、基板最上層のGaAs上にキャップ層パター
ンを形成しない場合のAlのプロフアイルでGaAsとの界面
は急峻である。第２図の特性曲線11はキャップ層として
SiO2の形成された領域であり、Alが拡散しヘテロ界面が
無秩序化している。このため、選択的な無秩序化がなさ
れており、しかも従来技術のようにイオンを注入してい
ないため、特性曲線13に示したようにSiの拡散はほとん
ど生じることがない。ここで無秩序化されたという意味
は、曲線11に見られるようにAlが隣接するGaAs層のGaと
相互拡散することにより、本来Alを含まないGaAs層にAl
が存在するようになり、結晶構造は変化しないが結晶層
の組成が変化したということである。この無秩序化に基
づいてエネルギー・ギャップが変化することにより寄生
抵抗の低減や短チャネル効果の少ない半導体装置が実現
するものである。
以下、本発明の実施例を第１図の断面工程図により説
明する。この実施例では、GaAs/AlGaAs系ヘテロ接合結
晶の場合について説明するが、他のInP,InGaAs,InAlAs,
InGaAsP等の化合物半導体材料においても実施可能であ
る。
明する。この実施例では、GaAs/AlGaAs系ヘテロ接合結
晶の場合について説明するが、他のInP,InGaAs,InAlAs,
InGaAsP等の化合物半導体材料においても実施可能であ
る。
第１図（ａ）〜（ｃ）に実施例の製造工程を示す。ま
ず、第１図（ａ）において半絶縁性GaAs基板１上に分子
線エピタキシー法又は、有機金属化学気相成長法により
アンドープGaAs層２（膜厚0.5μｍ），アンドープAlGaA
s3（60Å）,n型AlGaAs層４（300Å）,n型GaAs層５（200
Å）を積層する。
ず、第１図（ａ）において半絶縁性GaAs基板１上に分子
線エピタキシー法又は、有機金属化学気相成長法により
アンドープGaAs層２（膜厚0.5μｍ），アンドープAlGaA
s3（60Å）,n型AlGaAs層４（300Å）,n型GaAs層５（200
Å）を積層する。
次に第１図（ｂ）に移り、基板全面に熱分解化学気相
成長法又はスパツタリング法又はプラズマ誘起化学気相
成長法によりキャップ層としてSiO2膜又はSiN膜６を堆
積する。次にホトレジストをマスクとして上記キャップ
層６を反応性イオンエツチングにより選択的に除去し、
トランジスタのオーミツク領域のみに残し、図示のよう
なキャップ層パターン６を形成する。次にAsH3＋H2混合
ガスの雰囲気中で900℃,30秒の熱処理を施す。この時、
キャップ層６下部のヘテロ接合部７のみが選択的に無秩
序化され、キャップ層６に被われていない部分5aのヘテ
ロ接合7aは保持される。
成長法又はスパツタリング法又はプラズマ誘起化学気相
成長法によりキャップ層としてSiO2膜又はSiN膜６を堆
積する。次にホトレジストをマスクとして上記キャップ
層６を反応性イオンエツチングにより選択的に除去し、
トランジスタのオーミツク領域のみに残し、図示のよう
なキャップ層パターン６を形成する。次にAsH3＋H2混合
ガスの雰囲気中で900℃,30秒の熱処理を施す。この時、
キャップ層６下部のヘテロ接合部７のみが選択的に無秩
序化され、キャップ層６に被われていない部分5aのヘテ
ロ接合7aは保持される。
次に第１図（ｃ）に移り、無秩序化した領域７にAuGe
合金をリフトオフにより形成しソース・ドレイン電極８
とし、Alを同様にヘテロ接合が保持されている領域7aに
リフトオフ法により形成し、ゲート電極９とし、変調ド
ープの電界効果トランジスタが完成する。
合金をリフトオフにより形成しソース・ドレイン電極８
とし、Alを同様にヘテロ接合が保持されている領域7aに
リフトオフ法により形成し、ゲート電極９とし、変調ド
ープの電界効果トランジスタが完成する。
このようにして完成した電界効果トランジスタと従来
の無秩序化しないトランジスタとの特性比較をしたとこ
ろ、従来のものは寄生抵抗がトランジスタ幅ｗ＝10μｍ
当たり60Ωであったものが、本実施例では20Ωと減少し
た。また、短チャンネル効果としては、従来のゲート長
がLg＝１μｍから0.5μｍに縮小した場合、閾値電圧Vth
が0.4V程度負の値にシフトしたが、本実施例では0.05V
程度と著しく小さくなった。
の無秩序化しないトランジスタとの特性比較をしたとこ
ろ、従来のものは寄生抵抗がトランジスタ幅ｗ＝10μｍ
当たり60Ωであったものが、本実施例では20Ωと減少し
た。また、短チャンネル効果としては、従来のゲート長
がLg＝１μｍから0.5μｍに縮小した場合、閾値電圧Vth
が0.4V程度負の値にシフトしたが、本実施例では0.05V
程度と著しく小さくなった。
本発明によれば、イオン注入を行なうことなくヘテロ
界面を選択的に無秩序化することができるので、オーミ
ツク領域の寄生抵抗を低減化し、なおかつ、短チヤネル
効果のないトランジスタを作製することができる。
界面を選択的に無秩序化することができるので、オーミ
ツク領域の寄生抵抗を低減化し、なおかつ、短チヤネル
効果のないトランジスタを作製することができる。
第１図（ａ）（ｂ）（ｃ）は、本発明の一実施例の断面
図、第２図は、２次イオン質量分析による、Ga,Al,Siの
深さ方向プロフアイル図である。 １……半絶縁性GaAs基板、２……アンドープGaAs、３…
…アンドープAlGaAs、４……ｎ型AlGaAs、５……ｎ型Ga
As、６……絶縁膜、７……ヘテロ界面。
図、第２図は、２次イオン質量分析による、Ga,Al,Siの
深さ方向プロフアイル図である。 １……半絶縁性GaAs基板、２……アンドープGaAs、３…
…アンドープAlGaAs、４……ｎ型AlGaAs、５……ｎ型Ga
As、６……絶縁膜、７……ヘテロ界面。
Claims (5)
- 【請求項１】半導体基板上にヘテロ接合を含む複数層の
半導体層を積層する工程を有する半導体装置の製造方法
において、基板半導体材料とは熱膨張率の異なるキャッ
プ層パターンを、予め定められた前記ヘテロ接合を無秩
序化する半導体領域上に選択的に形成する工程と、前記
キャップ層パターンの下部に積層された半導体層に熱歪
みを与えて前記パターンに対応したヘテロ接合領域を選
択的に無秩序化する熱処理工程とを有して成る半導体装
置の製造方法。 - 【請求項２】上記半導体を化合物半導体で構成すると共
に、上記キャップ層パターンを絶縁体、金属および半導
体の少なくとも１種からなる薄膜パターンで構成して成
る特許請求の範囲第１項記載の半導体装置の製造方法。 - 【請求項３】上記キャップ層パターンをSiO2、Si3N4お
よびSiの少なくとも１種からなる薄膜パターンで構成し
て成る特許請求の範囲第１項記載の半導体装置の製造方
法。 - 【請求項４】上記ヘテロ接合を有する能動素子のオーミ
ック領域のみを、選択的に無秩序化する工程を有して成
る特許請求の範囲第１項乃至第３項何れか記載の半導体
装置の製造方法。 - 【請求項５】上記半導体装置を電界効果トランジスタと
して成る特許請求の範囲第１項乃至第４項何れか記載の
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040243A JP2514948B2 (ja) | 1987-02-25 | 1987-02-25 | 半導体装置の製造方法 |
| US07/884,878 US5258631A (en) | 1987-01-30 | 1992-05-18 | Semiconductor device having a two-dimensional electron gas as an active layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040243A JP2514948B2 (ja) | 1987-02-25 | 1987-02-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63208277A JPS63208277A (ja) | 1988-08-29 |
| JP2514948B2 true JP2514948B2 (ja) | 1996-07-10 |
Family
ID=12575269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040243A Expired - Lifetime JP2514948B2 (ja) | 1987-01-30 | 1987-02-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2514948B2 (ja) |
-
1987
- 1987-02-25 JP JP62040243A patent/JP2514948B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63208277A (ja) | 1988-08-29 |
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