JPH0992816A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH0992816A JPH0992816A JP26932195A JP26932195A JPH0992816A JP H0992816 A JPH0992816 A JP H0992816A JP 26932195 A JP26932195 A JP 26932195A JP 26932195 A JP26932195 A JP 26932195A JP H0992816 A JPH0992816 A JP H0992816A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- type
- effect transistor
- film thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】高電子移動度トランジスタ(HEMT)の素子特性の
ばらつき及び横方向の抵抗を低減させると共に、ゲート
耐圧を向上させること。 【解決手段】InP 基板1 上に, アンドープInAlAs( In52
%)から成るバッファ層21( 膜厚100nm),p型のInGaAs層22
( 膜厚50nm),アンドープInAlAs( In52%)から成るバリア
層23( 膜厚10nm),アンドープInGaAs(In 53%)から成るチ
ャネル層3(膜厚15nm),アンドープInAlAs( In52%)から成
るスペーサ層4(膜厚5nm),n型InAlAs( In52%)から成るド
ープ層5(膜厚10nm),n 型InGaAs( In80%)から成るキャッ
プ層11( 膜厚5nm)が順次積層されている。キャップ層11
上にはSiN から成り開口部12a を有する絶縁膜12が形成
され, 開口部12a を介して領域A にn 型不純物が導入さ
れている。絶縁膜12上にゲート電極8 が形成され, 開口
部12a を介してキャップ層11上にはソース電極9,ドレイ
ン電極10が形成され,HEMT100が構成されている。
ばらつき及び横方向の抵抗を低減させると共に、ゲート
耐圧を向上させること。 【解決手段】InP 基板1 上に, アンドープInAlAs( In52
%)から成るバッファ層21( 膜厚100nm),p型のInGaAs層22
( 膜厚50nm),アンドープInAlAs( In52%)から成るバリア
層23( 膜厚10nm),アンドープInGaAs(In 53%)から成るチ
ャネル層3(膜厚15nm),アンドープInAlAs( In52%)から成
るスペーサ層4(膜厚5nm),n型InAlAs( In52%)から成るド
ープ層5(膜厚10nm),n 型InGaAs( In80%)から成るキャッ
プ層11( 膜厚5nm)が順次積層されている。キャップ層11
上にはSiN から成り開口部12a を有する絶縁膜12が形成
され, 開口部12a を介して領域A にn 型不純物が導入さ
れている。絶縁膜12上にゲート電極8 が形成され, 開口
部12a を介してキャップ層11上にはソース電極9,ドレイ
ン電極10が形成され,HEMT100が構成されている。
Description
【0001】
【発明の属する技術分野】本発明は、高周波増幅素子や
高速スイッチ素子等に用いられる電界効果トランジスタ
(Field Effect Transistor:以下FETと記す)に関す
る。
高速スイッチ素子等に用いられる電界効果トランジスタ
(Field Effect Transistor:以下FETと記す)に関す
る。
【0002】
【従来の技術】近年の電波需要の増大に伴い、シリコン
トランジスタより高周波で動作する化合物半導体FE
T、例えば、GaAs系MESFET(metal semicondu
ctor FET) や高電子移動度トランジスタ(High Electro
n Mobility Transistor:以下HEMTと記す)と呼ばれ
るFETの需要が増大している。また、より高い周波数
であるミリ波帯に対応するために、InAlAs/In
GaAsという新しい構造を用いたHEMTの開発が進
められている。このInAlAs/InGaAs系HE
MT200の構造を図9に示す。InPから成る基板1
上に、InAlAsから成るバッファ層2(膜厚100
nm)、InGaAsから成るチャネル層3(膜厚15
nm)、InAlAsから成るスペーサ層4(膜厚5n
m)、1×1019cm-3のキャリア濃度にドープされた
n型のInAlAsから成るドープ層5(膜厚10n
m)、InAlAsから成るゲートコンタクト層6(膜
厚10nm)、1×1019cm-3のキャリア濃度にドー
プされたn型のInGaAsから成るキャップ層7(膜
厚20nm)が順次積層されている。ここで、n型とし
ていない層はアンドープ層である。また、Inの組成比
は、InAlAs層で0.52、InGaAs層で0.53であ
る。そしてゲート電極8を設ける部分のみキャップ層7
のリセスエッチングを行ってリセス部7aを設け、露出
したゲートコンタクト層6上にT型断面形状のゲート電
極8が形成されている。また、キャップ層7上にはソー
ス電極9及びドレイン電極10が形成されている。
トランジスタより高周波で動作する化合物半導体FE
T、例えば、GaAs系MESFET(metal semicondu
ctor FET) や高電子移動度トランジスタ(High Electro
n Mobility Transistor:以下HEMTと記す)と呼ばれ
るFETの需要が増大している。また、より高い周波数
であるミリ波帯に対応するために、InAlAs/In
GaAsという新しい構造を用いたHEMTの開発が進
められている。このInAlAs/InGaAs系HE
MT200の構造を図9に示す。InPから成る基板1
上に、InAlAsから成るバッファ層2(膜厚100
nm)、InGaAsから成るチャネル層3(膜厚15
nm)、InAlAsから成るスペーサ層4(膜厚5n
m)、1×1019cm-3のキャリア濃度にドープされた
n型のInAlAsから成るドープ層5(膜厚10n
m)、InAlAsから成るゲートコンタクト層6(膜
厚10nm)、1×1019cm-3のキャリア濃度にドー
プされたn型のInGaAsから成るキャップ層7(膜
厚20nm)が順次積層されている。ここで、n型とし
ていない層はアンドープ層である。また、Inの組成比
は、InAlAs層で0.52、InGaAs層で0.53であ
る。そしてゲート電極8を設ける部分のみキャップ層7
のリセスエッチングを行ってリセス部7aを設け、露出
したゲートコンタクト層6上にT型断面形状のゲート電
極8が形成されている。また、キャップ層7上にはソー
ス電極9及びドレイン電極10が形成されている。
【0003】ゲートコンタクト層6上にキャップ層7を
形成した目的は、ゲートコンタクト層6の酸化防止、並
びにソース電極9及びドレイン電極10からゲート電極
8近傍までの横方向抵抗を低減させ、素子性能を向上さ
せることにある。従って、かなり高濃度のドープがなさ
れているため、ショットキー特性を必要とするゲート電
極8を形成するには、キャップ層7を除去した後にゲー
ト電極8を形成する必要があった。図9ではInAlA
s/InGaAs系HEMT200の構造を示したが、
GaAsMESFETや従来のAlGaAs/GaAs
系HEMTにおいても同様な主旨で高濃度ドープn型キ
ャップ層が設けられ、これをリセスエッチングにより除
去した後にゲート電極を形成する必要があった。
形成した目的は、ゲートコンタクト層6の酸化防止、並
びにソース電極9及びドレイン電極10からゲート電極
8近傍までの横方向抵抗を低減させ、素子性能を向上さ
せることにある。従って、かなり高濃度のドープがなさ
れているため、ショットキー特性を必要とするゲート電
極8を形成するには、キャップ層7を除去した後にゲー
ト電極8を形成する必要があった。図9ではInAlA
s/InGaAs系HEMT200の構造を示したが、
GaAsMESFETや従来のAlGaAs/GaAs
系HEMTにおいても同様な主旨で高濃度ドープn型キ
ャップ層が設けられ、これをリセスエッチングにより除
去した後にゲート電極を形成する必要があった。
【0004】
【発明が解決しようとする課題】しかしながら上記開示
技術では、このキャップ層7を除去するために、ゲート
コンタクト層6が露出した状態でエッチングを停止する
必要がある。ゲートコンタクト層6の膜厚が10nm程
度であるから、このエッチングはかなり高精度な制御が
必要となる。キャップ層7が残った状態、或いはドープ
層5が露出した状態ではゲート電極8がショットキー特
性を示さず、FET動作しない。また、ゲート電極8か
らチャネル層3までの距離、即ちエッチングの残り厚さ
が変わると特性が変化してしまうため、特性の安定した
デバイスを得るためには1nm程度の精度でエッチング
制御を行なう必要がある。このため材料の違い(図9で
はInGaAsとInAlAs)によるエッチング速度
の差を利用してエッチング精度を向上させようとする試
みが成されている。そのエッチング条件については、例
えばJ.Electrochem.Soc.,Vol 139,pp831-835(1992)に詳
しく記載されている。実験の結果、InGaAsとIn
AlAsとのエッチング速度差は条件により20:1程度が
得られる。しかしこれにおいても特性のばらつきは存在
し、なによりエッチングの初期の表面状態(汚れ等)に
依存するため、大きくエッチング量が変動する可能性が
ある。
技術では、このキャップ層7を除去するために、ゲート
コンタクト層6が露出した状態でエッチングを停止する
必要がある。ゲートコンタクト層6の膜厚が10nm程
度であるから、このエッチングはかなり高精度な制御が
必要となる。キャップ層7が残った状態、或いはドープ
層5が露出した状態ではゲート電極8がショットキー特
性を示さず、FET動作しない。また、ゲート電極8か
らチャネル層3までの距離、即ちエッチングの残り厚さ
が変わると特性が変化してしまうため、特性の安定した
デバイスを得るためには1nm程度の精度でエッチング
制御を行なう必要がある。このため材料の違い(図9で
はInGaAsとInAlAs)によるエッチング速度
の差を利用してエッチング精度を向上させようとする試
みが成されている。そのエッチング条件については、例
えばJ.Electrochem.Soc.,Vol 139,pp831-835(1992)に詳
しく記載されている。実験の結果、InGaAsとIn
AlAsとのエッチング速度差は条件により20:1程度が
得られる。しかしこれにおいても特性のばらつきは存在
し、なによりエッチングの初期の表面状態(汚れ等)に
依存するため、大きくエッチング量が変動する可能性が
ある。
【0005】従って、本発明の目的は、上記課題に鑑
み、ゲート電極形成のためのエッチング工程を省略し、
素子特性のばらつきを低減させると共に、横方向の抵抗
を低減させ、ゲート耐圧が向上したFETを提供するこ
とである。
み、ゲート電極形成のためのエッチング工程を省略し、
素子特性のばらつきを低減させると共に、横方向の抵抗
を低減させ、ゲート耐圧が向上したFETを提供するこ
とである。
【0006】
【課題を解決するための手段】上記課題を解決するため
に請求項1に記載の手段を採用することができる。この
手段によると、基板上にp型の第一の半導体層、不純物
が添加されていないn型の第二の半導体層、不純物が添
加されていない、もしくはn型の第三の半導体層が順次
積層され、第三の半導体層上にゲート電極とその両側に
ソース及びドレイン電極が形成される。ソース及びドレ
イン電極の下部では第一、第二、及び第三の半導体層内
にn型の不純物が導入されている。このような構成とす
ることにより、ゲート電極の形成のために従来のように
エッチングを行なってリセス部を形成する必要がないた
めに、エッチングを行なうことによって生じる素子特性
のばらつきが低減したHEMTを実現できる。また、従
来は第三の半導体層に対してエッチングを行なう必要が
あったために、その膜厚に制限があったが、本発明では
p型の第一の半導体層のうちのn型不純物が導入された
部分が抵抗低減効果を担い、この層には膜厚の制限がな
いため、横方向の抵抗を低減させることができる。
に請求項1に記載の手段を採用することができる。この
手段によると、基板上にp型の第一の半導体層、不純物
が添加されていないn型の第二の半導体層、不純物が添
加されていない、もしくはn型の第三の半導体層が順次
積層され、第三の半導体層上にゲート電極とその両側に
ソース及びドレイン電極が形成される。ソース及びドレ
イン電極の下部では第一、第二、及び第三の半導体層内
にn型の不純物が導入されている。このような構成とす
ることにより、ゲート電極の形成のために従来のように
エッチングを行なってリセス部を形成する必要がないた
めに、エッチングを行なうことによって生じる素子特性
のばらつきが低減したHEMTを実現できる。また、従
来は第三の半導体層に対してエッチングを行なう必要が
あったために、その膜厚に制限があったが、本発明では
p型の第一の半導体層のうちのn型不純物が導入された
部分が抵抗低減効果を担い、この層には膜厚の制限がな
いため、横方向の抵抗を低減させることができる。
【0007】また、請求項2に記載の手段を採用するこ
とで、第三の半導体層上に絶縁膜を介してゲート電極を
形成しているためにMIS(Metal Insulator Semicondu
ctor) 構造とすることができ、ゲート耐圧を向上させる
ことができる。請求項3に記載の手段を採用すること
で、素子特性の優れたInAlAs/InGaAs系の
HEMTを実現できる。請求項4に記載の手段を採用す
ることで、素子特性の優れたAlGaAs/GaAs系
HEMTを実現できる。請求項5に記載の手段を採用す
ることで、素子特性の優れたAlGaAs/InGaA
s系HEMTを実現できる。請求項6に記載の手段を採
用することで、素子特性の優れたGaAs系MESFE
Tを実現できる。請求項7に記載の手段を採用すること
で、InGaAsは電子移動度が高く、低抵抗であるた
めに、この層の膜厚を大きくすることにより横方向の抵
抗を低減することができる。請求項8に記載の手段を採
用することで、第二の半導体層のInの組成比を大きく
することによりオーミック電極の接触抵抗を低減させる
ことができる。請求項9に記載の手段を採用すること
で、第二の半導体層上にゲート電極を容易にショットキ
ー接触させることができる。
とで、第三の半導体層上に絶縁膜を介してゲート電極を
形成しているためにMIS(Metal Insulator Semicondu
ctor) 構造とすることができ、ゲート耐圧を向上させる
ことができる。請求項3に記載の手段を採用すること
で、素子特性の優れたInAlAs/InGaAs系の
HEMTを実現できる。請求項4に記載の手段を採用す
ることで、素子特性の優れたAlGaAs/GaAs系
HEMTを実現できる。請求項5に記載の手段を採用す
ることで、素子特性の優れたAlGaAs/InGaA
s系HEMTを実現できる。請求項6に記載の手段を採
用することで、素子特性の優れたGaAs系MESFE
Tを実現できる。請求項7に記載の手段を採用すること
で、InGaAsは電子移動度が高く、低抵抗であるた
めに、この層の膜厚を大きくすることにより横方向の抵
抗を低減することができる。請求項8に記載の手段を採
用することで、第二の半導体層のInの組成比を大きく
することによりオーミック電極の接触抵抗を低減させる
ことができる。請求項9に記載の手段を採用すること
で、第二の半導体層上にゲート電極を容易にショットキ
ー接触させることができる。
【0008】請求項10に記載の手段を採用すること
で、エッチングを行なわずにゲート電極を第三の半導体
層上に形成することができ、素子特性の優れたMIS構
造のHEMTを製造することができると共に、n型の不
純物導入時にマスクとして用いた絶縁膜を除去する必要
がなく、より簡易な製造工程とすることができる。また
請求項11に記載の手段を採用することで、より簡易な
構造のHEMTを製造することができる。
で、エッチングを行なわずにゲート電極を第三の半導体
層上に形成することができ、素子特性の優れたMIS構
造のHEMTを製造することができると共に、n型の不
純物導入時にマスクとして用いた絶縁膜を除去する必要
がなく、より簡易な製造工程とすることができる。また
請求項11に記載の手段を採用することで、より簡易な
構造のHEMTを製造することができる。
【0009】
(第一実施例)以下、本発明を具体的な実施例に基づい
て説明する。図1は、HEMT100(電界効果トラン
ジスタに相当)の構成を示した模式的構造図である。I
nPから成る基板1上に、InAlAsから成るバッフ
ァ層21、1×1016cm-3程度のキャリア濃度にライ
トドープされたp型のInGaAs層22(第一の半導
体層に相当)、InAlAsから成るバリア層23、I
nGaAsから成るチャネル層3(第二の半導体層に相
当)、InAlAsから成るスペーサ層4、1×1019
cm-3程度のキャリア濃度にドープされたn型のInA
lAsから成るドープ層5(n型のInAlAsから成
る半導体層に相当)、In組成比が0.8 の1×1019c
m-3程度のキャリア濃度にドープされたn型のInGa
Asから成るキャップ層11(第三の半導体層に相当)
が順次積層形成されている。キャップ層11上には、開
口部12aを有し、SiNから成る絶縁膜12が形成さ
れている。その開口部12aを介してキャップ層11上
にソース電極9及びドレイン電極10が形成され、絶縁
膜12上にゲート電極8が形成されている。図中の領域
A(n型の不純物の導入領域に相当)はn型不純物を導
入した領域である。このようにしてInAlAs/In
GaAs系HEMT100が構成されている。
て説明する。図1は、HEMT100(電界効果トラン
ジスタに相当)の構成を示した模式的構造図である。I
nPから成る基板1上に、InAlAsから成るバッフ
ァ層21、1×1016cm-3程度のキャリア濃度にライ
トドープされたp型のInGaAs層22(第一の半導
体層に相当)、InAlAsから成るバリア層23、I
nGaAsから成るチャネル層3(第二の半導体層に相
当)、InAlAsから成るスペーサ層4、1×1019
cm-3程度のキャリア濃度にドープされたn型のInA
lAsから成るドープ層5(n型のInAlAsから成
る半導体層に相当)、In組成比が0.8 の1×1019c
m-3程度のキャリア濃度にドープされたn型のInGa
Asから成るキャップ層11(第三の半導体層に相当)
が順次積層形成されている。キャップ層11上には、開
口部12aを有し、SiNから成る絶縁膜12が形成さ
れている。その開口部12aを介してキャップ層11上
にソース電極9及びドレイン電極10が形成され、絶縁
膜12上にゲート電極8が形成されている。図中の領域
A(n型の不純物の導入領域に相当)はn型不純物を導
入した領域である。このようにしてInAlAs/In
GaAs系HEMT100が構成されている。
【0010】図中の領域Aは、絶縁膜12をマスクとし
てn型の不純物が導入された領域である。領域Aに導入
されるn型不純物の導入量としては、最低限ライトドー
プされたp型のInGaAs層22がn型に反転するだ
けは必要である。実際には、InGaAs層22のn型
濃度が高い方が横方向抵抗の低減には有利なので、In
GaAs層22のn型不純物濃度が1018cm-3〜10
19cm-3程度になるように不純物を導入することが望ま
しい。尚、上記構成のなかで、n型としていない層はア
ンドープ層である。また、特に記載しないIn組成は、
InAlAs層で0.52、InGaAs層で0.53である。
てn型の不純物が導入された領域である。領域Aに導入
されるn型不純物の導入量としては、最低限ライトドー
プされたp型のInGaAs層22がn型に反転するだ
けは必要である。実際には、InGaAs層22のn型
濃度が高い方が横方向抵抗の低減には有利なので、In
GaAs層22のn型不純物濃度が1018cm-3〜10
19cm-3程度になるように不純物を導入することが望ま
しい。尚、上記構成のなかで、n型としていない層はア
ンドープ層である。また、特に記載しないIn組成は、
InAlAs層で0.52、InGaAs層で0.53である。
【0011】次に、図2に基づいてHEMT100の製
造方法を説明する。図2はHEMT100の製造方法を
示した模式的構造図である。まず、分子線結晶成長(Mo
lecular Beam Epitaxy: 以下MBEと記す)装置内で、
基板1上に、バッファ層21を膜厚100nm、InG
aAs層22を膜厚50nm、バリア層23を膜厚10
nm、チャネル層3を膜厚15nm、スペーサ層4を膜
厚5nm、ドープ層5を膜厚10nm、キャップ層11
を膜厚5nm順次結晶成長させる(図2(a)参照)。
このとき他の結晶成長方法で上記各層を形成してもよ
く、また各層の膜厚も上記に限定されるものではない。
続いて、図2(a)に示される基板をMBE装置から取
り出し、キャップ層11上の全面に絶縁膜12を膜厚1
0nm形成し、ゲート電極8を形成する部分のみを残し
て絶縁膜12を除去し、開口部12aを形成する。次の
工程の不純物導入時に、マスクとして膜厚10nmの絶
縁膜12が不十分の場合は、絶縁膜12上にSiO2 層
13を形成する(図2(b)参照)。
造方法を説明する。図2はHEMT100の製造方法を
示した模式的構造図である。まず、分子線結晶成長(Mo
lecular Beam Epitaxy: 以下MBEと記す)装置内で、
基板1上に、バッファ層21を膜厚100nm、InG
aAs層22を膜厚50nm、バリア層23を膜厚10
nm、チャネル層3を膜厚15nm、スペーサ層4を膜
厚5nm、ドープ層5を膜厚10nm、キャップ層11
を膜厚5nm順次結晶成長させる(図2(a)参照)。
このとき他の結晶成長方法で上記各層を形成してもよ
く、また各層の膜厚も上記に限定されるものではない。
続いて、図2(a)に示される基板をMBE装置から取
り出し、キャップ層11上の全面に絶縁膜12を膜厚1
0nm形成し、ゲート電極8を形成する部分のみを残し
て絶縁膜12を除去し、開口部12aを形成する。次の
工程の不純物導入時に、マスクとして膜厚10nmの絶
縁膜12が不十分の場合は、絶縁膜12上にSiO2 層
13を形成する(図2(b)参照)。
【0012】そして、この絶縁膜12及びSiO2 層1
3をマスクとしてイオン注入或いは導入によりn型不純
物を導入し、n型不純物の導入領域Aを形成する(図2
(c)参照)。このときイオン注入を行なった場合に
は、ラピッドサーマルアニール等で活性化処理を行なう
必要がある。この後、リフトオフ法によりソース電極9
及びドレイン電極10を、キャップ層11の領域A上に
形成し、アロイ化処理を行なう(図2(d)参照)。半
導体及びSiNから成る絶縁膜12はフッ酸にほとんど
溶解しないため、フッ酸を用いてSiO2 層13のみを
除去する。そして、通常のゲート電極形成方法を用いて
T型断面形状のゲート電極8を絶縁膜12上に形成す
る。このようにしてHEMT100が製造される(図2
(e)参照)。
3をマスクとしてイオン注入或いは導入によりn型不純
物を導入し、n型不純物の導入領域Aを形成する(図2
(c)参照)。このときイオン注入を行なった場合に
は、ラピッドサーマルアニール等で活性化処理を行なう
必要がある。この後、リフトオフ法によりソース電極9
及びドレイン電極10を、キャップ層11の領域A上に
形成し、アロイ化処理を行なう(図2(d)参照)。半
導体及びSiNから成る絶縁膜12はフッ酸にほとんど
溶解しないため、フッ酸を用いてSiO2 層13のみを
除去する。そして、通常のゲート電極形成方法を用いて
T型断面形状のゲート電極8を絶縁膜12上に形成す
る。このようにしてHEMT100が製造される(図2
(e)参照)。
【0013】上記構成から成るHEMT100の従来構
造と異なる部分の作用について以下に説明する。本実施
例において新たに設けた層は、p型のInGaAs層2
2、バリア層23、キャップ層11、絶縁膜12であ
る。p型のInGaAs層22は、n型の不純物を導入
した時に絶縁膜12の下部、即ちゲート電極8の下部の
部分を除いてn型に反転する。この層22はInGaA
sから成るため、電子の移動度が高く、低抵抗である。
しかし、ソース電極9とドレイン電極10との間のこの
InGaAs層22の極性はn/p/nとなるために、
ソース電極9−ドレイン電極10間でInGaAs層2
2に電流が流れることはない。これはHEMT100の
ピンチオフ特性を得る上で重要なことである。
造と異なる部分の作用について以下に説明する。本実施
例において新たに設けた層は、p型のInGaAs層2
2、バリア層23、キャップ層11、絶縁膜12であ
る。p型のInGaAs層22は、n型の不純物を導入
した時に絶縁膜12の下部、即ちゲート電極8の下部の
部分を除いてn型に反転する。この層22はInGaA
sから成るため、電子の移動度が高く、低抵抗である。
しかし、ソース電極9とドレイン電極10との間のこの
InGaAs層22の極性はn/p/nとなるために、
ソース電極9−ドレイン電極10間でInGaAs層2
2に電流が流れることはない。これはHEMT100の
ピンチオフ特性を得る上で重要なことである。
【0014】この場合の電流経路を図3に示す。電流は
領域Aでは抵抗の低いn型のInGaAs層22及びチ
ャネル層3を流れ、ゲート電極8下ではチャネル層3の
みを流れる。従来、n型のキャップ層を表面に設ける場
合には、エッチングを行なう必要性からその膜厚に制限
があり、20〜30nmが限界であった。本実施例では
下層のInGaAs層22が横方向抵抗の低減を担って
おり、この層の膜厚には制限がないため膜厚を厚くする
ことによって横方向の抵抗を低減させることが可能であ
る。
領域Aでは抵抗の低いn型のInGaAs層22及びチ
ャネル層3を流れ、ゲート電極8下ではチャネル層3の
みを流れる。従来、n型のキャップ層を表面に設ける場
合には、エッチングを行なう必要性からその膜厚に制限
があり、20〜30nmが限界であった。本実施例では
下層のInGaAs層22が横方向抵抗の低減を担って
おり、この層の膜厚には制限がないため膜厚を厚くする
ことによって横方向の抵抗を低減させることが可能であ
る。
【0015】バリア層23は、チャネル層3に形成され
る2次元電子ガスの閉じ込め性を良くするためのエネル
ギー障壁層であり、これによりゲート長を短くしたとき
に発生するショートチャネル効果を低減し、素子特性の
向上を図ることができる。キャップ層11は、その下層
のドープ層5の酸化を防止すると共に、ソース電極9及
びドレイン電極10の接触抵抗を低減する作用を有して
いる。この接触抵抗低減の効果は、キャップ層11のI
n組成が大きい方が効果的であるが、特にこの値(ここ
ではIn組成0.8 )に特定されるものではない。また、
p型にライトドープされたInGaAs層22のキャリ
ア濃度を1×1016cm-3程度としたが、この値に限定
されるものではない。
る2次元電子ガスの閉じ込め性を良くするためのエネル
ギー障壁層であり、これによりゲート長を短くしたとき
に発生するショートチャネル効果を低減し、素子特性の
向上を図ることができる。キャップ層11は、その下層
のドープ層5の酸化を防止すると共に、ソース電極9及
びドレイン電極10の接触抵抗を低減する作用を有して
いる。この接触抵抗低減の効果は、キャップ層11のI
n組成が大きい方が効果的であるが、特にこの値(ここ
ではIn組成0.8 )に特定されるものではない。また、
p型にライトドープされたInGaAs層22のキャリ
ア濃度を1×1016cm-3程度としたが、この値に限定
されるものではない。
【0016】絶縁膜12は、不純物導入のマスクとして
の役割と、ゲート耐圧を高くするためのMIS構造とし
ての役割を有している。しかし、この絶縁膜12が厚す
ぎるとゲート電極8とチャネル層3との距離が大きくな
って性能が低下するので、その膜厚は10nm程度が望
ましい。
の役割と、ゲート耐圧を高くするためのMIS構造とし
ての役割を有している。しかし、この絶縁膜12が厚す
ぎるとゲート電極8とチャネル層3との距離が大きくな
って性能が低下するので、その膜厚は10nm程度が望
ましい。
【0017】本実施例の構造によって、ゲート電極8下
の半導体エッチング工程が無くなり、精密なエッチング
制御が不要となる。また、ゲート電極8とチャネル層3
との距離は、積層時のスペーサ層4、ドープ層5及びキ
ャップ層11の膜厚のみによって決まるが、これら各層
は精度よく形成することができるため、ゲート電極8と
チャネル層3との距離の制御性が優れ、素子特性のばら
つきを低減することができる。さらに従来構造からエッ
チング工程のみを無くした場合に発生する横方向の抵抗
増加を防止する積層構造であるため、横方向の抵抗を同
一にもしくは低減することが可能であり、素子特性を同
一にもしくは向上させることもできる。
の半導体エッチング工程が無くなり、精密なエッチング
制御が不要となる。また、ゲート電極8とチャネル層3
との距離は、積層時のスペーサ層4、ドープ層5及びキ
ャップ層11の膜厚のみによって決まるが、これら各層
は精度よく形成することができるため、ゲート電極8と
チャネル層3との距離の制御性が優れ、素子特性のばら
つきを低減することができる。さらに従来構造からエッ
チング工程のみを無くした場合に発生する横方向の抵抗
増加を防止する積層構造であるため、横方向の抵抗を同
一にもしくは低減することが可能であり、素子特性を同
一にもしくは向上させることもできる。
【0018】(第二実施例)本発明に係わる第二実施例
を図4に基づいて以下に説明する。図4はHEMT10
1の構成を示した模式的構造図であり、ドープ層5以下
の層は第一実施例と同一の構成である。ドープ層5上に
はアンドープまたは1×1017cm-3程度のキャリア濃
度にドープされたn型のGaAsから成るキャップ層1
10(膜厚3nm)が形成されている。GaAsとIn
AlAsとの格子不整合は3.7%程度あるが、臨界膜厚以
内であれば転位のない良好な結晶成長が可能である。エ
ネルギーバランスモデルによれば、臨界膜厚は4.5n
m程度であり、本実施例のように膜厚3nmでは欠陥の
ないGaAsが得られる。また、第一実施例とは異な
り、本実施例ではゲート電極8下の絶縁膜は設けず、キ
ャップ層110上にソース電極9、ドレイン電極10及
びゲート電極8が形成されている。このような構成のH
EMT101の製造工程において、キャップ層110上
のゲート電極8を形成する部分に絶縁膜を形成し、この
絶縁膜をマスクとして不純物を導入することによりn型
不純物の導入領域Aを形成する。そして絶縁膜を除去し
た後にn型不純物の導入領域A上にソース電極9及びド
レイン電極10を形成し、不純物が導入されていない領
域上にゲート電極8を形成する。本実施例ではGaAs
から成るキャップ層110を設けているため、キャップ
層110上の不純物が導入されていない領域上に直接ゲ
ート電極8を形成しても、ショットキー特性が得られ、
第一実施例と同様の効果を得ることができる。
を図4に基づいて以下に説明する。図4はHEMT10
1の構成を示した模式的構造図であり、ドープ層5以下
の層は第一実施例と同一の構成である。ドープ層5上に
はアンドープまたは1×1017cm-3程度のキャリア濃
度にドープされたn型のGaAsから成るキャップ層1
10(膜厚3nm)が形成されている。GaAsとIn
AlAsとの格子不整合は3.7%程度あるが、臨界膜厚以
内であれば転位のない良好な結晶成長が可能である。エ
ネルギーバランスモデルによれば、臨界膜厚は4.5n
m程度であり、本実施例のように膜厚3nmでは欠陥の
ないGaAsが得られる。また、第一実施例とは異な
り、本実施例ではゲート電極8下の絶縁膜は設けず、キ
ャップ層110上にソース電極9、ドレイン電極10及
びゲート電極8が形成されている。このような構成のH
EMT101の製造工程において、キャップ層110上
のゲート電極8を形成する部分に絶縁膜を形成し、この
絶縁膜をマスクとして不純物を導入することによりn型
不純物の導入領域Aを形成する。そして絶縁膜を除去し
た後にn型不純物の導入領域A上にソース電極9及びド
レイン電極10を形成し、不純物が導入されていない領
域上にゲート電極8を形成する。本実施例ではGaAs
から成るキャップ層110を設けているため、キャップ
層110上の不純物が導入されていない領域上に直接ゲ
ート電極8を形成しても、ショットキー特性が得られ、
第一実施例と同様の効果を得ることができる。
【0019】(第三実施例)次に、本発明に係わる第三
実施例を図5に基づいて説明する。図5はHEMT10
2の構成を示した模式的構造図であり、本実施例では、
第二実施例におけるアンドープまたは1×1017cm-3
程度のキャリア濃度にドープされたn型のGaAsから
成るキャップ層110(膜厚3nm)を、アンドープの
InGaAsから成るキャップ層210(膜厚5nm)
に変えた以外は、第二実施例と同様の構成である。この
ような構成とすることにより、キャップ層210の不純
物が導入されていない領域上にゲート電極8をショット
キー接触して形成でき、第一実施例と同様の効果を得る
ことができる。
実施例を図5に基づいて説明する。図5はHEMT10
2の構成を示した模式的構造図であり、本実施例では、
第二実施例におけるアンドープまたは1×1017cm-3
程度のキャリア濃度にドープされたn型のGaAsから
成るキャップ層110(膜厚3nm)を、アンドープの
InGaAsから成るキャップ層210(膜厚5nm)
に変えた以外は、第二実施例と同様の構成である。この
ような構成とすることにより、キャップ層210の不純
物が導入されていない領域上にゲート電極8をショット
キー接触して形成でき、第一実施例と同様の効果を得る
ことができる。
【0020】(第四実施例)さらに、本発明に係わる第
四実施例を図6に基づいて説明する。図6はAlGaA
s/GaAs系HEMT103の構成を示した模式的構
造図である。半絶縁性のGaAsから成る基板70上
に、1×1016cm-3程度のキャリア濃度にライトドー
プされたp型のGaAs層71(膜厚50nm)、アン
ドープのGaAsから成るチャネル層72(膜厚50n
m)、アンドープのAlGaAsから成るスペーサ層7
3(膜厚5nm)、2×1018cm-3程度のキャリア濃
度にドープされたn型のAlGaAsから成るドープ層
74(n型のAlGaAsから成る半導体層に相当:膜
厚30nm)、アンドープまたは1×1017cm-3程度
のキャリア濃度にドープされたn型のGaAsから成る
キャップ層75(膜厚5nm)が順次積層されている。
ここで、スペーサ層73及びドープ層74におけるAl
の組成比は共に0.3 である。このような構成とすること
により、キャップ層75の不純物が導入されていない領
域上にゲート電極8をショットキー接触して形成でき、
第一実施例と同様の効果を得ることができる。
四実施例を図6に基づいて説明する。図6はAlGaA
s/GaAs系HEMT103の構成を示した模式的構
造図である。半絶縁性のGaAsから成る基板70上
に、1×1016cm-3程度のキャリア濃度にライトドー
プされたp型のGaAs層71(膜厚50nm)、アン
ドープのGaAsから成るチャネル層72(膜厚50n
m)、アンドープのAlGaAsから成るスペーサ層7
3(膜厚5nm)、2×1018cm-3程度のキャリア濃
度にドープされたn型のAlGaAsから成るドープ層
74(n型のAlGaAsから成る半導体層に相当:膜
厚30nm)、アンドープまたは1×1017cm-3程度
のキャリア濃度にドープされたn型のGaAsから成る
キャップ層75(膜厚5nm)が順次積層されている。
ここで、スペーサ層73及びドープ層74におけるAl
の組成比は共に0.3 である。このような構成とすること
により、キャップ層75の不純物が導入されていない領
域上にゲート電極8をショットキー接触して形成でき、
第一実施例と同様の効果を得ることができる。
【0021】(第五実施例)本発明に係わる第五実施例
を図7に基づいて説明する。図7はAlGaAs/In
GaAs系HEMT104の構成を示した模式的構造図
である。半絶縁性のGaAsから成る基板80上に、1
×1016cm-3程度のキャリア濃度にライトドープされ
たp型のGaAs層81(膜厚50nm)、アンドープ
のGaAs層82(膜厚50nm)、アンドープのIn
GaAsから成るチャネル層83(膜厚20nm)、ア
ンドープのAlGaAsから成るスペーサ層84(膜厚
5nm)、2×1018cm-3程度のキャリア濃度にドー
プされたn型のAlGaAsから成るドープ層85(n
型のAlGaAsから成る半導体層に相当:膜厚30n
m)、アンドープまたは1×1017cm-3程度のキャリ
ア濃度にドープされたn型のGaAsから成るキャップ
層86(膜厚5nm)が順次積層されている。ここで、
スペーサ層84及びドープ層85におけるAlの組成比
は0.15であり、チャネル層83のInの組成比も0.15で
ある。このような構成とすることにより、キャップ層8
6の不純物が導入されていない領域上にゲート電極8を
ショットキー接触して形成でき、第一実施例と同様の効
果を得ることができる。
を図7に基づいて説明する。図7はAlGaAs/In
GaAs系HEMT104の構成を示した模式的構造図
である。半絶縁性のGaAsから成る基板80上に、1
×1016cm-3程度のキャリア濃度にライトドープされ
たp型のGaAs層81(膜厚50nm)、アンドープ
のGaAs層82(膜厚50nm)、アンドープのIn
GaAsから成るチャネル層83(膜厚20nm)、ア
ンドープのAlGaAsから成るスペーサ層84(膜厚
5nm)、2×1018cm-3程度のキャリア濃度にドー
プされたn型のAlGaAsから成るドープ層85(n
型のAlGaAsから成る半導体層に相当:膜厚30n
m)、アンドープまたは1×1017cm-3程度のキャリ
ア濃度にドープされたn型のGaAsから成るキャップ
層86(膜厚5nm)が順次積層されている。ここで、
スペーサ層84及びドープ層85におけるAlの組成比
は0.15であり、チャネル層83のInの組成比も0.15で
ある。このような構成とすることにより、キャップ層8
6の不純物が導入されていない領域上にゲート電極8を
ショットキー接触して形成でき、第一実施例と同様の効
果を得ることができる。
【0022】(第六実施例)本発明に係わる第六実施例
を図8に基づいて説明する。図8はGaAs系MESF
ET105の構成を示した模式的構造図である。半絶縁
性のGaAsから成る基板90上に、1×1016cm-3
程度のキャリア濃度にライトドープされたp型のGaA
s層91(膜厚100nm)、アンドープのGaAs層
92(膜厚50nm)、4×1017cm-3程度のキャリ
ア濃度にドープされたn型のGaAsから成るチャネル
層93(膜厚200nm)が順次積層されている。この
ような構成とすることにより、チャネル層93の不純物
が導入されていない領域上にゲート電極8をショットキ
ー接触して形成でき、第一実施例と同様の効果を得るこ
とができる。
を図8に基づいて説明する。図8はGaAs系MESF
ET105の構成を示した模式的構造図である。半絶縁
性のGaAsから成る基板90上に、1×1016cm-3
程度のキャリア濃度にライトドープされたp型のGaA
s層91(膜厚100nm)、アンドープのGaAs層
92(膜厚50nm)、4×1017cm-3程度のキャリ
ア濃度にドープされたn型のGaAsから成るチャネル
層93(膜厚200nm)が順次積層されている。この
ような構成とすることにより、チャネル層93の不純物
が導入されていない領域上にゲート電極8をショットキ
ー接触して形成でき、第一実施例と同様の効果を得るこ
とができる。
【0023】尚、上記の第一実施例〜第三実施例では、
基板上にバッファ層を設けた構成としたが、バッファ層
はチャネル層の結晶性を向上させるために設けた層であ
り、必要に応じてバッファ層を設けない構成としてもよ
い。また、第一実施例〜第五実施例において、チャネル
層上にスペーサ層を設けた構成としたが、スペーサ層は
チャネル層中の電子の走行速度を向上させるために設け
た層であり、必要に応じてスペーサ層を設けない構成と
してもよい。
基板上にバッファ層を設けた構成としたが、バッファ層
はチャネル層の結晶性を向上させるために設けた層であ
り、必要に応じてバッファ層を設けない構成としてもよ
い。また、第一実施例〜第五実施例において、チャネル
層上にスペーサ層を設けた構成としたが、スペーサ層は
チャネル層中の電子の走行速度を向上させるために設け
た層であり、必要に応じてスペーサ層を設けない構成と
してもよい。
【0024】上記に示されるように、本発明によれば、
チャネル層の基板側にp型の半導体層を配し、ソース及
びドレイン電極が形成される領域を含む開口部を有した
絶縁膜をキャップ層上に形成し、その開口部からn型の
不純物を導入して、p型の半導体層からキャップ層にか
けてn型不純物の導入領域を形成し、開口部を介してキ
ャップ層上にソース及びドレイン電極を形成し、絶縁膜
上にゲート電極を形成することにより、エッチングを行
わずにゲート電極を形成できるため、素子特性の優れた
電界効果トランジスタを実現できる。
チャネル層の基板側にp型の半導体層を配し、ソース及
びドレイン電極が形成される領域を含む開口部を有した
絶縁膜をキャップ層上に形成し、その開口部からn型の
不純物を導入して、p型の半導体層からキャップ層にか
けてn型不純物の導入領域を形成し、開口部を介してキ
ャップ層上にソース及びドレイン電極を形成し、絶縁膜
上にゲート電極を形成することにより、エッチングを行
わずにゲート電極を形成できるため、素子特性の優れた
電界効果トランジスタを実現できる。
【図1】本発明に係わる第一実施例の構成を示した模式
的構造図。
的構造図。
【図2】本発明に係わる第一実施例の製造方法を示した
模式図。
模式図。
【図3】本発明に係わる第一実施例における電流経路を
示した模式的構造図。
示した模式的構造図。
【図4】本発明に係わる第二実施例の構成を示した模式
的構造図。
的構造図。
【図5】本発明に係わる第三実施例の構成を示した模式
的構造図。
的構造図。
【図6】本発明に係わる第四実施例の構成を示した模式
的構造図。
的構造図。
【図7】本発明に係わる第五実施例の構成を示した模式
的構造図。
的構造図。
【図8】本発明に係わる第六実施例の構成を示した模式
的構造図。
的構造図。
【図9】従来のInAlAs/InGaAs系HEMT
の構成を示した模式的構造図。
の構成を示した模式的構造図。
1 InP基板 3 アンドープInGaAsチャネル層 4 アンドープInAlAsスペーサ層 5 n型InAlAsドープ層 8 ゲート電極 9 ソース電極 10 ドレイン電極 11 n型InGaAsキャップ層 12 絶縁膜 21 アンドープInAlAsバッファ層 22 p型InGaAs層 23 アンドープInAlAsバリア層 100 HEMT A n型不純物導入領域
Claims (11)
- 【請求項1】基板と、 前記基板上に形成されたp型の第一の半導体層と、 前記第一の半導体層上に形成され、不純物が添加されて
いない第二の半導体層と、 前記第二の半導体層上に形成され、不純物が添加されて
いない、もしくはn型の第三の半導体層と、 前記第三の半導体層上に形成されたソース電極、及びド
レイン電極と、 前記第三の半導体層上における前記ソース電極と前記ド
レイン電極との間に形成され、電圧が印加されることで
前記ソース電極及び前記ドレイン電極に流れる電流を制
御するゲート電極と、 前記ソース電極及び前記ドレイン電極の下部における前
記第一、第二、及び第三の半導体層内に形成されたn型
の不純物の導入領域とを備えたことを特徴とする電界効
果トランジスタ。 - 【請求項2】前記ゲート電極は、前記第三の半導体層上
に絶縁膜を介して形成されたことを特徴とする請求項1
に記載の電界効果トランジスタ。 - 【請求項3】前記第二の半導体層はInGaAsから成
り、前記第二の半導体層と前記第三の半導体層との間に
n型のInAlAsから成る半導体層が配されたことを
特徴とする請求項1または請求項2に記載の電界効果ト
ランジスタ。 - 【請求項4】前記第二の半導体層はGaAsで構成さ
れ、 前記第二の半導体層と前記第三の半導体層との間にn型
のAlGaAsから成る半導体層が配されたことを特徴
とする請求項2に記載の電界効果トランジスタ。 - 【請求項5】前記第二の半導体層はInGaAsで構成
され、 前記第二の半導体層と前記第三の半導体層との間にn型
のAlGaAsから成る半導体層が配されたことを特徴
とする請求項2に記載の電界効果トランジスタ。 - 【請求項6】前記第二の半導体層はGaAsで構成さ
れ、前記第三の半導体層はn型のGaAsで構成された
ことを特徴とする請求項2に記載の電界効果トランジス
タ。 - 【請求項7】前記第一の半導体層はInGaAsで構成
されたことを特徴とする請求項1または請求項2に記載
の電界効果トランジスタ。 - 【請求項8】前記第三の半導体層はInGaAsで構成
されたことを特徴とする請求項1または請求項2に記載
の電界効果トランジスタ。 - 【請求項9】前記第三の半導体層はGaAsで構成され
たことを特徴とする請求項2に記載の電界効果トランジ
スタ。 - 【請求項10】基板上に、p型の第一の半導体層を形成
する工程と、 前記第一の半導体層上に、不純物が添加されていない第
二の半導体層を形成する工程と、 前記第二の半導体層上に、不純物が添加されていない、
もしくはn型の第三の半導体層を形成する工程と、 前記第三の半導体層上に、ソース電極とドレイン電極が
形成される部分を含む所定部分に開口部を有した絶縁膜
を形成する工程と、 前記開口部を通して前記第一、第二、第三の半導体層内
にn型の不純物を導入する工程と、 ゲート電極を前記絶縁膜上に形成する工程と、 前記ソース電極及び前記ドレイン電極を前記開口部を介
して前記第三の半導体層上に形成する工程とを備えたこ
とを特徴とする電界効果トランジスタの製造方法。 - 【請求項11】基板上に、p型の第一の半導体層を形成
する工程と、 前記第一の半導体層上に、不純物が添加されていない第
二の半導体層を形成する工程と、 前記第二の半導体層上に、不純物が添加されていない、
もしくはn型の第三の半導体層を形成する工程と、 前記第三の半導体層上に、ソース電極とドレイン電極が
形成される部分を含む所定部分に開口部を有した絶縁膜
を形成する工程と、 前記開口部を通して前記第一、第二、第三の半導体層内
にn型の不純物を導入する工程と、 前記絶縁膜を除去した後に、ゲート電極を前記第三の半
導体層の前記絶縁膜が形成されていた領域上に形成する
工程と、 前記第三の半導体層の、前記絶縁膜の開口部が形成され
ていた領域上に前記ソース電極及び前記ドレイン電極を
形成する工程とを備えたことを特徴とする電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26932195A JP3505884B2 (ja) | 1995-09-21 | 1995-09-21 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26932195A JP3505884B2 (ja) | 1995-09-21 | 1995-09-21 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0992816A true JPH0992816A (ja) | 1997-04-04 |
JP3505884B2 JP3505884B2 (ja) | 2004-03-15 |
Family
ID=17470731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26932195A Expired - Fee Related JP3505884B2 (ja) | 1995-09-21 | 1995-09-21 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3505884B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2006080109A1 (ja) * | 2005-01-25 | 2008-06-19 | 富士通株式会社 | Mis構造を有する半導体装置及びその製造方法 |
KR102535264B1 (ko) * | 2021-12-09 | 2023-05-26 | 울산대학교 산학협력단 | 고전자 이동성 트랜지스터의 제조방법 |
-
1995
- 1995-09-21 JP JP26932195A patent/JP3505884B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2006080109A1 (ja) * | 2005-01-25 | 2008-06-19 | 富士通株式会社 | Mis構造を有する半導体装置及びその製造方法 |
US7910955B2 (en) | 2005-01-25 | 2011-03-22 | Fujitsu Limited | Semiconductor device having MIS structure and its manufacture method |
JP4845872B2 (ja) * | 2005-01-25 | 2011-12-28 | 富士通株式会社 | Mis構造を有する半導体装置及びその製造方法 |
KR102535264B1 (ko) * | 2021-12-09 | 2023-05-26 | 울산대학교 산학협력단 | 고전자 이동성 트랜지스터의 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
JP3505884B2 (ja) | 2004-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6797994B1 (en) | Double recessed transistor | |
US6271547B1 (en) | Double recessed transistor with resistive layer | |
JP3716906B2 (ja) | 電界効果トランジスタ | |
JP3377022B2 (ja) | ヘテロ接合型電界効果トランジスタの製造方法 | |
EP0613189A2 (en) | Channel structure for field effect transistor and method of manufacturing the same | |
US4994868A (en) | Heterojunction confined channel FET | |
US4962050A (en) | GaAs FET manufacturing process employing channel confining layers | |
JP3505884B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
JPH0964340A (ja) | 電界効果トランジスタ及びその製造方法 | |
JP3653652B2 (ja) | 半導体装置 | |
JPH05235055A (ja) | 化合物半導体装置 | |
GB2239557A (en) | High electron mobility transistors | |
JP3077653B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
JPH06302625A (ja) | 電界効果トランジスタおよびその製造方法 | |
JPH06163602A (ja) | 高電子移動度トランジスタ及びその製造方法 | |
JPS6115375A (ja) | ヘテロ接合電界効果トランジスタ | |
JPH06310536A (ja) | 電界効果トランジスタおよびその製造方法 | |
JPH05291306A (ja) | ヘテロ接合型電界効果トランジスタの素子間分離方法 | |
JP3112075B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
JPH11233526A (ja) | 半導体装置及びその製造方法 | |
JPH0472635A (ja) | 電界効果型トランジスタ及びその製造方法 | |
JPH06232168A (ja) | 電界効果トランジスタおよびその製造方法 | |
JPH0656857B2 (ja) | 電界効果トランジスタの製造方法 | |
JPH05235054A (ja) | 電界効果型半導体装置 | |
JPH01101671A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031208 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20091226 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20101226 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20111226 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20121226 |
|
LAPS | Cancellation because of no payment of annual fees |