JP2698225B2 - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JP2698225B2 JP2698225B2 JP3082396A JP8239691A JP2698225B2 JP 2698225 B2 JP2698225 B2 JP 2698225B2 JP 3082396 A JP3082396 A JP 3082396A JP 8239691 A JP8239691 A JP 8239691A JP 2698225 B2 JP2698225 B2 JP 2698225B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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- Liquid Crystal Display Device Control (AREA)
- Electronic Switches (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はサンプルホールド回路に
関するものである。
関するものである。
【０００２】
【従来の技術】図２にアクティブマトリクス方式液晶駆
動回路の一部を構成する従来のサンプルホールド回路の
一例を示す。この回路には信号線Ｖ１〜Ｖｎを通じてア
ナログ信号が入力されており、各信号線の入力信号電圧
を抽出し、保持するためのコンデンサＣ１〜Ｃｎおよび
コンデンサＤ１〜Ｄｎを備えている（各コンデンサの容
量は配線容量および浮遊容量を含む）。コンデンサＣ１
〜Ｃｎの一端はそれぞれ、制御信号ＳＳ１〜ＳＳｎによ
ってオン／オフするアナログスイッチＳ１〜Ｓｎを介し
て信号線Ｖ１〜Ｖｎに接続され、コンデンサＣ１〜Ｃｎ
の他端はいずれもグランドに接続されている。また、コ
ンデンサＤ１〜Ｄｎの一端はそれぞれ、制御信号ＨＳに
よってオン／オフするアナログスイッチＨ１〜Ｈｎを介
してコンデンサＣ１〜Ｃｎの上記各一端に接続され、コ
ンデンサＤ１〜Ｄｎの他端はいずれもグランドに接続さ
れている。オペアンプ回路Ｐ１〜Ｐｎの非反転入力端子
はそれぞれコンデンサＤ１〜Ｄｎの上記一端に接続さ
れ、反転入力端子は出力端子に接続されている。各オペ
アンプ回路Ｐ１〜Ｐｎの出力端子は共通に接続され、ま
た、各オペアンプにはそれぞれ出力制御信号ＣＮ１〜Ｃ
Ｎｎが入力されている。
動回路の一部を構成する従来のサンプルホールド回路の
一例を示す。この回路には信号線Ｖ１〜Ｖｎを通じてア
ナログ信号が入力されており、各信号線の入力信号電圧
を抽出し、保持するためのコンデンサＣ１〜Ｃｎおよび
コンデンサＤ１〜Ｄｎを備えている（各コンデンサの容
量は配線容量および浮遊容量を含む）。コンデンサＣ１
〜Ｃｎの一端はそれぞれ、制御信号ＳＳ１〜ＳＳｎによ
ってオン／オフするアナログスイッチＳ１〜Ｓｎを介し
て信号線Ｖ１〜Ｖｎに接続され、コンデンサＣ１〜Ｃｎ
の他端はいずれもグランドに接続されている。また、コ
ンデンサＤ１〜Ｄｎの一端はそれぞれ、制御信号ＨＳに
よってオン／オフするアナログスイッチＨ１〜Ｈｎを介
してコンデンサＣ１〜Ｃｎの上記各一端に接続され、コ
ンデンサＤ１〜Ｄｎの他端はいずれもグランドに接続さ
れている。オペアンプ回路Ｐ１〜Ｐｎの非反転入力端子
はそれぞれコンデンサＤ１〜Ｄｎの上記一端に接続さ
れ、反転入力端子は出力端子に接続されている。各オペ
アンプ回路Ｐ１〜Ｐｎの出力端子は共通に接続され、ま
た、各オペアンプにはそれぞれ出力制御信号ＣＮ１〜Ｃ
Ｎｎが入力されている。
【０００３】アナログスイッチＳ１〜Ｓｎにそれぞれハ
イレベルの制御信号ＳＳ１〜ＳＳｎが入力されると、そ
の間、各スイッチはオンし、各コンデンサＣ１〜Ｃｎは
信号線Ｖ１〜Ｖｎに接続されて充電される。そして、制
御信号ＳＳ１〜ＳＳｎがローレベルになり、スイッチＳ
１〜Ｓｎがオフすると、その直前の信号線Ｖ１〜Ｖｎの
各信号電圧が各コンデンサＣ１〜Ｃｎにそれぞれ保持さ
れる。次にハイレベルの御信号ＨＳが入力されると、そ
の間、各スイッチＨ１〜Ｈｎが一斉にオンし、各コンデ
ンサＤ１〜ＤｎはコンデンサＣ１〜Ｃｎにそれぞれ並列
に接続され、充電される。制御信号ＨＳがローレベルに
なり、スイッチＨ１〜Ｈｎがオフした後、各コンデンサ
Ｄ１〜ＤｎはコンデンサＣ１〜Ｃｎがそれぞれ保持して
いた電圧に対応する電圧を保持する。
イレベルの制御信号ＳＳ１〜ＳＳｎが入力されると、そ
の間、各スイッチはオンし、各コンデンサＣ１〜Ｃｎは
信号線Ｖ１〜Ｖｎに接続されて充電される。そして、制
御信号ＳＳ１〜ＳＳｎがローレベルになり、スイッチＳ
１〜Ｓｎがオフすると、その直前の信号線Ｖ１〜Ｖｎの
各信号電圧が各コンデンサＣ１〜Ｃｎにそれぞれ保持さ
れる。次にハイレベルの御信号ＨＳが入力されると、そ
の間、各スイッチＨ１〜Ｈｎが一斉にオンし、各コンデ
ンサＤ１〜ＤｎはコンデンサＣ１〜Ｃｎにそれぞれ並列
に接続され、充電される。制御信号ＨＳがローレベルに
なり、スイッチＨ１〜Ｈｎがオフした後、各コンデンサ
Ｄ１〜ＤｎはコンデンサＣ１〜Ｃｎがそれぞれ保持して
いた電圧に対応する電圧を保持する。
【０００４】各オペアンプ回路Ｐ１〜Ｐｎは所定の出力
制御信号ＣＮ１〜ＣＮｎが与えられるとその出力がアク
ティブとなり、非反転入力端子に入力されている電圧を
出力する。従って、制御信号ＣＮ１〜ＣＮｎによってど
のコンデンサＤ１〜Ｄｎの保持している電圧を出力させ
るかを決定することができる。例えば、制御信号ＣＮ１
をオペアンプ回路Ｐ１に与えると、オペアンプ回路Ｐ１
の出力がアクティブとなり、コンデンサＤ１が保持して
いる電圧が出力Ｖｏとして出力される。制御信号ＣＮ１
〜ＣＮｎを切り替えることにより、各コンデンサＤ１〜
Ｄｎの保持する電圧が出力Ｖｏとしてオペアンプ回路Ｐ
１〜Ｐｎから順次出力される。
制御信号ＣＮ１〜ＣＮｎが与えられるとその出力がアク
ティブとなり、非反転入力端子に入力されている電圧を
出力する。従って、制御信号ＣＮ１〜ＣＮｎによってど
のコンデンサＤ１〜Ｄｎの保持している電圧を出力させ
るかを決定することができる。例えば、制御信号ＣＮ１
をオペアンプ回路Ｐ１に与えると、オペアンプ回路Ｐ１
の出力がアクティブとなり、コンデンサＤ１が保持して
いる電圧が出力Ｖｏとして出力される。制御信号ＣＮ１
〜ＣＮｎを切り替えることにより、各コンデンサＤ１〜
Ｄｎの保持する電圧が出力Ｖｏとしてオペアンプ回路Ｐ
１〜Ｐｎから順次出力される。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来のサンプルホールド回路では、コンデンサＤ１〜Ｄｎ
のそれぞれに対応してオペアンプ回路Ｐ１〜Ｐｎがバッ
ファ回路として設けられているので、回路を構成する素
子の数が多く、集積回路として形成する場合に大きなチ
ップ面積が必要となる。本発明の目的は、このような欠
点を除去し、回路を構成する素子数の少いサンプルホー
ルド回路を提供することにある。
来のサンプルホールド回路では、コンデンサＤ１〜Ｄｎ
のそれぞれに対応してオペアンプ回路Ｐ１〜Ｐｎがバッ
ファ回路として設けられているので、回路を構成する素
子の数が多く、集積回路として形成する場合に大きなチ
ップ面積が必要となる。本発明の目的は、このような欠
点を除去し、回路を構成する素子数の少いサンプルホー
ルド回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の前記目的は、複
数の入力信号線にそれぞれアナログスイッチを介して接
続されており入力信号電圧を抽出するための複数の第１
のコンデンサと、該複数の第１のコンデンサにそれぞれ
アナログスイッチを介して接続されており抽出された電
圧を保持するための複数の第２のコンデンサと、オペア
ンプ回路とを備えたサンプルホールド回路であって、前
記オペアンプ回路が、出力端子と該出力端子に接続され
た反転入力端子と前記複数の第２のコンデンサが保持す
る前記電圧を個別に入力するために前記複数の第２のコ
ンデンサに接続された複数の非反転入力端子と制御信号
を入力する制御信号入力端子とを備え、該制御信号入力
端子を介して供給される前記制御信号に基づいて前記複
数の非反転入力端子に入力される前記電圧の一つを選択
して増幅することを特徴とするサンプルホールド回路に
よって達成される。
数の入力信号線にそれぞれアナログスイッチを介して接
続されており入力信号電圧を抽出するための複数の第１
のコンデンサと、該複数の第１のコンデンサにそれぞれ
アナログスイッチを介して接続されており抽出された電
圧を保持するための複数の第２のコンデンサと、オペア
ンプ回路とを備えたサンプルホールド回路であって、前
記オペアンプ回路が、出力端子と該出力端子に接続され
た反転入力端子と前記複数の第２のコンデンサが保持す
る前記電圧を個別に入力するために前記複数の第２のコ
ンデンサに接続された複数の非反転入力端子と制御信号
を入力する制御信号入力端子とを備え、該制御信号入力
端子を介して供給される前記制御信号に基づいて前記複
数の非反転入力端子に入力される前記電圧の一つを選択
して増幅することを特徴とするサンプルホールド回路に
よって達成される。
【０００７】
【作用】サンプリングされるべき複数の入力信号は、複
数の第１のコンデンサに抽出され、更に複数の第２のコ
ンデンサにそれぞれ保持される。オペアンプ回路は、外
部から制御信号入力端子を介して供給される制御信号の
内容に応じて、複数の第２のコンデンサに夫々保持され
ている電圧の一つを選択し複数の非反転入力端子を介し
て個別に入力し、増幅して出力する。従って、従来のよ
うに各コンデンサごとにオペアンプ回路を設ける必要が
なくなる。
数の第１のコンデンサに抽出され、更に複数の第２のコ
ンデンサにそれぞれ保持される。オペアンプ回路は、外
部から制御信号入力端子を介して供給される制御信号の
内容に応じて、複数の第２のコンデンサに夫々保持され
ている電圧の一つを選択し複数の非反転入力端子を介し
て個別に入力し、増幅して出力する。従って、従来のよ
うに各コンデンサごとにオペアンプ回路を設ける必要が
なくなる。
【０００８】
【実施例】次に本発明の実施例について説明する。図１
に、本発明によるアクティブマトリクス方式液晶駆動回
路の一部を構成するサンプルホールド回路を示す。この
回路には信号線Ｖ１〜Ｖｎを通じてアナログ信号が入力
されており、各信号線の信号電圧を抽出し、保持するた
めのコンデンサＣ１〜ＣｎおよびコンデンサＤ１〜Ｄｎ
を備えている（各コンデンサの容量は配線容量および浮
遊容量を含む）。コンデンサＣ１〜Ｃｎの一端はそれぞ
れ、制御信号ＳＳ１〜ＳＳｎによってオン／オフするア
ナログスイッチＳ１〜Ｓｎを介して信号線Ｖ１〜Ｖｎに
接続され、コンデンサＣ１〜Ｃｎの他端はいずれもグラ
ンドに接続されている。また、コンデンサＤ１〜Ｄｎの
一端はそれぞれ、制御信号ＨＳによってオン／オフする
アナログスイッチＨ１〜Ｈｎを介してコンデンサＣ１〜
Ｃｎの上記各一端に接続され、コンデンサＤ１〜Ｄｎの
他端はいずれもグランドに接続されている。
に、本発明によるアクティブマトリクス方式液晶駆動回
路の一部を構成するサンプルホールド回路を示す。この
回路には信号線Ｖ１〜Ｖｎを通じてアナログ信号が入力
されており、各信号線の信号電圧を抽出し、保持するた
めのコンデンサＣ１〜ＣｎおよびコンデンサＤ１〜Ｄｎ
を備えている（各コンデンサの容量は配線容量および浮
遊容量を含む）。コンデンサＣ１〜Ｃｎの一端はそれぞ
れ、制御信号ＳＳ１〜ＳＳｎによってオン／オフするア
ナログスイッチＳ１〜Ｓｎを介して信号線Ｖ１〜Ｖｎに
接続され、コンデンサＣ１〜Ｃｎの他端はいずれもグラ
ンドに接続されている。また、コンデンサＤ１〜Ｄｎの
一端はそれぞれ、制御信号ＨＳによってオン／オフする
アナログスイッチＨ１〜Ｈｎを介してコンデンサＣ１〜
Ｃｎの上記各一端に接続され、コンデンサＤ１〜Ｄｎの
他端はいずれもグランドに接続されている。
【０００９】オペアンプ回路ＯＰＡは、コンデンサＤ１
〜Ｄｎが保持する電圧を個別に入力するため入力端子Ｉ
１〜Ｉｎを備えている。オペアンプ回路ＯＰＡは、選択
信号ＣＮｉに基づいて入力端子Ｉ１〜Ｉｎに入力される
電圧の一つを選択し、該選択した電圧を非反転入力電圧
とする。一方、オペアンプ回路ＯＰＡの反転入力端子は
その出力端子に接続されている。
〜Ｄｎが保持する電圧を個別に入力するため入力端子Ｉ
１〜Ｉｎを備えている。オペアンプ回路ＯＰＡは、選択
信号ＣＮｉに基づいて入力端子Ｉ１〜Ｉｎに入力される
電圧の一つを選択し、該選択した電圧を非反転入力電圧
とする。一方、オペアンプ回路ＯＰＡの反転入力端子は
その出力端子に接続されている。
【００１０】アナログスイッチＳ１〜Ｓｎにそれぞれハ
イレベルの制御信号ＳＳ１〜ＳＳｎが入力されると、そ
の間、各スイッチがオンし、各コンデンサＣ１〜Ｃｎは
各信号線Ｖ１〜Ｖｎに接続されて充電される。制御信号
ＳＳ１〜ＳＳｎがローレベルになり、スイッチＳ１〜Ｓ
ｎがオフすると、その直前の信号線Ｖ１〜Ｖｎの各信号
電圧が各コンデンサＣ１〜Ｃｎにそれぞれ保持される。
次にハイレベルの制御信号ＨＳが入力されると、その
間、各スイッチＨ１〜Ｈｎは一斉にオンし、各コンデン
サＤ１〜ＤｎはコンデンサＣ１〜Ｃｎにそれぞれ並列に
接続され、充電される。次に、制御信号ＨＳがローレベ
ルになり、スイッチＨ１〜Ｈｎがオフした後、各コンデ
ンサＤ１〜ＤｎはコンデンサＣ１〜Ｃｎがそれぞれ保持
していた電圧に対応する電圧を保持する。
イレベルの制御信号ＳＳ１〜ＳＳｎが入力されると、そ
の間、各スイッチがオンし、各コンデンサＣ１〜Ｃｎは
各信号線Ｖ１〜Ｖｎに接続されて充電される。制御信号
ＳＳ１〜ＳＳｎがローレベルになり、スイッチＳ１〜Ｓ
ｎがオフすると、その直前の信号線Ｖ１〜Ｖｎの各信号
電圧が各コンデンサＣ１〜Ｃｎにそれぞれ保持される。
次にハイレベルの制御信号ＨＳが入力されると、その
間、各スイッチＨ１〜Ｈｎは一斉にオンし、各コンデン
サＤ１〜ＤｎはコンデンサＣ１〜Ｃｎにそれぞれ並列に
接続され、充電される。次に、制御信号ＨＳがローレベ
ルになり、スイッチＨ１〜Ｈｎがオフした後、各コンデ
ンサＤ１〜ＤｎはコンデンサＣ１〜Ｃｎがそれぞれ保持
していた電圧に対応する電圧を保持する。
【００１１】その後、オペアンプ回路ＯＰＡは、並列の
複数の２値信号からなる選択信号ＣＮｉが与えられる
と、その信号の内容に基づいて入力端子Ｉ１〜Ｉｎに入
力される電圧の一つを選択し、それを非反転入力とす
る。従って、例えば入力端子Ｉ１の電圧の選択を指示す
る選択信号ＣＮｉが与えられると、オペアンプＯＰＡは
コンデンサＤ１が保持する電圧を非反転入力電圧として
取り込み、それを出力Ｖｏとして送出する。制御信号Ｃ
Ｎｉの内容を変化させることによりオペアンプ回路ＯＰ
Ａは各コンデンサＤ１〜Ｄｎに保持されている電圧を出
力Ｖｏとして順次出力する。
複数の２値信号からなる選択信号ＣＮｉが与えられる
と、その信号の内容に基づいて入力端子Ｉ１〜Ｉｎに入
力される電圧の一つを選択し、それを非反転入力とす
る。従って、例えば入力端子Ｉ１の電圧の選択を指示す
る選択信号ＣＮｉが与えられると、オペアンプＯＰＡは
コンデンサＤ１が保持する電圧を非反転入力電圧として
取り込み、それを出力Ｖｏとして送出する。制御信号Ｃ
Ｎｉの内容を変化させることによりオペアンプ回路ＯＰ
Ａは各コンデンサＤ１〜Ｄｎに保持されている電圧を出
力Ｖｏとして順次出力する。
【００１２】
【発明の効果】以上説明したように本発明のサンプルホ
ールド回路においては、オペアンプ回路は、外部から制
御信号入力端子を介して供給される制御信号の内容に基
づいて複数のコンデンサに保持されている電圧の一つを
選択して複数の非反転入力端子を介して個別に入力し、
入力された電圧を増幅して出力するので、各コンデンサ
ごとにオペアンプ回路を設ける必要がない。従って、回
路を構成する素子の数が減少し、集積回路として形成す
る場合に必要とされるチップ面積を小さくすることがで
きる。
ールド回路においては、オペアンプ回路は、外部から制
御信号入力端子を介して供給される制御信号の内容に基
づいて複数のコンデンサに保持されている電圧の一つを
選択して複数の非反転入力端子を介して個別に入力し、
入力された電圧を増幅して出力するので、各コンデンサ
ごとにオペアンプ回路を設ける必要がない。従って、回
路を構成する素子の数が減少し、集積回路として形成す
る場合に必要とされるチップ面積を小さくすることがで
きる。
【図１】本発明のサンプルホールド回路の一実施例の回
路図である。
路図である。
【図２】従来のサンプルホールド回路の一例を示す回路
図である。
図である。
Ｃ１〜Ｃｎ、Ｄ１〜Ｄｎ コンデンサ Ｈ１〜Ｈｎ、Ｓ１〜Ｓｎ アナログスイッチ Ｉ１〜Ｉｎ 入力端子 ＯＰＡ オペアンプ回路 Ｖ１〜Ｖｎ 信号線
Claims (1)
- 【請求項１】 複数の入力信号線にそれぞれアナログス
イッチを介して接続されており入力信号電圧を抽出する
ための複数の第１のコンデンサと、該複数の第１のコン
デンサにそれぞれアナログスイッチを介して接続されて
おり抽出された電圧を保持するための複数の第２のコン
デンサと、オペアンプ回路とを備えたサンプルホールド
回路であって、前記オペアンプ回路が、出力端子と該出
力端子に接続された反転入力端子と前記複数の第２のコ
ンデンサが保持する前記電圧を個別に入力するために前
記複数の第２のコンデンサに接続された複数の非反転入
力端子と制御信号を入力する制御信号入力端子とを備
え、該制御信号入力端子を介して供給される前記制御信
号に基づいて前記複数の非反転入力端子に入力される前
記電圧の一つを選択して増幅することを特徴とするサン
プルホールド回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082396A JP2698225B2 (ja) | 1991-04-15 | 1991-04-15 | サンプルホールド回路 |
| US07/868,213 US5304866A (en) | 1991-04-15 | 1992-04-14 | Sample-and-hold circuit |
| EP92303326A EP0514005B1 (en) | 1991-04-15 | 1992-04-14 | Sample-and-hold circuit |
| DE69220416T DE69220416T2 (de) | 1991-04-15 | 1992-04-14 | Abtast- und Halteschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082396A JP2698225B2 (ja) | 1991-04-15 | 1991-04-15 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04315897A JPH04315897A (ja) | 1992-11-06 |
| JP2698225B2 true JP2698225B2 (ja) | 1998-01-19 |
Family
ID=13773431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082396A Expired - Fee Related JP2698225B2 (ja) | 1991-04-15 | 1991-04-15 | サンプルホールド回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5304866A (ja) |
| EP (1) | EP0514005B1 (ja) |
| JP (1) | JP2698225B2 (ja) |
| DE (1) | DE69220416T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481212A (en) * | 1993-03-12 | 1996-01-02 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit device |
| JP3222276B2 (ja) * | 1993-07-30 | 2001-10-22 | セイコーインスツルメンツ株式会社 | コンパレータ回路およびコンパレータ回路の制御方法 |
| JPH0845298A (ja) * | 1994-07-29 | 1996-02-16 | Nec Corp | 差動サンプル・ホールド回路 |
| JP3208299B2 (ja) * | 1995-02-20 | 2001-09-10 | シャープ株式会社 | アクティブマトリクス方式液晶駆動回路 |
| WO2000025174A1 (fr) * | 1998-10-28 | 2000-05-04 | Hitachi, Ltd. | Circuit d'alimentation commandant des cristaux liquides et affichage a cristaux liquides correspondant |
| JP2002300542A (ja) * | 2001-04-03 | 2002-10-11 | Mitsubishi Electric Corp | データスライサ回路 |
| JP2002368592A (ja) * | 2001-06-11 | 2002-12-20 | Oki Electric Ind Co Ltd | サンプル・ホールド回路 |
| TWI300936B (en) * | 2006-07-03 | 2008-09-11 | Novatek Microelectronics Corp | A high-accuracy sample and hold circuit |
| JP4900065B2 (ja) * | 2006-10-19 | 2012-03-21 | 株式会社デンソー | マルチチャネルサンプルホールド回路およびマルチチャネルａ／ｄ変換器 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5085265A (ja) * | 1973-11-28 | 1975-07-09 | ||
| DE2718175C2 (de) * | 1977-04-23 | 1983-12-15 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Abtast-Halte-Schaltung für einen Phasendiskriminator |
| JPS57204611A (en) * | 1981-06-10 | 1982-12-15 | Toshiba Corp | Voltage follower circuit |
| JPS619900A (ja) * | 1984-06-25 | 1986-01-17 | Nippon Gakki Seizo Kk | サンプル・ホ−ルド回路 |
| JPS6242399A (ja) * | 1985-08-19 | 1987-02-24 | Nec Corp | サンプルホ−ルド回路 |
| DE3616818A1 (de) * | 1986-05-17 | 1987-11-19 | Philips Patentverwaltung | Schaltung zum umsetzen von drei-zustands-signalen in binaere signale |
| JPH02134006A (ja) * | 1988-11-14 | 1990-05-23 | Nec Corp | 増幅回路 |
| JP2520162B2 (ja) * | 1988-12-07 | 1996-07-31 | キヤノン株式会社 | 相関２重サンプリング回路 |
| JPH0389545A (ja) * | 1989-08-31 | 1991-04-15 | Sharp Corp | 集積回路のためのキャパシタ |
| US5162670A (en) * | 1990-01-26 | 1992-11-10 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit device |
-
1991
- 1991-04-15 JP JP3082396A patent/JP2698225B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-14 US US07/868,213 patent/US5304866A/en not_active Expired - Lifetime
- 1992-04-14 EP EP92303326A patent/EP0514005B1/en not_active Expired - Lifetime
- 1992-04-14 DE DE69220416T patent/DE69220416T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5304866A (en) | 1994-04-19 |
| DE69220416D1 (de) | 1997-07-24 |
| DE69220416T2 (de) | 1998-01-02 |
| EP0514005B1 (en) | 1997-06-18 |
| EP0514005A3 (en) | 1993-01-13 |
| JPH04315897A (ja) | 1992-11-06 |
| EP0514005A2 (en) | 1992-11-19 |
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