JPH0845298A - 差動サンプル・ホールド回路 - Google Patents
差動サンプル・ホールド回路Info
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- JPH0845298A JPH0845298A JP6178973A JP17897394A JPH0845298A JP H0845298 A JPH0845298 A JP H0845298A JP 6178973 A JP6178973 A JP 6178973A JP 17897394 A JP17897394 A JP 17897394A JP H0845298 A JPH0845298 A JP H0845298A
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- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 abstract description 8
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- 238000010586 diagram Methods 0.000 description 8
- 101710129178 Outer plastidial membrane protein porin Proteins 0.000 description 2
- 102100037820 Voltage-dependent anion-selective channel protein 1 Human genes 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 電流加算型Ｄ／Ａ変換器を内蔵する直並列型
Ａ／Ｄ変換器を駆動する、サンプル・ホールド回路の出
力歪を小さくする。 【構成】 正転、反転入力端子にアナログ入力電圧Ｖｉ
ｎ１、Ｖｉｎ２が入力される緩衝増幅器１１と、入力端
子が緩衝増幅器１１の正転、反転出力端子に接続された
同一の回路構成のスイッチ１２、１４と、一端がスイッ
チ１２、１４の出力端子に接続され、他端が接地された
同一容量値の電圧保持容量１３、１５と、入力端子がス
イッチ１２、１４の出力端子に接続された閉ループ緩衝
増幅１６、１７とから構成される。
Ａ／Ｄ変換器を駆動する、サンプル・ホールド回路の出
力歪を小さくする。 【構成】 正転、反転入力端子にアナログ入力電圧Ｖｉ
ｎ１、Ｖｉｎ２が入力される緩衝増幅器１１と、入力端
子が緩衝増幅器１１の正転、反転出力端子に接続された
同一の回路構成のスイッチ１２、１４と、一端がスイッ
チ１２、１４の出力端子に接続され、他端が接地された
同一容量値の電圧保持容量１３、１５と、入力端子がス
イッチ１２、１４の出力端子に接続された閉ループ緩衝
増幅１６、１７とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は差動サンプル・ホールド
回路に関し、特に、直並列型Ａ／Ｄ変換器に用いられる
差動サンプル・ホールド回路に関する。
回路に関し、特に、直並列型Ａ／Ｄ変換器に用いられる
差動サンプル・ホールド回路に関する。
【０００２】
【従来の技術】図４は、画像信号等に用いられる高速、
高精度なＡ／Ｄ変換器を実現する従来Ａ／Ｄ変換器の回
路ブロック図である。従来のＡ／Ｄ変換器では、上位側
と下位側のＡ／Ｄ変換を２つの全並列型Ａ／Ｄ変換器４
２，４５によって行う、直並列型が一般的に用いられて
いる。
高精度なＡ／Ｄ変換器を実現する従来Ａ／Ｄ変換器の回
路ブロック図である。従来のＡ／Ｄ変換器では、上位側
と下位側のＡ／Ｄ変換を２つの全並列型Ａ／Ｄ変換器４
２，４５によって行う、直並列型が一般的に用いられて
いる。
【０００３】図４のＡ／Ｄ変換器は、入力端子にアナロ
グ入力電圧Ｖｉｎが印加され、出力端子が全並列型Ａ／
Ｄ変換器４２と減算器４４の正の入力端子に接続された
サンプル・ホールド回路４１と、入力端子がサンプル・
ホールド回路４１の出力端子に接続され、出力端子より
上位側のディジタル出力ＭＳＢを出力し、また出力端子
がＤ／Ａ変換器４３の入力端子に接続された全並列型Ａ
／Ｄ変換器４２と、入力端子が全並列型Ａ／Ｄ変換器４
２の出力端子に接続され、出力端子が減算器４４の負の
入力端子に接続されたＤ／Ａ変換器４３と、正の入力端
子がサンプル・ホールド回路４１の出力端子に接続さ
れ、負の入力端子がＤ／Ａ変換器４３の出力端子に接続
され、出力端子が全並列型Ａ／Ｄ変換器４５の入力端子
に接続された減算器４４と、入力端子が減算器４４の出
力端子に接続され、出力端子により下位側のディジタル
出力ＬＳＢを出力する全並列型Ａ／Ｄ変換器４５から構
成される。
グ入力電圧Ｖｉｎが印加され、出力端子が全並列型Ａ／
Ｄ変換器４２と減算器４４の正の入力端子に接続された
サンプル・ホールド回路４１と、入力端子がサンプル・
ホールド回路４１の出力端子に接続され、出力端子より
上位側のディジタル出力ＭＳＢを出力し、また出力端子
がＤ／Ａ変換器４３の入力端子に接続された全並列型Ａ
／Ｄ変換器４２と、入力端子が全並列型Ａ／Ｄ変換器４
２の出力端子に接続され、出力端子が減算器４４の負の
入力端子に接続されたＤ／Ａ変換器４３と、正の入力端
子がサンプル・ホールド回路４１の出力端子に接続さ
れ、負の入力端子がＤ／Ａ変換器４３の出力端子に接続
され、出力端子が全並列型Ａ／Ｄ変換器４５の入力端子
に接続された減算器４４と、入力端子が減算器４４の出
力端子に接続され、出力端子により下位側のディジタル
出力ＬＳＢを出力する全並列型Ａ／Ｄ変換器４５から構
成される。
【０００４】図４に示す、Ａ／Ｄ変換器の動作について
説明する。図４において、サンプル・ホールド回路４１
は、アナログ入力電圧Ｖｉｎをに入力し、Ｖｉｎを標本
化・保持し、電圧ＶＳＨを出力する。全並列型Ａ／Ｄ変
換器４２は、ＶＳＨを粗くＡ／Ｄ変換し、上位側のディ
ジタル出力ＭＳＢを出力する。ここで一旦、Ｄ／Ａ変換
器４３により、ＭＳＢに相当するアナログ電圧ＶＤＡＣ
を生成し、ＶＤＡＣとＶＳＨとの差電圧ＶＳＵＢＴを減
算器４４により求める。全並列型Ａ／Ｄ変換器４５は、
ＶＳＵＢＴを、細かくＡ／Ｄ変換し、下位側のディジタ
ル出力ＬＳＢを出力する。
説明する。図４において、サンプル・ホールド回路４１
は、アナログ入力電圧Ｖｉｎをに入力し、Ｖｉｎを標本
化・保持し、電圧ＶＳＨを出力する。全並列型Ａ／Ｄ変
換器４２は、ＶＳＨを粗くＡ／Ｄ変換し、上位側のディ
ジタル出力ＭＳＢを出力する。ここで一旦、Ｄ／Ａ変換
器４３により、ＭＳＢに相当するアナログ電圧ＶＤＡＣ
を生成し、ＶＤＡＣとＶＳＨとの差電圧ＶＳＵＢＴを減
算器４４により求める。全並列型Ａ／Ｄ変換器４５は、
ＶＳＵＢＴを、細かくＡ／Ｄ変換し、下位側のディジタ
ル出力ＬＳＢを出力する。
【０００５】図４に示す、サンプル・ホールド回路を有
する直並列型Ａ／Ｄ変換器においては、サンプル・ホー
ルド回路の特性がＡ／Ｄ変換器全体の性能を左右するた
め、高速、高精度なサンプル・ホールド回路が必要とさ
れて来た。従来、高速、高精度なサンプル・ホールド回
路を実現する為に、信号を差動で処理する方式をとる場
合があるが、この種のサンプル・ホールド回路は、例え
ば、１９９３年電子情報通信学会技法ＩＣＤ９３−４６
や公開特許公報昭５６−１０７３９８号に示される様
に、差動緩衝増幅器と、同一回路構成の２つのスイッ
チ、および同一様容量の２つの電圧保持容量とにより構
成されていた。このサンプル・ホールド回路の回路図を
図５に示す。
する直並列型Ａ／Ｄ変換器においては、サンプル・ホー
ルド回路の特性がＡ／Ｄ変換器全体の性能を左右するた
め、高速、高精度なサンプル・ホールド回路が必要とさ
れて来た。従来、高速、高精度なサンプル・ホールド回
路を実現する為に、信号を差動で処理する方式をとる場
合があるが、この種のサンプル・ホールド回路は、例え
ば、１９９３年電子情報通信学会技法ＩＣＤ９３−４６
や公開特許公報昭５６−１０７３９８号に示される様
に、差動緩衝増幅器と、同一回路構成の２つのスイッ
チ、および同一様容量の２つの電圧保持容量とにより構
成されていた。このサンプル・ホールド回路の回路図を
図５に示す。
【０００６】図５におけるサンプル・ホールド回路は、
正転および反転の入力端子にアナログ入力電圧Ｖｉｎ１
及びＶｉｎ２がそれぞれ入力され、正転および反転の出
力端子がスイッチ１２及びスイッチ１４の入力端子にそ
れぞれ接続された差動緩衝増幅器５１と、入力端子が差
動緩衝増幅器５１の正転および反転出力端子にそれぞれ
接続され、出力端子が電圧保持容量１３及び１５の一端
にそれぞれ接続されたスイッチ１２及び１４と、一端が
スイッチ１２及び１４の出力端子にそれぞれ接続され、
他端が接地された同一容量の電圧保持容量１３及び１５
と、正転および反転の入力端子がスイッチ１２及び１４
の出力端子にそれぞれ接続され、正転および反転出力端
子より標本化、保持された電圧ＶＳＨ１及びＶＳＨ２を
それぞれ出力する差動緩衝増幅５２により構成される。
正転および反転の入力端子にアナログ入力電圧Ｖｉｎ１
及びＶｉｎ２がそれぞれ入力され、正転および反転の出
力端子がスイッチ１２及びスイッチ１４の入力端子にそ
れぞれ接続された差動緩衝増幅器５１と、入力端子が差
動緩衝増幅器５１の正転および反転出力端子にそれぞれ
接続され、出力端子が電圧保持容量１３及び１５の一端
にそれぞれ接続されたスイッチ１２及び１４と、一端が
スイッチ１２及び１４の出力端子にそれぞれ接続され、
他端が接地された同一容量の電圧保持容量１３及び１５
と、正転および反転の入力端子がスイッチ１２及び１４
の出力端子にそれぞれ接続され、正転および反転出力端
子より標本化、保持された電圧ＶＳＨ１及びＶＳＨ２を
それぞれ出力する差動緩衝増幅５２により構成される。
【０００７】図５におけるサンプル・ホールド回路は次
のように動作する。スイッチ１２及び１４が同時に開閉
する。スイッチ１２及び１４が閉じているときは、増幅
度１倍の差動緩衝増幅器５１により、アナログ入力電圧
Ｖｉｎ１、Ｖｉｎ２を電圧保持容量１３、１５にそれぞ
れ充放電する（入力電圧標本化時）。スイッチ１２及び
１４が開くと、その瞬間のアナログ入力電圧が、電圧保
持容量１３、１５に保持される（入力電圧保持時）。ま
た、差動緩衝増幅器５２は、電圧保持容量１３、１５に
標本化、保持される電圧を、後続の全並列型Ａ／Ｄ変換
器や減算器に出力する。
のように動作する。スイッチ１２及び１４が同時に開閉
する。スイッチ１２及び１４が閉じているときは、増幅
度１倍の差動緩衝増幅器５１により、アナログ入力電圧
Ｖｉｎ１、Ｖｉｎ２を電圧保持容量１３、１５にそれぞ
れ充放電する（入力電圧標本化時）。スイッチ１２及び
１４が開くと、その瞬間のアナログ入力電圧が、電圧保
持容量１３、１５に保持される（入力電圧保持時）。ま
た、差動緩衝増幅器５２は、電圧保持容量１３、１５に
標本化、保持される電圧を、後続の全並列型Ａ／Ｄ変換
器や減算器に出力する。
【０００８】図５のサンプル・ホールド回路は、差動緩
衝増幅器５１，５２、ペアのスイッチ１２，１４および
電圧保持容量１３，１５とを用いて、信号を差動で処理
することにより、スイッチの開閉時に伴う雑音やスイッ
チ開時の電圧保持容量からのチャージ漏れ等に起因する
電圧変動の影響を受け難い構成をとっている。
衝増幅器５１，５２、ペアのスイッチ１２，１４および
電圧保持容量１３，１５とを用いて、信号を差動で処理
することにより、スイッチの開閉時に伴う雑音やスイッ
チ開時の電圧保持容量からのチャージ漏れ等に起因する
電圧変動の影響を受け難い構成をとっている。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た、図５におけるサンプル・ホールド回路が、図４に示
す直並列型Ａ／Ｄ変換器に用いられ、かつ、高速性を実
現するためにＤ／Ａ変換器４３に単位電流加算式のＤ／
Ａ変換器が用いられる場合には、アナログ入力電圧Ｖｉ
ｎ１、Ｖｉｎ２の値に応じて、Ｄ／Ａ変換器の出力電流
が変化し、この電流が出力端子から負荷電流として取り
出されるため、ＶＳＨ１、ＶＳＨ２に歪を生じさせる。
このため、高精度なＡ／Ｄ変換器を実現出来ないという
問題点があった。
た、図５におけるサンプル・ホールド回路が、図４に示
す直並列型Ａ／Ｄ変換器に用いられ、かつ、高速性を実
現するためにＤ／Ａ変換器４３に単位電流加算式のＤ／
Ａ変換器が用いられる場合には、アナログ入力電圧Ｖｉ
ｎ１、Ｖｉｎ２の値に応じて、Ｄ／Ａ変換器の出力電流
が変化し、この電流が出力端子から負荷電流として取り
出されるため、ＶＳＨ１、ＶＳＨ２に歪を生じさせる。
このため、高精度なＡ／Ｄ変換器を実現出来ないという
問題点があった。
【００１０】
【課題を解決するための手段】前述の課題を解決するた
めに本発明は次の手段を提供する。
めに本発明は次の手段を提供する。
【００１１】第１および第２の入力端子並びに第１お
よび第２の出力端子を備えた緩衝増幅器と、該緩衝増幅
器の第１出力端子に入力端子が接続された第１スイッチ
と、前記緩衝増幅器の第２出力端子に入力端子が接続さ
れた第２スイッチと、一端が前記第１スイッチの出力端
子に接続され、他端が接地された第１電圧保持容量と、
一端が前記第２スイッチの出力端子に接続され、他端が
接地された第２電圧保持容量と、入力端子が前記第１ス
イッチの出力端子に接続された第１閉ループ緩衝増幅器
と、入力端子が前記第２スイッチの出力端子に接続され
た第２閉ループ緩衝増幅器とを有し、前記第１閉ループ
緩衝増幅器の出力端子および前記第２閉ループ緩衝増幅
器のの出力端子をそれぞれサンプル・ホールド値の第１
および第２出力端子とすることを特徴とする差動サンプ
ル・ホールド回路。
よび第２の出力端子を備えた緩衝増幅器と、該緩衝増幅
器の第１出力端子に入力端子が接続された第１スイッチ
と、前記緩衝増幅器の第２出力端子に入力端子が接続さ
れた第２スイッチと、一端が前記第１スイッチの出力端
子に接続され、他端が接地された第１電圧保持容量と、
一端が前記第２スイッチの出力端子に接続され、他端が
接地された第２電圧保持容量と、入力端子が前記第１ス
イッチの出力端子に接続された第１閉ループ緩衝増幅器
と、入力端子が前記第２スイッチの出力端子に接続され
た第２閉ループ緩衝増幅器とを有し、前記第１閉ループ
緩衝増幅器の出力端子および前記第２閉ループ緩衝増幅
器のの出力端子をそれぞれサンプル・ホールド値の第１
および第２出力端子とすることを特徴とする差動サンプ
ル・ホールド回路。
【００１２】前記緩衝増幅器が、前記第１および第２
入力端子をそれぞれ正転および反転入力端子とし、前記
第１および第２出力端子をそれぞれ正転および反転出力
端子とすることを特徴とする、上記に記載の差動サン
プル・ホールド回路。
入力端子をそれぞれ正転および反転入力端子とし、前記
第１および第２出力端子をそれぞれ正転および反転出力
端子とすることを特徴とする、上記に記載の差動サン
プル・ホールド回路。
【００１３】前記緩衝増幅器が、第１および第２の緩
衝増幅部から構成され、前記第１入力および第１出力端
子がそれぞれ該第１緩衝増幅部の入力および出力端子で
あり、前記第２入力および第２出力端子がそれぞれ前記
第２緩衝増幅部の入力および出力端子であることを特徴
とする上記に記載の差動サンプル・ホールド回路。 前記第１及び第２閉ループ緩衝増幅器は、出力端子が
反転入力端子に接続された、電圧フォロワ接続の演算増
幅器でそれぞれ構成されていることを特徴とする上記
，及びに記載の差動サンプル・ホールド回路。
衝増幅部から構成され、前記第１入力および第１出力端
子がそれぞれ該第１緩衝増幅部の入力および出力端子で
あり、前記第２入力および第２出力端子がそれぞれ前記
第２緩衝増幅部の入力および出力端子であることを特徴
とする上記に記載の差動サンプル・ホールド回路。 前記第１及び第２閉ループ緩衝増幅器は、出力端子が
反転入力端子に接続された、電圧フォロワ接続の演算増
幅器でそれぞれ構成されていることを特徴とする上記
，及びに記載の差動サンプル・ホールド回路。
【００１４】
【作用】上記構成の本発明による差動サンプル・ホール
ド回路では、第１及び第２閉ループ緩衝増幅器をサンプ
ル・ホールド回路の差動出力端子の前段に設けているの
で、電流加算型Ｄ／Ａ変換器を内蔵する直並列型Ａ／Ｄ
変換器を駆動する場合、該閉ループ緩衝増幅器の帰還作
用により負荷電流変動による出力電圧の変動を瞬時に補
正し、出力電圧歪を小さくしている。
ド回路では、第１及び第２閉ループ緩衝増幅器をサンプ
ル・ホールド回路の差動出力端子の前段に設けているの
で、電流加算型Ｄ／Ａ変換器を内蔵する直並列型Ａ／Ｄ
変換器を駆動する場合、該閉ループ緩衝増幅器の帰還作
用により負荷電流変動による出力電圧の変動を瞬時に補
正し、出力電圧歪を小さくしている。
【００１５】
【実施例】次に、本発明について説明する。図１は、本
発明の第１の実施例の回路図である。
発明の第１の実施例の回路図である。
【００１６】図１のサンプル・ホールド回路は、正転お
よび反転の入力端子にアナログ入力電圧Ｖｉｎ１及びＶ
ｉｎ２がそれぞれ入力され、正転および反転の出力端子
がスイッチ１２及び１４の入力端子にそれぞれ接続され
た緩衝増幅器１１と、入力端子が緩衝増幅器１１の正
転、反転出力端子にそれぞれ接続され、出力端子が電圧
保持容量１３及び１５の一端にそれぞれ接続された同一
の回路構成のスイッチ１２及び１４と、一端がスイッチ
１２及び１４の出力端子にそれぞれ接続され、他端が接
地された、同一容量値の電圧保持容量１３および１５
と、入力端子がスイッチ１２の出力端子に接続された閉
ループ緩衝増幅器１６と、入力端子がスイッチ１４の出
力端子に接続された閉ループ緩衝増幅器１７とから構成
され、閉ループ緩衝増幅器１６および１７の出力端子か
ら、標本化保持された電圧ＶＳＨ１及びＶＳＨ２を出力
する。なお、図１に示すように、閉ループ緩衝増幅器１
６、１７は、出力端子が反転入力端子に接続された、電
圧フォロア接続の演算増幅器により構成される。
よび反転の入力端子にアナログ入力電圧Ｖｉｎ１及びＶ
ｉｎ２がそれぞれ入力され、正転および反転の出力端子
がスイッチ１２及び１４の入力端子にそれぞれ接続され
た緩衝増幅器１１と、入力端子が緩衝増幅器１１の正
転、反転出力端子にそれぞれ接続され、出力端子が電圧
保持容量１３及び１５の一端にそれぞれ接続された同一
の回路構成のスイッチ１２及び１４と、一端がスイッチ
１２及び１４の出力端子にそれぞれ接続され、他端が接
地された、同一容量値の電圧保持容量１３および１５
と、入力端子がスイッチ１２の出力端子に接続された閉
ループ緩衝増幅器１６と、入力端子がスイッチ１４の出
力端子に接続された閉ループ緩衝増幅器１７とから構成
され、閉ループ緩衝増幅器１６および１７の出力端子か
ら、標本化保持された電圧ＶＳＨ１及びＶＳＨ２を出力
する。なお、図１に示すように、閉ループ緩衝増幅器１
６、１７は、出力端子が反転入力端子に接続された、電
圧フォロア接続の演算増幅器により構成される。
【００１７】次に、図１のサンプル・ホールド回路の動
作について説明する。緩衝増幅器１１は、アナログ入力
Ｖｉｎ１、Ｖｉｎ２を利得１倍で増幅し、スイッチ１
２、１４の入力端子に出力する。スイッチ１２、１４は
同時に開閉し、緩衝増幅器１１の出力を標本化し、電圧
保持容量１３、１５に保持する。すなわち、入力電圧標
本化時には、スイッチ１２、１４が閉じて、増幅度１倍
の緩衝増幅器１１により、アナログ入力電圧Ｖｉｎ１、
Ｖｉｎ２を電圧保持容量１３、１５に充放電する。入力
電圧保持時には、スイッチ１２、１４が開き、その瞬間
の入力電圧が電圧保持容量１３、１５に保持される。閉
ループ緩衝増幅器１６および１７は、それぞれ、電圧保
持容量１３および１５に標本化、保持される電圧を、小
さい歪で、後続の全並列型Ａ／Ｄ変換器や減算器に出力
する。これを、以下に説明する。
作について説明する。緩衝増幅器１１は、アナログ入力
Ｖｉｎ１、Ｖｉｎ２を利得１倍で増幅し、スイッチ１
２、１４の入力端子に出力する。スイッチ１２、１４は
同時に開閉し、緩衝増幅器１１の出力を標本化し、電圧
保持容量１３、１５に保持する。すなわち、入力電圧標
本化時には、スイッチ１２、１４が閉じて、増幅度１倍
の緩衝増幅器１１により、アナログ入力電圧Ｖｉｎ１、
Ｖｉｎ２を電圧保持容量１３、１５に充放電する。入力
電圧保持時には、スイッチ１２、１４が開き、その瞬間
の入力電圧が電圧保持容量１３、１５に保持される。閉
ループ緩衝増幅器１６および１７は、それぞれ、電圧保
持容量１３および１５に標本化、保持される電圧を、小
さい歪で、後続の全並列型Ａ／Ｄ変換器や減算器に出力
する。これを、以下に説明する。
【００１８】図１のサンプル・ホールド回路を図４の直
並列型Ａ／Ｄ変換器に用い、かつ、Ｄ／Ａ変換器４３に
単位電流加算方式のＤ／Ａ変換器が用いられる場合、ア
ナログ入力電圧Ｖｉｎ１、Ｖｉｎ２の値に応じ、Ｄ／Ａ
変換の出力電流、すなわちサンプル・ホールド回路の負
荷電流が変化する。ここで従来の差動サンプル・ホール
ド回路のように、差動出力端子の前段に差動緩衝増幅器
を用いた場合、負荷電流変動により出力が変動し、信号
歪を起こす。しかしながら、この負荷電流を閉ループ緩
衝増幅器１６、１７により供給し、かつ、閉ループ緩衝
増幅器の帰還作用により、負荷電流変動による出力電圧
の変動を瞬時に補正し、出力電圧ＶＳＨ１，ＶＳＨ２に
生ずる歪を無くすることが出来る。
並列型Ａ／Ｄ変換器に用い、かつ、Ｄ／Ａ変換器４３に
単位電流加算方式のＤ／Ａ変換器が用いられる場合、ア
ナログ入力電圧Ｖｉｎ１、Ｖｉｎ２の値に応じ、Ｄ／Ａ
変換の出力電流、すなわちサンプル・ホールド回路の負
荷電流が変化する。ここで従来の差動サンプル・ホール
ド回路のように、差動出力端子の前段に差動緩衝増幅器
を用いた場合、負荷電流変動により出力が変動し、信号
歪を起こす。しかしながら、この負荷電流を閉ループ緩
衝増幅器１６、１７により供給し、かつ、閉ループ緩衝
増幅器の帰還作用により、負荷電流変動による出力電圧
の変動を瞬時に補正し、出力電圧ＶＳＨ１，ＶＳＨ２に
生ずる歪を無くすることが出来る。
【００１９】図２、図３は、本発明の別の実施例であ
る。この図２、図３の実施例の構成および動作は図１の
実施例とほぼ同様であるので、図１の回路との相違点を
以下に説明する。
る。この図２、図３の実施例の構成および動作は図１の
実施例とほぼ同様であるので、図１の回路との相違点を
以下に説明する。
【００２０】図２の実施例は、図１に示す、入力緩衝増
幅器として用いている緩衝増幅器１１の代わりに、２つ
の緩衝増幅器を用いている点で異なる。２つの緩衝増幅
器２１、２２は入力端子にそれぞれ、Ｖｉｎ１，Ｖｉｎ
２が印加され、出力端子がスイッチ１２、１４の入力端
子にそれぞれ接続されている。なお、緩衝増幅器は通
常、エミッタ・フォロワやソース・フォロワ等により構
成される。後続のスイッチ１２、１４、電圧保持容量１
３、１５、閉ループ緩衝増幅器１６、１７の動作は変ら
ず、出力歪を小さくできる。
幅器として用いている緩衝増幅器１１の代わりに、２つ
の緩衝増幅器を用いている点で異なる。２つの緩衝増幅
器２１、２２は入力端子にそれぞれ、Ｖｉｎ１，Ｖｉｎ
２が印加され、出力端子がスイッチ１２、１４の入力端
子にそれぞれ接続されている。なお、緩衝増幅器は通
常、エミッタ・フォロワやソース・フォロワ等により構
成される。後続のスイッチ１２、１４、電圧保持容量１
３、１５、閉ループ緩衝増幅器１６、１７の動作は変ら
ず、出力歪を小さくできる。
【００２１】図３の実施例は、アナログ入力電圧が差動
入力ではなく、シングル・エンド入力の場合に用いられ
る回路である。緩衝増幅器１１においては、正転入力端
子にシングル・エンドのアナログ電圧Ｖｉｎが入力さ
れ、反転入力端子には直流電圧Ｖｒｅｆが印加される。
図３の実施例はこの点において図１の実施例と異なる。
本実施例では、直流電源３１の電源電圧Ｖｒｅｆが、ア
ナログ入力電圧Ｖｉｎのレンジの中間電位に設定され、
緩衝増幅器１１が、直流電源電圧Ｖｒｅｆに対するアナ
ログ入力電圧（Ｖｉｎ−Ｖｒｅｆ）を利得１倍で増幅
し、スイッチ１２、１４の入力端子に出力する。後続の
スイッチ１２、１４、電圧保持容量１３、１５、閉ルー
プ緩衝増幅器１６、１７の動作は図１の回路と変らず、
出力歪を小さくできることは、図１の実施例と同様であ
る。
入力ではなく、シングル・エンド入力の場合に用いられ
る回路である。緩衝増幅器１１においては、正転入力端
子にシングル・エンドのアナログ電圧Ｖｉｎが入力さ
れ、反転入力端子には直流電圧Ｖｒｅｆが印加される。
図３の実施例はこの点において図１の実施例と異なる。
本実施例では、直流電源３１の電源電圧Ｖｒｅｆが、ア
ナログ入力電圧Ｖｉｎのレンジの中間電位に設定され、
緩衝増幅器１１が、直流電源電圧Ｖｒｅｆに対するアナ
ログ入力電圧（Ｖｉｎ−Ｖｒｅｆ）を利得１倍で増幅
し、スイッチ１２、１４の入力端子に出力する。後続の
スイッチ１２、１４、電圧保持容量１３、１５、閉ルー
プ緩衝増幅器１６、１７の動作は図１の回路と変らず、
出力歪を小さくできることは、図１の実施例と同様であ
る。
【００２２】
【発明の効果】以上に説明したように、本発明による差
動サンプル・ホールド回路は、閉ループ緩衝増幅器をサ
ンプル・ホールド回路の差動出力端子の前段に設けるこ
とにより、電流加算型Ｄ／Ａ変換器を内蔵する直並列型
Ａ／Ｄ変換器を駆動する場合、出力歪みを小さくするこ
とを可能とする効果を有している。
動サンプル・ホールド回路は、閉ループ緩衝増幅器をサ
ンプル・ホールド回路の差動出力端子の前段に設けるこ
とにより、電流加算型Ｄ／Ａ変換器を内蔵する直並列型
Ａ／Ｄ変換器を駆動する場合、出力歪みを小さくするこ
とを可能とする効果を有している。
【図１】本発明になる差動サンプル・ホールド回路の第
１の実施例を示す回路図。
１の実施例を示す回路図。
【図２】本発明になる差動サンプル・ホールド回路の第
２の実施例を示すの回路図。
２の実施例を示すの回路図。
【図３】本発明になる差動サンプル・ホールド回路の第
３の実施例を示す回路図。
３の実施例を示す回路図。
【図４】直並列型Ａ／Ｄ変換器のブロック図。
【図５】従来の差動サンプル・ホールド回路の回路図。
１１ 緩衝増幅器 １２、１４ スイッチ １３、１５ 電圧保持容量 １６、１７ 閉ループ緩衝増幅器 ２１、２２ 緩衝増幅器 ３１ 直流電源 ４１ サンプル・ホールド回路 ４２、４５ 全並列型Ａ／Ｄ変換器 ４３ Ｄ／Ａ変換器 ４４ 減算器 ５１、５２ 差動緩衝増幅器
Claims (4)
- 【請求項１】第１および第２の入力端子並びに第１およ
び第２の出力端子を備えた緩衝増幅器と、 該緩衝増幅器の第１出力端子に入力端子が接続された第
１スイッチと、 前記緩衝増幅器の第２出力端子に入力端子が接続された
第２スイッチと、 一端が前記第１スイッチの出力端子に接続され、他端が
接地された第１電圧保持容量と、 一端が前記第２スイッチの出力端子に接続され、他端が
接地された第２電圧保持容量と、 入力端子が前記第１スイッチの出力端子に接続された第
１閉ループ緩衝増幅器と、 入力端子が前記第２スイッチの出力端子に接続された第
２閉ループ緩衝増幅器とを有し、 前記第１閉ループ緩衝増幅器の出力端子および前記第２
閉ループ緩衝増幅器のの出力端子をそれぞれサンプル・
ホールド値の第１および第２出力端子とすることを特徴
とする差動サンプル・ホールド回路。 - 【請求項２】前記緩衝増幅器が、前記第１および第２入
力端子をそれぞれ正転および反転入力端子とし、前記第
１および第２出力端子をそれぞれ正転および反転出力端
子とすることを特徴とする請求項１に記載の差動サンプ
ル・ホールド回路。 - 【請求項３】前記緩衝増幅器が、第１および第２の緩衝
増幅部から構成され、前記第１入力および第１出力端子
がそれぞれ該第１緩衝増幅部の入力および出力端子であ
り、前記第２入力および第２出力端子がそれぞれ前記第
２緩衝増幅部の入力および出力端子であることを特徴と
する請求項１に記載の差動サンプル・ホールド回路。 - 【請求項４】前記第１及び第２閉ループ緩衝増幅器は、
出力端子が反転入力端子に接続された、電圧フォロワ接
続の演算増幅器でそれぞれ構成されていることを特徴と
する請求項１，２及び３に記載の差動サンプル・ホール
ド回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178973A JPH0845298A (ja) | 1994-07-29 | 1994-07-29 | 差動サンプル・ホールド回路 |
| EP95112038A EP0694924A1 (en) | 1994-07-29 | 1995-07-31 | Differential sample-hold circuit |
| US08/867,760 US5744985A (en) | 1994-07-29 | 1997-06-03 | Differential sample-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178973A JPH0845298A (ja) | 1994-07-29 | 1994-07-29 | 差動サンプル・ホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845298A true JPH0845298A (ja) | 1996-02-16 |
Family
ID=16057899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6178973A Pending JPH0845298A (ja) | 1994-07-29 | 1994-07-29 | 差動サンプル・ホールド回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5744985A (ja) |
| EP (1) | EP0694924A1 (ja) |
| JP (1) | JPH0845298A (ja) |
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| JP2014036420A (ja) * | 2012-08-10 | 2014-02-24 | Toshiba Corp | 信号サンプル回路および無線受信機 |
| JP2015019261A (ja) * | 2013-07-11 | 2015-01-29 | サンケン電気株式会社 | サンプル・ホールド回路、アナログデジタル変換回路及びデジタル制御回路 |
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| ITTO980416A1 (it) * | 1998-05-15 | 1999-11-15 | Sgs Thomson Microelectronics | Circuito di inseguimento e mantenimento del valore di una forma d'onda |
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| JPH04205896A (ja) * | 1990-11-29 | 1992-07-28 | Mitsubishi Electric Corp | サンプル・ホールド回路 |
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1994
- 1994-07-29 JP JP6178973A patent/JPH0845298A/ja active Pending
-
1995
- 1995-07-31 EP EP95112038A patent/EP0694924A1/en not_active Withdrawn
-
1997
- 1997-06-03 US US08/867,760 patent/US5744985A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5744985A (en) | 1998-04-28 |
| EP0694924A1 (en) | 1996-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960924 |