JP2979584B2 - 半導体記憶装置の読み出し方法 - Google Patents
半導体記憶装置の読み出し方法Info
- Publication number
- JP2979584B2 JP2979584B2 JP2137380A JP13738090A JP2979584B2 JP 2979584 B2 JP2979584 B2 JP 2979584B2 JP 2137380 A JP2137380 A JP 2137380A JP 13738090 A JP13738090 A JP 13738090A JP 2979584 B2 JP2979584 B2 JP 2979584B2
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- switch circuit
- output
- input
- sense
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本願発明は半導体記憶装置の読み出し方法に関する。
［従来の技術］ データ読み出し回路部として縦続接続された複数のセ
ンスアンプを有する従来の半導体記憶装置は、第６図に
示すような構成により、初段のセンスアンプ611により
読み出しデータ信号DR,▲▼をセンスし、このセン
ス出力を受けた次段以降のセンスアンプ621で出力バッ
ファ641を駆動するようにして、読み出し動作を高速に
行うようにしている。また、ワード数が大きい構成の半
導体記憶装置では、第７図に示すように、ワードを分割
した構成により、各センスアンプ711,712,・・・が受け
持つメモリセルを少なくして、読み出し速度が遅くなら
ないようにしている。
ンスアンプを有する従来の半導体記憶装置は、第６図に
示すような構成により、初段のセンスアンプ611により
読み出しデータ信号DR,▲▼をセンスし、このセン
ス出力を受けた次段以降のセンスアンプ621で出力バッ
ファ641を駆動するようにして、読み出し動作を高速に
行うようにしている。また、ワード数が大きい構成の半
導体記憶装置では、第７図に示すように、ワードを分割
した構成により、各センスアンプ711,712,・・・が受け
持つメモリセルを少なくして、読み出し速度が遅くなら
ないようにしている。
［発明が解決しようとする課題］ これらの従来の半導体記憶装置では、同一周期内に初
段のセンスアンプが最終段のセンスアンプまで連続的に
読み出し動作を行わなければならない。すなわち、初段
のセンスアンプ出力が最終段のセンスアンプまで達し、
出力バッファから出力されるまでは、これらセンスアン
プは読み出し動作を維持しなければならない。このた
め、特に規模が大きく、従って、ワード数の大きな構成
の半導体記憶装置で、センスアンプを多段用いている場
合には、初段のセンスアンプの入力が最終段まで達する
のに、多くの時間がかかるため、次の信号を読み出すた
めの待機時間が長くなり、半導体記憶装置の動作速度
（データレート）を高速化するときの問題点となってい
る。
段のセンスアンプが最終段のセンスアンプまで連続的に
読み出し動作を行わなければならない。すなわち、初段
のセンスアンプ出力が最終段のセンスアンプまで達し、
出力バッファから出力されるまでは、これらセンスアン
プは読み出し動作を維持しなければならない。このた
め、特に規模が大きく、従って、ワード数の大きな構成
の半導体記憶装置で、センスアンプを多段用いている場
合には、初段のセンスアンプの入力が最終段まで達する
のに、多くの時間がかかるため、次の信号を読み出すた
めの待機時間が長くなり、半導体記憶装置の動作速度
（データレート）を高速化するときの問題点となってい
る。
［課題を解決するための手段］ 本願発明の要旨は、各メモリセルに接続された各読み
出しデータ信号がそれぞれ入力され、選択された１つの
センスアンプが動作する第１のセンスアンプ群と、該第
１のセンスアンプ群の各出力が共通接続されて入力さ
れ、前記第１のセンスアンプ群の中から選択された１つ
の第１のセンスアンプの出力を選択的に通過させるスイ
ッチ回路と、該スイッチ回路を通過した前記第１のセン
スアンプの出力が入力される第２のセンスアンプとを備
えた半導体記憶装置の読み出し方法であって、選択され
た前記第１のセンスアンプを動作させ、前記スイッチ回
路を開いて該第１のセンスアンプの出力を前記第２のセ
ンスアンプの入力部へ伝達させる第１のステップと、前
記第１のセンスアンプの動作を停止させ、前記スイッチ
回路を閉じて前記第２のセンスアンプを動作させる第２
のステップとを互いに逆相で順次繰り返すことにより読
み出しをパイプライン動作で行うようにしたことであ
る。
出しデータ信号がそれぞれ入力され、選択された１つの
センスアンプが動作する第１のセンスアンプ群と、該第
１のセンスアンプ群の各出力が共通接続されて入力さ
れ、前記第１のセンスアンプ群の中から選択された１つ
の第１のセンスアンプの出力を選択的に通過させるスイ
ッチ回路と、該スイッチ回路を通過した前記第１のセン
スアンプの出力が入力される第２のセンスアンプとを備
えた半導体記憶装置の読み出し方法であって、選択され
た前記第１のセンスアンプを動作させ、前記スイッチ回
路を開いて該第１のセンスアンプの出力を前記第２のセ
ンスアンプの入力部へ伝達させる第１のステップと、前
記第１のセンスアンプの動作を停止させ、前記スイッチ
回路を閉じて前記第２のセンスアンプを動作させる第２
のステップとを互いに逆相で順次繰り返すことにより読
み出しをパイプライン動作で行うようにしたことであ
る。
［作用］ 縦続接続されたセンスアンプの縦続接続点にスイッチ
回路を介装することにより、スイッチ回路の前段のセン
スアンプと後段のセンスアンプの動作タイミングを1/2
周期あるいは１周期ずらして読み出し動作をパイプライ
ン動作で行うことができる。このため、初段のセンスア
ンプから最終段のセンスアンプまでの読み出し動作を時
間的に分割して行え、従来の半導体記憶装置よりも高速
のデータレートで読み出し動作を行うことが可能とな
る。
回路を介装することにより、スイッチ回路の前段のセン
スアンプと後段のセンスアンプの動作タイミングを1/2
周期あるいは１周期ずらして読み出し動作をパイプライ
ン動作で行うことができる。このため、初段のセンスア
ンプから最終段のセンスアンプまでの読み出し動作を時
間的に分割して行え、従来の半導体記憶装置よりも高速
のデータレートで読み出し動作を行うことが可能とな
る。
［実施例］ 次に本発明について図面を参照して説明する。
第２図は本発明の第１実施例のブロック図である。メ
モリセルからの読み出しデータ信号DR1,▲▼,DR
2,▲▼,DR3,▲▼，・・・をそれぞれセン
スする初段のセンスアンプ211,212,213,・・・と出力バ
ッファ241を駆動する最終段のセンスアンプ221との間に
スイッチ回路を設け、スイッチ回路201をＰ形MOSトラン
ジスタ251,252及びＮ形MOSトランジスタ253,254によっ
て構成している。初段のセンスアンプ211,212,213,・・
・のうちの１つが制御信号CA11,CA12,CA13,・・・によ
って選択されて読み出し動作を行う時、制御信号CL,▲
▼（CLの反転信号）によってスイッチ回路201を導
通状態とし、初段のセンスアンプの出力を次段のセンス
アンプ221の入力部へ伝達する。次のタイミングで初段
のセンスアンプの動作を停止すると同時に、制御信号C
L,▲▼によってスイッチ回路201を遮断し、制御信
号CA21によりセンスアンプ221を動作させて、信号を出
力バッファ241へ送り、出力信号DOを出力する。この
時、MOSトランジスタのゲート容量，拡散容量及び配線
の容量により、センスアンプ221の入力は保持されてお
り、スイッチ回路201により初段のセンスアンプと遮断
してもセンスアンプ221の動作に不都合は生じない。次
のタイミングでは再び初段のセンスアンプを動作させて
スイッチ回路201を導通状態として次のデータの読み出
しを行い、上述と同様の動作を繰り返して、データ読み
出しを行う。
モリセルからの読み出しデータ信号DR1,▲▼,DR
2,▲▼,DR3,▲▼，・・・をそれぞれセン
スする初段のセンスアンプ211,212,213,・・・と出力バ
ッファ241を駆動する最終段のセンスアンプ221との間に
スイッチ回路を設け、スイッチ回路201をＰ形MOSトラン
ジスタ251,252及びＮ形MOSトランジスタ253,254によっ
て構成している。初段のセンスアンプ211,212,213,・・
・のうちの１つが制御信号CA11,CA12,CA13,・・・によ
って選択されて読み出し動作を行う時、制御信号CL,▲
▼（CLの反転信号）によってスイッチ回路201を導
通状態とし、初段のセンスアンプの出力を次段のセンス
アンプ221の入力部へ伝達する。次のタイミングで初段
のセンスアンプの動作を停止すると同時に、制御信号C
L,▲▼によってスイッチ回路201を遮断し、制御信
号CA21によりセンスアンプ221を動作させて、信号を出
力バッファ241へ送り、出力信号DOを出力する。この
時、MOSトランジスタのゲート容量，拡散容量及び配線
の容量により、センスアンプ221の入力は保持されてお
り、スイッチ回路201により初段のセンスアンプと遮断
してもセンスアンプ221の動作に不都合は生じない。次
のタイミングでは再び初段のセンスアンプを動作させて
スイッチ回路201を導通状態として次のデータの読み出
しを行い、上述と同様の動作を繰り返して、データ読み
出しを行う。
本実施例では、初段のセンスアンプによる読み出しが
終了し、次段のセンスアンプの入力側へデータを渡して
しまえば、次の読み出しのためのアドレス変更等を行う
ことができる。従って、読み出し動作時のサイクルタイ
ムを短縮して動作速度（データレート）を改善すること
ができる。
終了し、次段のセンスアンプの入力側へデータを渡して
しまえば、次の読み出しのためのアドレス変更等を行う
ことができる。従って、読み出し動作時のサイクルタイ
ムを短縮して動作速度（データレート）を改善すること
ができる。
第３図は本発明の第２実施例を示すブロック図であ
る。第２図に示す実施例のスイッチ回路201に新たに容
量素子361,362を追加した構成のスイッチ回路301を用い
ている。尚、他の構成は第１実施例と同一であり、同一
符号を付して重複する説明は省略する。このように容量
素子361,362を追加することにより、スイッチ回路301の
MOSトランジスタ251〜254が遮断状態となったときに、
センスアンプ221の入力部での信号保持が容易となり、
低速の動作でも誤動作を起こさず読み出しが行える。
尚、他の動作は前述した第１実施例と同じである。
る。第２図に示す実施例のスイッチ回路201に新たに容
量素子361,362を追加した構成のスイッチ回路301を用い
ている。尚、他の構成は第１実施例と同一であり、同一
符号を付して重複する説明は省略する。このように容量
素子361,362を追加することにより、スイッチ回路301の
MOSトランジスタ251〜254が遮断状態となったときに、
センスアンプ221の入力部での信号保持が容易となり、
低速の動作でも誤動作を起こさず読み出しが行える。
尚、他の動作は前述した第１実施例と同じである。
第４図は本発明の第３実施例を示すブロック図であ
る。本実施例のセンスアンプを３段用いてワード分割を
している場合であり、初段のセンスアンプ411,412,・・
・と中間段のセンスアンプ421との間にスイッチ回路404
を設け、中間段のセンスアンプ421,422,・・・と最終段
のセンスアンプ431との間にスイッチ回路402を設けてあ
る。各スイッチ回路401,402はＰ形MOSトランジスタ451,
452,455,456、Ｎ形MOSトランジスタ453,454,457,458で
構成されており、制御信号CL,▲▼によりスイッチ
回路401と402は逆相で動作する。このような構成におい
て、初段のセンスアンプと最終段のセンスアンプは同相
で、中間段のセンスアンプは逆相で動作させる。また、
初段のセンスアンプが動作中はスイッチ回路401を導通
状態とし、中間段のセンスアンプが動作中はスイッチ回
路402を導通状態とする。これによって出力信号DOが出
力されているときには次の読み出しデータは中間段のセ
ンスアンプ421の入力まで達しており、出力信号DOの読
み出しが終われば、さらに次の読み出しのためのアドレ
スなどの変更を行うことができる。つまり、パイプライ
ン動作により、次々に読み出しが行えるため、多段にわ
たってワード分割をしている場合でも、データレートを
短縮して高速動作を行うことができる。
る。本実施例のセンスアンプを３段用いてワード分割を
している場合であり、初段のセンスアンプ411,412,・・
・と中間段のセンスアンプ421との間にスイッチ回路404
を設け、中間段のセンスアンプ421,422,・・・と最終段
のセンスアンプ431との間にスイッチ回路402を設けてあ
る。各スイッチ回路401,402はＰ形MOSトランジスタ451,
452,455,456、Ｎ形MOSトランジスタ453,454,457,458で
構成されており、制御信号CL,▲▼によりスイッチ
回路401と402は逆相で動作する。このような構成におい
て、初段のセンスアンプと最終段のセンスアンプは同相
で、中間段のセンスアンプは逆相で動作させる。また、
初段のセンスアンプが動作中はスイッチ回路401を導通
状態とし、中間段のセンスアンプが動作中はスイッチ回
路402を導通状態とする。これによって出力信号DOが出
力されているときには次の読み出しデータは中間段のセ
ンスアンプ421の入力まで達しており、出力信号DOの読
み出しが終われば、さらに次の読み出しのためのアドレ
スなどの変更を行うことができる。つまり、パイプライ
ン動作により、次々に読み出しが行えるため、多段にわ
たってワード分割をしている場合でも、データレートを
短縮して高速動作を行うことができる。
第５図は本発明の第４実施例を示すブロック図であ
る。本実施例はセンスアンプを全段同相で動作させる場
合の実施例である。すなわち、本実施例においては初段
のセンスアンプ511,512,513,・・・と次段のセンスアン
プ521を同相で動作させる。初段のセンスアンプと次段
のセンスアンプとの間にはスイッチ回路521が設けられ
ており、スイッチ回路501はセンスアンプが動作してい
るときは遮断状態とし、センスアンプが停止中に導通状
態となるよう制御信号CL,▲▼により制御する。こ
のような構成によれば、初段のセンスアンプが動作する
とスイッチ回路501の容量素子561,562に電荷が蓄積され
る。そして、初段のセンスアンプの動作が停止し、制御
信号CL,▲▼によりＰ形MOSトランジスタ551,552、
Ｎ形MOSトランジスタ553,554がオンしてスイッチ回路50
1が導通状態となると、容量素子561,562の電荷がそれぞ
れ容量素子563,564へ移動し、スイッチ回路501が遮断状
態となってもセンスアンプ521の入力部に信号が保持さ
れ、出力バッファ541への出力が支障なく行われる。こ
こで、容量素子561,562の容量を容量素子563,564の２倍
程度にしておけば、センスアンプ521の入力の電位を反
転させることが容易にできる。また、Ｎ形MOSトランジ
スタ555,556は、センスアンプ521の入力電位差が必要以
上に大きくなって、次の読み出しデータが反転する場合
に、電位差が反転しにくくならないようにするために付
加したものである。
る。本実施例はセンスアンプを全段同相で動作させる場
合の実施例である。すなわち、本実施例においては初段
のセンスアンプ511,512,513,・・・と次段のセンスアン
プ521を同相で動作させる。初段のセンスアンプと次段
のセンスアンプとの間にはスイッチ回路521が設けられ
ており、スイッチ回路501はセンスアンプが動作してい
るときは遮断状態とし、センスアンプが停止中に導通状
態となるよう制御信号CL,▲▼により制御する。こ
のような構成によれば、初段のセンスアンプが動作する
とスイッチ回路501の容量素子561,562に電荷が蓄積され
る。そして、初段のセンスアンプの動作が停止し、制御
信号CL,▲▼によりＰ形MOSトランジスタ551,552、
Ｎ形MOSトランジスタ553,554がオンしてスイッチ回路50
1が導通状態となると、容量素子561,562の電荷がそれぞ
れ容量素子563,564へ移動し、スイッチ回路501が遮断状
態となってもセンスアンプ521の入力部に信号が保持さ
れ、出力バッファ541への出力が支障なく行われる。こ
こで、容量素子561,562の容量を容量素子563,564の２倍
程度にしておけば、センスアンプ521の入力の電位を反
転させることが容易にできる。また、Ｎ形MOSトランジ
スタ555,556は、センスアンプ521の入力電位差が必要以
上に大きくなって、次の読み出しデータが反転する場合
に、電位差が反転しにくくならないようにするために付
加したものである。
これらにより、センスアンプが動作停止中に、スイッ
チ回路501によりデータの転送及び、次に読み出すデー
タのアドレス設定が行えるため、全段のセンスアンプを
同相で動作させる場合でも、パイプライン動作が行え、
高速のデータレートを実現することができる。
チ回路501によりデータの転送及び、次に読み出すデー
タのアドレス設定が行えるため、全段のセンスアンプを
同相で動作させる場合でも、パイプライン動作が行え、
高速のデータレートを実現することができる。
［発明の効果］ 以上説明したように本発明は、データ読み出し回路部
として、縦続接続された複数のセンスアンプを有する半
導体記憶装置において、該縦続接続されたセンスアンプ
の１つまたは複数の縦続接続点にスイッチ回路を従属に
接続して設けたため、スイッチ回路の前段のセンスアン
プと後段のセンスアンプの動作タイミングを1/2周期あ
るいは１周期ずらして読み出し動作をパイプライン動作
で行うことができる。これにより、初段のセンスアンプ
から最終段のセンスアンプまでの読み出し動作を時間的
に分割して行え、従来の半導体記憶装置よりも高速のデ
ータレートで読み出し動作を行えるという効果を有す
る。
として、縦続接続された複数のセンスアンプを有する半
導体記憶装置において、該縦続接続されたセンスアンプ
の１つまたは複数の縦続接続点にスイッチ回路を従属に
接続して設けたため、スイッチ回路の前段のセンスアン
プと後段のセンスアンプの動作タイミングを1/2周期あ
るいは１周期ずらして読み出し動作をパイプライン動作
で行うことができる。これにより、初段のセンスアンプ
から最終段のセンスアンプまでの読み出し動作を時間的
に分割して行え、従来の半導体記憶装置よりも高速のデ
ータレートで読み出し動作を行えるという効果を有す
る。
第１図は本発明の概念を説明する一例を示すブロック
図、第２図は本発明の第１実施例のブロック図、第３図
は本発明の第２実施例のブロック図、第４図は本発明の
第３実施例のブロック図、第５図は本発明の第４実施例
のブロック図、第６図，第７図はそれぞれ従来例のブロ
ック図である。 101,201,301,401,402,501……スイッチ回路、 111,121,211,212,213,221,411,412,421,422,431,511,51
2,513,521,611,621,711,712,721,722,731……センスア
ンプ、 141,241,441,541,641,741……出力バッファ、 251,252,451,452,455,456,551,552……Ｐ形MOSトランジ
スタ、 253,254,453,454,457,458,553,554,555,556……Ｎ形MOS
トランジスタ、 361,362,561,562,563,564……容量素子、 DR,▲▼,DR1,▲▼,DR2,▲▼,DR3,▲
▼……読み出しデータ信号、 DO……出力信号、 CA11,CA12,CA13,CA21,CA22,CA31,CL,▲▼……制御
信号。
図、第２図は本発明の第１実施例のブロック図、第３図
は本発明の第２実施例のブロック図、第４図は本発明の
第３実施例のブロック図、第５図は本発明の第４実施例
のブロック図、第６図，第７図はそれぞれ従来例のブロ
ック図である。 101,201,301,401,402,501……スイッチ回路、 111,121,211,212,213,221,411,412,421,422,431,511,51
2,513,521,611,621,711,712,721,722,731……センスア
ンプ、 141,241,441,541,641,741……出力バッファ、 251,252,451,452,455,456,551,552……Ｐ形MOSトランジ
スタ、 253,254,453,454,457,458,553,554,555,556……Ｎ形MOS
トランジスタ、 361,362,561,562,563,564……容量素子、 DR,▲▼,DR1,▲▼,DR2,▲▼,DR3,▲
▼……読み出しデータ信号、 DO……出力信号、 CA11,CA12,CA13,CA21,CA22,CA31,CL,▲▼……制御
信号。
Claims (2)
- 【請求項１】各メモリセルに接続された各読み出しデー
タ信号がそれぞれ入力され、選択された１つのセンスア
ンプが動作する第１のセンスアンプ群と、該第１のセン
スアンプ群の各出力が共通接続されて入力され、前記第
１のセンスアンプ群の中から選択された１つの第１のセ
ンスアンプの出力を選択的に通過させるスイッチ回路
と、該スイッチ回路を通過した前記第１のセンスアンプ
の出力が入力される第２のセンスアンプとを備えた半導
体記憶装置の読み出し方法であって、選択された前記第
１のセンスアンプを動作させ、前記スイッチ回路を開い
て該第１のセンスアンプの出力を前記第２のセンスアン
プの入力部へ伝達させる第１のステップと、前記第１の
センスアンプの動作を停止させ、前記スイッチ回路を閉
じて前記第２のセンスアンプを動作させる第２のステッ
プとを互いに逆相で順次繰り返すことにより読み出しを
パイプライン動作で行うようにしたことを特徴とする半
導体記憶装置の読み出し方法。 - 【請求項２】各メモリセルに接続された各読み出しデー
タ信号がそれぞれ入力され、選択された１つのセンスア
ンプが動作する第１のセンスアンプ群と、該第１のセン
スアンプ群の各出力が共通接続されて入力され、前記第
１のセンスアンプ群の中から選択された１つの第１のセ
ンスアンプの出力を選択的に通過させるスイッチ回路
と、該スイッチ回路を通過した前記第１のセンスアンプ
の出力が入力される第２のセンスアンプと、前記第１の
センスアンプ群の共通接続点と前記スイッチ回路との間
に一端が接続され他端が接地された第１の容量素子と、
前記スイッチ回路と前記第２のセンスアンプとの間に一
端が接続され他端が接地された第２の容量素子とを備え
た半導体記憶装置の読み出し方法であって、選択された
前記第１のセンスアンプを動作させて該第１のセンスア
ンプの出力による電荷を前記第１の容量素子に蓄積する
第１のステップと、前記第１のセンスアンプの動作を停
止すると共に前記スイッチ回路を開いて前記第１の容量
素子に蓄積された電荷を前記第２の容量素子に移動させ
る第２のステップとを順次繰り返し、前記第１のステッ
プでは前記第２のセンスアンプを動作させると共に前記
スイッチ回路を閉じ、前記第２の容量素子に蓄積された
電荷を該第２のセンスアンプで増幅する第３のステップ
を同時に行い、前記第１のセンスアンプと前記第２のセ
ンスアンプとを同相で動作させて読み出しをパイプライ
ン動作で行うようにしたことを特徴とする半導体記憶装
置の読み出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137380A JP2979584B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶装置の読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137380A JP2979584B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶装置の読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432096A JPH0432096A (ja) | 1992-02-04 |
| JP2979584B2 true JP2979584B2 (ja) | 1999-11-15 |
Family
ID=15197335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137380A Expired - Fee Related JP2979584B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶装置の読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979584B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301822B1 (ko) * | 1999-07-21 | 2001-11-01 | 김영환 | 불휘발성 강유전체 메모리 장치의 센싱앰프 |
| JP2001084776A (ja) * | 1999-09-17 | 2001-03-30 | Toshiba Corp | 半導体記憶装置 |
| DE10219649C1 (de) | 2002-05-02 | 2003-11-27 | Infineon Technologies Ag | Differentielle Strombewerterschaltung und Leseverstärkerschaltung zum Bewerten eines Speicherzustands einer SRAM-Halbleiterspeicherzelle |
| JP5776418B2 (ja) * | 2011-07-29 | 2015-09-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置及び半導体記憶装置の制御方法 |
| JP5328957B2 (ja) * | 2012-04-17 | 2013-10-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US10185674B2 (en) * | 2017-03-22 | 2019-01-22 | Micron Technology, Inc. | Apparatus and methods for in data path compute operations |
-
1990
- 1990-05-28 JP JP2137380A patent/JP2979584B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432096A (ja) | 1992-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR880000967A (ko) | 듀얼 포오트 반도체 기억 장치 | |
| JPS61170994A (ja) | ダイナミツク型ｒａｍ | |
| JPH04246913A (ja) | 半導体論理回路 | |
| KR930018594A (ko) | 반도체 기억 장치 | |
| JP2616567B2 (ja) | 半導体記憶装置 | |
| KR970017659A (ko) | 반도체 메모리 장치와 그 리이드 및 라이트 방법 | |
| JP2907074B2 (ja) | 半導体記憶装置 | |
| JP2979584B2 (ja) | 半導体記憶装置の読み出し方法 | |
| US4691302A (en) | Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable delay of digital signals | |
| KR20000031922A (ko) | 메모리 테스트 회로 | |
| KR970051297A (ko) | 메모리 회로의 평행 출력 버퍼 | |
| ATE420485T1 (de) | Ladungspumpenvorrichtung | |
| US6002626A (en) | Method and apparatus for memory cell array boost amplifier | |
| US4734888A (en) | Circuit arrangement comprising a matrix shaped memory arrangement for variably adjustable time delay of digital signals | |
| KR0145859B1 (ko) | 승압전압이 사용되는 컬럼선택수단을 구비하는 반도체 메모리 | |
| KR100218737B1 (ko) | 반도체 메모리 장치의 2차 센스 앰프를 이용한 컬럼 패스 회로도 | |
| JP2509306B2 (ja) | 半導体記憶装置 | |
| KR100225950B1 (ko) | 빠른 데이터 엑세스 기능을 갖는 반도체 메모리 장치 | |
| JP2783214B2 (ja) | 半導体メモリ装置 | |
| JPH01229492A (ja) | 半導体メモリの制御方法 | |
| JPS63239671A (ja) | 半導体記憶装置 | |
| JPH0563878B2 (ja) | ||
| JP2641994B2 (ja) | 半導体記憶装置 | |
| SU1411708A2 (ru) | Устройство дл циклового программного управлени | |
| JP2944343B2 (ja) | 帰還型センスアンプ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |