JP2002368592A - サンプル・ホールド回路 - Google Patents
サンプル・ホールド回路Info
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- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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- G11C—STATIC STORES
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- Amplifiers (AREA)
- Electronic Switches (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】 バッファアンプの入力側の寄生容量による誤
差がなく、かつ消費電流が大きくならないサンプル・ホ
ールド回路を提供する。 【解決手段】 切替信号ＳＷが“Ｈ”の時、ＴＧ３ａ，
５ｂがオンとなり、入力電圧ＩＮはＴＧ３ａを介してキ
ャパシタ４ａと差動入力部１０ａに与えられる。この
時、差動入力部１０ｂはＴＧ５ｂを介して出力部２０と
接続されてボルテージ・フォロワ回路が構成され、キャ
パシタ４ｂに保持されている電圧が、出力電圧ＯＵＴと
して出力端子７から出力される。切替信号ＳＷが“Ｌ”
になると、ＴＧ３ｂ，５ａがオンとなり、差動入力部１
０ａと出力部２０によるボルテージ・フォロワ回路が構
成され、キャパシタ４ａと差動入力部１０ａの入力側に
保持されていた電圧が、出力電圧ＯＵＴとして出力端子
７から出力される。
差がなく、かつ消費電流が大きくならないサンプル・ホ
ールド回路を提供する。 【解決手段】 切替信号ＳＷが“Ｈ”の時、ＴＧ３ａ，
５ｂがオンとなり、入力電圧ＩＮはＴＧ３ａを介してキ
ャパシタ４ａと差動入力部１０ａに与えられる。この
時、差動入力部１０ｂはＴＧ５ｂを介して出力部２０と
接続されてボルテージ・フォロワ回路が構成され、キャ
パシタ４ｂに保持されている電圧が、出力電圧ＯＵＴと
して出力端子７から出力される。切替信号ＳＷが“Ｌ”
になると、ＴＧ３ｂ，５ａがオンとなり、差動入力部１
０ａと出力部２０によるボルテージ・フォロワ回路が構
成され、キャパシタ４ａと差動入力部１０ａの入力側に
保持されていた電圧が、出力電圧ＯＵＴとして出力端子
７から出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、タイミング信号に
従って入力電圧を保持して出力するサンプル・ホールド
回路に関するものである。
従って入力電圧を保持して出力するサンプル・ホールド
回路に関するものである。
【０００２】
【従来の技術】サンプル・ホールド回路は、例えば、液
晶パネルの薄膜トランジスタ駆動回路等に使用されるも
ので、図２（ａ），（ｂ）は、従来のサンプル・ホール
ド回路の構成例を示す回路図である。
晶パネルの薄膜トランジスタ駆動回路等に使用されるも
ので、図２（ａ），（ｂ）は、従来のサンプル・ホール
ド回路の構成例を示す回路図である。
【０００３】図２（ａ）のサンプル・ホールド回路は、
パラレル２ラッチ／１バッファアンプ方式のもので、入
力電圧ＩＮが与えられる入力端子１と切替信号ＳＷが与
えられる制御端子２を有している。入力端子１には、ト
ランスファ・ゲート（以下、「ＴＧ」という）３ａ，３
ｂを介して、入力電圧ＩＮを保持するためのキャパシタ
４ａ，４ｂが接続されている。キャパシタ４ａ，４ｂ
は、それぞれＴＧ５ａ，５ｂを介して、電圧増幅率１の
バッファアンプ（以下、「ＡＭＰ」という）６の入力側
に接続されている。そして、ＡＭＰ６の出力側が出力端
子７に接続されている。一方、制御端子２の切替信号Ｓ
Ｗは、ＴＧ３ａ，５ｂに制御信号として与えられると共
に、インバータ８で反転されてＴＧ３ｂ，５ａに制御信
号として与えられるようになっている。なお、ＴＧ３
ｂ，５ａ，５ｂは、すべてＴＧ３ａと同じ構成である。
パラレル２ラッチ／１バッファアンプ方式のもので、入
力電圧ＩＮが与えられる入力端子１と切替信号ＳＷが与
えられる制御端子２を有している。入力端子１には、ト
ランスファ・ゲート（以下、「ＴＧ」という）３ａ，３
ｂを介して、入力電圧ＩＮを保持するためのキャパシタ
４ａ，４ｂが接続されている。キャパシタ４ａ，４ｂ
は、それぞれＴＧ５ａ，５ｂを介して、電圧増幅率１の
バッファアンプ（以下、「ＡＭＰ」という）６の入力側
に接続されている。そして、ＡＭＰ６の出力側が出力端
子７に接続されている。一方、制御端子２の切替信号Ｓ
Ｗは、ＴＧ３ａ，５ｂに制御信号として与えられると共
に、インバータ８で反転されてＴＧ３ｂ，５ａに制御信
号として与えられるようになっている。なお、ＴＧ３
ｂ，５ａ，５ｂは、すべてＴＧ３ａと同じ構成である。
【０００４】このようなサンプル・ホールド回路では、
切替信号ＳＷがレベル“Ｈ”の時、ＴＧ３ａ，５ｂがオ
ン状態となり、ＴＧ３ｂ，５ａがオフ状態となる。これ
により、入力端子１の入力電圧ＩＮは、ＴＧ３ａを通っ
てキャパシタ４ａに充電される。一方、キャパシタ４ｂ
に充電されている電圧は、ＴＧ５ｂを通ってＡＭＰ６に
与えられ、このＡＭＰ６から出力端子７に出力電圧ＯＵ
Ｔとして出力される。
切替信号ＳＷがレベル“Ｈ”の時、ＴＧ３ａ，５ｂがオ
ン状態となり、ＴＧ３ｂ，５ａがオフ状態となる。これ
により、入力端子１の入力電圧ＩＮは、ＴＧ３ａを通っ
てキャパシタ４ａに充電される。一方、キャパシタ４ｂ
に充電されている電圧は、ＴＧ５ｂを通ってＡＭＰ６に
与えられ、このＡＭＰ６から出力端子７に出力電圧ＯＵ
Ｔとして出力される。
【０００５】次に、切替信号ＳＷがレベル“Ｌ”になる
と、ＴＧ３ａ，５ｂがオフ状態となり、ＴＧ３ｂ，５ａ
がオン状態となる。これにより、入力端子１の入力電圧
ＩＮは、ＴＧ３ｂを通ってキャパシタ４ｂに充電され
る。一方、キャパシタ４ａに充電されている電圧は、Ｔ
Ｇ５ａを通ってＡＭＰ６に与えられ、このＡＭＰ６から
出力端子７に出力電圧ＯＵＴとして出力される。
と、ＴＧ３ａ，５ｂがオフ状態となり、ＴＧ３ｂ，５ａ
がオン状態となる。これにより、入力端子１の入力電圧
ＩＮは、ＴＧ３ｂを通ってキャパシタ４ｂに充電され
る。一方、キャパシタ４ａに充電されている電圧は、Ｔ
Ｇ５ａを通ってＡＭＰ６に与えられ、このＡＭＰ６から
出力端子７に出力電圧ＯＵＴとして出力される。
【０００６】このように、切替信号ＳＷに従って入力電
圧ＩＮが２つのキャパシタ４ａ，４ｂに交互に充電さ
れ、充電された電圧がＡＭＰ６を介して出力電圧ＯＵＴ
として出力される。
圧ＩＮが２つのキャパシタ４ａ，４ｂに交互に充電さ
れ、充電された電圧がＡＭＰ６を介して出力電圧ＯＵＴ
として出力される。
【０００７】一方、図２（ｂ）のサンプル・ホールド回
路は、パラレル２ラッチ／２バッファアンプ方式のもの
で、図２（ａ）におけるＴＧ５ａ，５ｂの後段のＡＭＰ
６を削除すると共に、キャパシタ４ａ，４ｂとＴＧ５
ａ，５ｂの間に、それぞれＡＭＰ６ａ，６ｂを設けてい
る。その他の構成は、図２（ａ）と同様である。
路は、パラレル２ラッチ／２バッファアンプ方式のもの
で、図２（ａ）におけるＴＧ５ａ，５ｂの後段のＡＭＰ
６を削除すると共に、キャパシタ４ａ，４ｂとＴＧ５
ａ，５ｂの間に、それぞれＡＭＰ６ａ，６ｂを設けてい
る。その他の構成は、図２（ａ）と同様である。
【０００８】このようなサンプル・ホールド回路では、
切替信号ＳＷが“Ｈ”の時、入力端子１の入力電圧ＩＮ
が、ＴＧ３ａを通ってキャパシタ４ａに充電される。一
方、キャパシタ４ｂに充電されている電圧は、ＡＭＰ６
ｂを介してＴＧ５ｂに与えられ、このＴＧｂを通って出
力端子７に出力電圧ＯＵＴとして出力される。
切替信号ＳＷが“Ｈ”の時、入力端子１の入力電圧ＩＮ
が、ＴＧ３ａを通ってキャパシタ４ａに充電される。一
方、キャパシタ４ｂに充電されている電圧は、ＡＭＰ６
ｂを介してＴＧ５ｂに与えられ、このＴＧｂを通って出
力端子７に出力電圧ＯＵＴとして出力される。
【０００９】次に、切替信号ＳＷが“Ｌ”になると、入
力端子１の入力電圧ＩＮは、ＴＧ３ｂを通ってキャパシ
タ４ｂに充電される。一方、キャパシタ４ａに充電され
ている電圧は、ＡＭＰ６ａを介してＴＧ５ａに与えら
れ、このＴＧ５ａを通って出力端子７に出力電圧ＯＵＴ
として出力される。
力端子１の入力電圧ＩＮは、ＴＧ３ｂを通ってキャパシ
タ４ｂに充電される。一方、キャパシタ４ａに充電され
ている電圧は、ＡＭＰ６ａを介してＴＧ５ａに与えら
れ、このＴＧ５ａを通って出力端子７に出力電圧ＯＵＴ
として出力される。
【００１０】
【発明が解決しようとする課題】しかしながら、図２
（ａ），（ｂ）の従来のサンプル・ホールド回路では、
それぞれ次のような課題があった。
（ａ），（ｂ）の従来のサンプル・ホールド回路では、
それぞれ次のような課題があった。
【００１１】図２（ａ）の回路では、例えば、切替信号
ＳＷが“Ｈ”から“Ｌ”に切り替わったとき、ＴＧ５ａ
がオン状態となってキャパシタ４ａがＡＭＰ６の入力側
に接続される。この時、ＡＭＰ６の入力側の寄生容量
は、その直前の出力電圧ＯＵＴと同じ電圧に充電されて
いる。このため、ＡＭＰ６の入力電圧は、寄生容量とこ
れに充電されている電荷に影響され、キャパシタ４ａに
保持されていた当初の電圧から変化し、誤差が生じてし
まう。
ＳＷが“Ｈ”から“Ｌ”に切り替わったとき、ＴＧ５ａ
がオン状態となってキャパシタ４ａがＡＭＰ６の入力側
に接続される。この時、ＡＭＰ６の入力側の寄生容量
は、その直前の出力電圧ＯＵＴと同じ電圧に充電されて
いる。このため、ＡＭＰ６の入力電圧は、寄生容量とこ
れに充電されている電荷に影響され、キャパシタ４ａに
保持されていた当初の電圧から変化し、誤差が生じてし
まう。
【００１２】一方、図２（ｂ）の回路では、ＴＧ３ａ，
３ｂを介してキャパシタ４ａ，４ｂに与えられる電圧
は、それぞれＡＭＰ６ａ，６ｂにも同時に入力されるの
で、図２（ａ）の回路のような誤差を生ずることはな
い。しかし、２つのＡＭＰ６ａ，６ｂを必要とするの
で、消費電流が大きくなるという課題があった。
３ｂを介してキャパシタ４ａ，４ｂに与えられる電圧
は、それぞれＡＭＰ６ａ，６ｂにも同時に入力されるの
で、図２（ａ）の回路のような誤差を生ずることはな
い。しかし、２つのＡＭＰ６ａ，６ｂを必要とするの
で、消費電流が大きくなるという課題があった。
【００１３】本発明は、前記従来技術が持っていた課題
を解決し、ＡＭＰの入力側の寄生容量による誤差がな
く、かつ消費電流が大きくならないサンプル・ホールド
回路を提供するものである。
を解決し、ＡＭＰの入力側の寄生容量による誤差がな
く、かつ消費電流が大きくならないサンプル・ホールド
回路を提供するものである。
【００１４】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、サンプル・ホールド回
路において、切替信号で制御されて入力電圧を第１また
は第２のノードに伝達する第１のスイッチと、前記第１
及び第２のノードに伝達された前記入力電圧をそれぞれ
保持する第１及び第２のキャパシタと、前記第１のノー
ドと出力端子の電位差に対応する電圧を生成する第１の
差動入力部と、前記第２のノードと前記出力端子の電位
差に対応する電圧を生成する第２の差動入力部と、前記
切替信号で制御され、前記入力電圧が前記第１のノード
に伝達されているときに前記第２の差動入力部で生成さ
れた電圧を第３のノードに伝達し、該入力電圧が前記第
２のノードに伝達されているときには前記第１の差動入
力部で生成された電圧を該第３のノードに伝達する第２
のスイッチと、前記第３のノードの電圧に応じた電圧を
前記出力端子に出力する出力部とを備えている。
に、本発明の内の第１の発明は、サンプル・ホールド回
路において、切替信号で制御されて入力電圧を第１また
は第２のノードに伝達する第１のスイッチと、前記第１
及び第２のノードに伝達された前記入力電圧をそれぞれ
保持する第１及び第２のキャパシタと、前記第１のノー
ドと出力端子の電位差に対応する電圧を生成する第１の
差動入力部と、前記第２のノードと前記出力端子の電位
差に対応する電圧を生成する第２の差動入力部と、前記
切替信号で制御され、前記入力電圧が前記第１のノード
に伝達されているときに前記第２の差動入力部で生成さ
れた電圧を第３のノードに伝達し、該入力電圧が前記第
２のノードに伝達されているときには前記第１の差動入
力部で生成された電圧を該第３のノードに伝達する第２
のスイッチと、前記第３のノードの電圧に応じた電圧を
前記出力端子に出力する出力部とを備えている。
【００１５】第１の発明によれば、以上のようにサンプ
ル・ホールド回路を構成したので、次のような作用が行
われる。
ル・ホールド回路を構成したので、次のような作用が行
われる。
【００１６】第１のスイッチを介して入力電圧が第１の
ノードに伝達されると、この入力電圧が第１のキャパシ
タと第１の差動入力部に保持される。一方、第２のキャ
パシタと第２の差動入力部に保持されていた電圧は、第
２のスイッチを介して第３のノードに伝達され、出力部
によって出力端子に出力される。
ノードに伝達されると、この入力電圧が第１のキャパシ
タと第１の差動入力部に保持される。一方、第２のキャ
パシタと第２の差動入力部に保持されていた電圧は、第
２のスイッチを介して第３のノードに伝達され、出力部
によって出力端子に出力される。
【００１７】また、切替信号によって第１及び第２のス
イッチが切り替えられ、第１の第１のスイッチを介して
入力電圧が第２のノードに伝達されると、この入力電圧
が第２のキャパシタと第２の差動入力部に保持される。
一方、第１のキャパシタと第１の差動入力部に保持され
ていた電圧は、第２のスイッチを介して第３のノードに
伝達され、出力部によって出力端子に出力される。
イッチが切り替えられ、第１の第１のスイッチを介して
入力電圧が第２のノードに伝達されると、この入力電圧
が第２のキャパシタと第２の差動入力部に保持される。
一方、第１のキャパシタと第１の差動入力部に保持され
ていた電圧は、第２のスイッチを介して第３のノードに
伝達され、出力部によって出力端子に出力される。
【００１８】第２の発明は、切替信号で制御されて入力
電圧を第１または第２のノードに伝達するスイッチと、
前記第１及び第２のノードに伝達された前記入力電圧を
それぞれ保持する第１及び第２のキャパシタと、前記切
替信号で制御され、前記入力電圧が前記第１のノードに
伝達されているときに前記第２のキャパシタに保持され
た電圧を出力端子に出力し、該入力電圧が前記第２のノ
ードに伝達されているときには前記第１のキャパシタに
保持されている電圧を該出力端子に出力するＡＭＰとを
備えたサンプル・ホールド回路において、このＡＭＰを
次のように構成している。
電圧を第１または第２のノードに伝達するスイッチと、
前記第１及び第２のノードに伝達された前記入力電圧を
それぞれ保持する第１及び第２のキャパシタと、前記切
替信号で制御され、前記入力電圧が前記第１のノードに
伝達されているときに前記第２のキャパシタに保持され
た電圧を出力端子に出力し、該入力電圧が前記第２のノ
ードに伝達されているときには前記第１のキャパシタに
保持されている電圧を該出力端子に出力するＡＭＰとを
備えたサンプル・ホールド回路において、このＡＭＰを
次のように構成している。
【００１９】即ち、このＡＭＰは、切替信号でオン／オ
フ制御されるトランジスタと第１のキャパシタの電圧で
導通状態が制御されるトランジスタが直列に接続された
第１の非反転入力部と、前記第１の非反転入力部と並列
に接続され、前記切替信号で該第１の非反転入力部とは
相補的にオン／オフ制御されるトランジスタと前記第２
のキャパシタの電圧で導通状態が制御されるトランジス
タが直列に接続された第２の非反転入力部と、前記第１
及び第２の非反転入力部と並列に接続され、出力端子の
電圧で導通状態が制御されるトランジスタを有する反転
入力部を有している。
フ制御されるトランジスタと第１のキャパシタの電圧で
導通状態が制御されるトランジスタが直列に接続された
第１の非反転入力部と、前記第１の非反転入力部と並列
に接続され、前記切替信号で該第１の非反転入力部とは
相補的にオン／オフ制御されるトランジスタと前記第２
のキャパシタの電圧で導通状態が制御されるトランジス
タが直列に接続された第２の非反転入力部と、前記第１
及び第２の非反転入力部と並列に接続され、出力端子の
電圧で導通状態が制御されるトランジスタを有する反転
入力部を有している。
【００２０】更に、このＡＭＰは、前記第１または第２
の非反転入力部に流れる電流と前記反転入力部に流れる
電流の差に応じた電圧を出力する差動電圧生成部と、前
記差動電圧生成部から出力される電圧によって導通状態
が制御され、前記切替信号でオン状態に制御された前記
第１または第２の非反転入力部に接続される前記第１ま
たは第２のキャパシタの電圧を、前記出力端子に出力す
るトランジスタを有する出力部を備えている。
の非反転入力部に流れる電流と前記反転入力部に流れる
電流の差に応じた電圧を出力する差動電圧生成部と、前
記差動電圧生成部から出力される電圧によって導通状態
が制御され、前記切替信号でオン状態に制御された前記
第１または第２の非反転入力部に接続される前記第１ま
たは第２のキャパシタの電圧を、前記出力端子に出力す
るトランジスタを有する出力部を備えている。
【００２１】第３の発明は、第２の発明におけるＡＭＰ
は、常時オン状態に設定されたトランジスタを反転入力
部のトランジスタに直列に接続している。
は、常時オン状態に設定されたトランジスタを反転入力
部のトランジスタに直列に接続している。
【００２２】第２、第３の発明によれば、次のような作
用が行われる。スイッチを介して入力電圧が第１のノー
ドに伝達されると、この入力電圧が第１のキャパシタに
保持される。このとき、第２のキャパシタに保持されて
いる電圧が、ＡＭＰから出力端子に出力される。次に、
スイッチを介して入力電圧が第２のノードに伝達される
と、この入力電圧が第２のキャパシタに保持される。こ
のとき第１のキャパシタに保持されている電圧が、ＡＭ
Ｐから出力端子に出力される。
用が行われる。スイッチを介して入力電圧が第１のノー
ドに伝達されると、この入力電圧が第１のキャパシタに
保持される。このとき、第２のキャパシタに保持されて
いる電圧が、ＡＭＰから出力端子に出力される。次に、
スイッチを介して入力電圧が第２のノードに伝達される
と、この入力電圧が第２のキャパシタに保持される。こ
のとき第１のキャパシタに保持されている電圧が、ＡＭ
Ｐから出力端子に出力される。
【００２３】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示すサンプル・ホールド回路の回
路図であり、図２中の要素と共通の要素には共通の符号
が付されている。
明の第１の実施形態を示すサンプル・ホールド回路の回
路図であり、図２中の要素と共通の要素には共通の符号
が付されている。
【００２４】このサンプル・ホールド回路は、入力電圧
ＩＮが与えられる入力端子１と切替信号ＳＷが与えられ
る制御端子２を有している。入力端子１は、第１のスイ
ッチ（例えば、ＴＧ）３ａ，３ｂを介して、それぞれノ
ードＮ１，Ｎ２に接続されている。ノードＮ１，Ｎ２と
接地電位ＧＮＤの間には、入力電圧ＩＮを保持するため
のキャパシタ４ａ，４ｂが接続されている。ノードＮ
１，Ｎ２には、また、差動入力部１０ａ，１０ｂの非反
転入力端子（＋）が接続されている。
ＩＮが与えられる入力端子１と切替信号ＳＷが与えられ
る制御端子２を有している。入力端子１は、第１のスイ
ッチ（例えば、ＴＧ）３ａ，３ｂを介して、それぞれノ
ードＮ１，Ｎ２に接続されている。ノードＮ１，Ｎ２と
接地電位ＧＮＤの間には、入力電圧ＩＮを保持するため
のキャパシタ４ａ，４ｂが接続されている。ノードＮ
１，Ｎ２には、また、差動入力部１０ａ，１０ｂの非反
転入力端子（＋）が接続されている。
【００２５】差動入力部１０ａ，１０ｂは、いずれも同
一の構成で、非反転入力端子と反転入力端子（−）の電
位差に対応する電圧を出力するものである。差動入力部
１０ａは、ＰチャネルＭＯＳトランジスタ（以下、「Ｐ
ＭＯＳ」という）１１，１２を有しており、これらのＰ
ＭＯＳ１１，１２のゲートが、それぞれ非反転入力端子
と反転入力端子に接続されている。
一の構成で、非反転入力端子と反転入力端子（−）の電
位差に対応する電圧を出力するものである。差動入力部
１０ａは、ＰチャネルＭＯＳトランジスタ（以下、「Ｐ
ＭＯＳ」という）１１，１２を有しており、これらのＰ
ＭＯＳ１１，１２のゲートが、それぞれ非反転入力端子
と反転入力端子に接続されている。
【００２６】ＰＭＯＳ１１，１２のソースは、ＰＭＯＳ
１３のドレインに接続され、このＰＭＯＳ１３のソース
が電源電位ＶＤＤに接続されている。ＰＭＯＳ１３のゲ
ートには、このＰＭＯＳ１３に流れる電流が一定の値に
なるように、バイアス電圧ＶＢが与えられている。
１３のドレインに接続され、このＰＭＯＳ１３のソース
が電源電位ＶＤＤに接続されている。ＰＭＯＳ１３のゲ
ートには、このＰＭＯＳ１３に流れる電流が一定の値に
なるように、バイアス電圧ＶＢが与えられている。
【００２７】ＰＭＯＳ１１，１２のドレインは、それぞ
れＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」
という）１４，１５を介して接地電位ＧＮＤに接続され
ている。ＮＭＯＳ１４，１５のゲートは、ＰＭＯＳ１２
のドレインに共通接続されている。そして、ＰＭＯＳ１
１のドレインから、非反転入力端子と反転入力端子の電
位差に対応した電圧が出力されるようになっている。
れＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」
という）１４，１５を介して接地電位ＧＮＤに接続され
ている。ＮＭＯＳ１４，１５のゲートは、ＰＭＯＳ１２
のドレインに共通接続されている。そして、ＰＭＯＳ１
１のドレインから、非反転入力端子と反転入力端子の電
位差に対応した電圧が出力されるようになっている。
【００２８】差動入力部１０ａ，１０ｂの出力側は、そ
れぞれ第２のスイッチ（例えば、ＴＧ）５ａ，５ｂを介
してノードＮ３に共通接続され、このノードＮ３に出力
部２０のＮＭＯＳ２１のゲートが接続されている。ＮＭ
ＯＳ２１のソースとドレインは、接地電位ＧＮＤと出力
端子７にそれぞれ接続されている。出力端子７と電源電
位ＶＤＤの間には、ＰＭＯＳ２２が接続され、このＰＭ
ＯＳ２２のドレインには、バイアス電圧ＶＢが与えられ
ている。また、ＮＭＯＳ２１のドレインとゲートの間に
は、位相特性補正用のキャパシタ２３が接続されてい
る。
れぞれ第２のスイッチ（例えば、ＴＧ）５ａ，５ｂを介
してノードＮ３に共通接続され、このノードＮ３に出力
部２０のＮＭＯＳ２１のゲートが接続されている。ＮＭ
ＯＳ２１のソースとドレインは、接地電位ＧＮＤと出力
端子７にそれぞれ接続されている。出力端子７と電源電
位ＶＤＤの間には、ＰＭＯＳ２２が接続され、このＰＭ
ＯＳ２２のドレインには、バイアス電圧ＶＢが与えられ
ている。また、ＮＭＯＳ２１のドレインとゲートの間に
は、位相特性補正用のキャパシタ２３が接続されてい
る。
【００２９】更に、制御端子２の切替信号ＳＷは、ＴＧ
３ａ，５ｂの制御信号として与えられると共に、インバ
ータ８で反転されてＴＧ３ｂ，５ａの制御信号として与
えられるようになっている。
３ａ，５ｂの制御信号として与えられると共に、インバ
ータ８で反転されてＴＧ３ｂ，５ａの制御信号として与
えられるようになっている。
【００３０】次に、動作を説明する。切替信号ＳＷが
“Ｈ”の時、ＴＧ３ａ，５ｂがオン状態となり、ＴＧ３
ｂ，５ａがオフ状態となる。これにより、入力端子１に
与えられた入力電圧ＩＮは、ＴＧ３ａを通ってキャパシ
タ４ａに充電されると共に、差動入力部１０ａの非反転
入力端子に与えられる。差動入力部１０ａの反転入力端
子には、出力端子７の出力電圧ＯＵＴが与えられるの
で、この差動入力部１０ａから入力電圧ＩＮと出力電圧
ＯＵＴの差の電圧が出力される。しかし、ＴＧ５ａがオ
フ状態となっているので、ノードＮ３には出力されな
い。
“Ｈ”の時、ＴＧ３ａ，５ｂがオン状態となり、ＴＧ３
ｂ，５ａがオフ状態となる。これにより、入力端子１に
与えられた入力電圧ＩＮは、ＴＧ３ａを通ってキャパシ
タ４ａに充電されると共に、差動入力部１０ａの非反転
入力端子に与えられる。差動入力部１０ａの反転入力端
子には、出力端子７の出力電圧ＯＵＴが与えられるの
で、この差動入力部１０ａから入力電圧ＩＮと出力電圧
ＯＵＴの差の電圧が出力される。しかし、ＴＧ５ａがオ
フ状態となっているので、ノードＮ３には出力されな
い。
【００３１】一方、ＴＧ５ｂがオン状態となることによ
り、差動入力部１０ｂと出力部２０が接続され、電圧増
幅率１のボルテージ・フォロワ回路が構成される。これ
により、キャパシタ４ｂに充電されている電圧が、出力
電圧ＯＵＴとして出力端子７に出力される。
り、差動入力部１０ｂと出力部２０が接続され、電圧増
幅率１のボルテージ・フォロワ回路が構成される。これ
により、キャパシタ４ｂに充電されている電圧が、出力
電圧ＯＵＴとして出力端子７に出力される。
【００３２】次に、切替信号ＳＷが“Ｌ”になると、Ｔ
Ｇ３ａ，５ｂがオフ状態となり、ＴＧ３ｂ，５ａがオン
状態となる。これにより、入力端子１に与えられた入力
電圧ＩＮは、ＴＧ３ｂを通ってキャパシタ４ｂに充電さ
れると共に、差動入力部１０ｂの非反転入力端子に与え
られる。このとき、ＴＧ５ｂはオフ状態となっているの
で、入力電圧ＩＮは出力端子７には出力されない。
Ｇ３ａ，５ｂがオフ状態となり、ＴＧ３ｂ，５ａがオン
状態となる。これにより、入力端子１に与えられた入力
電圧ＩＮは、ＴＧ３ｂを通ってキャパシタ４ｂに充電さ
れると共に、差動入力部１０ｂの非反転入力端子に与え
られる。このとき、ＴＧ５ｂはオフ状態となっているの
で、入力電圧ＩＮは出力端子７には出力されない。
【００３３】一方、ＴＧ５ａがオン状態となるので、差
動入力部１０ａと出力部２０が接続されてボルテージ・
フォロワ回路が構成される。これにより、キャパシタ４
ａに充電されている電圧が、出力電圧ＯＵＴとして出力
端子７に出力される。
動入力部１０ａと出力部２０が接続されてボルテージ・
フォロワ回路が構成される。これにより、キャパシタ４
ａに充電されている電圧が、出力電圧ＯＵＴとして出力
端子７に出力される。
【００３４】以上のように、この第１の実施形態のサン
プル・ホールド回路は、入力電圧ＩＮを保持するキャパ
シタ４ａ，４ｂに、それぞれ差動入力部１０ａ，１０ｂ
の入力側を接続している。従って、入力電圧ＩＮは、Ｔ
Ｇ３ａ，３ｂを介してキャパシタ４ａ，４ｂと差動入力
部１０ａ，１０ｂの入力容量に同時に充電される。これ
により、差動入力部１０ａ，１０ｂの入力容量の影響に
よる誤差の発生を回避することができる。
プル・ホールド回路は、入力電圧ＩＮを保持するキャパ
シタ４ａ，４ｂに、それぞれ差動入力部１０ａ，１０ｂ
の入力側を接続している。従って、入力電圧ＩＮは、Ｔ
Ｇ３ａ，３ｂを介してキャパシタ４ａ，４ｂと差動入力
部１０ａ，１０ｂの入力容量に同時に充電される。これ
により、差動入力部１０ａ，１０ｂの入力容量の影響に
よる誤差の発生を回避することができる。
【００３５】更に、このサンプル・ホールド回路は、差
動入力部１０ａ，１０ｂの出力側を、それぞれＴＧ５
ａ，５ｂを介して共通の出力部２０に接続するように構
成している。通常、ＡＭＰの出力部に流れる電流は、差
動入力部の電流に比べて１桁以上大きいので、この１個
の出力部２０で共用することにより、消費電流を低減す
ることができる。
動入力部１０ａ，１０ｂの出力側を、それぞれＴＧ５
ａ，５ｂを介して共通の出力部２０に接続するように構
成している。通常、ＡＭＰの出力部に流れる電流は、差
動入力部の電流に比べて１桁以上大きいので、この１個
の出力部２０で共用することにより、消費電流を低減す
ることができる。
【００３６】（第２の実施形態）図３は、本発明の第２
の実施形態を示すサンプル・ホールド回路の回路図であ
り、図１中の要素と共通の要素には共通の符号が付され
ている。
の実施形態を示すサンプル・ホールド回路の回路図であ
り、図１中の要素と共通の要素には共通の符号が付され
ている。
【００３７】このサンプル・ホールド回路は、入力電圧
ＩＮが与えられる入力端子１と切替信号ＳＷが与えられ
る制御端子２を有し、この入力端子１は、スイッチ（例
えば、ＴＧ）３ａ，３ｂを介して、ノードＮ１，Ｎ２に
接続されている。ノードＮ１，Ｎ２と接地電位ＧＮＤの
間には、キャパシタ４ａ，４ｂが接続され、これらのノ
ードＮ１，Ｎ２には、ＡＭＰ３０の第１及び第２の非反
転入力部が接続されている。
ＩＮが与えられる入力端子１と切替信号ＳＷが与えられ
る制御端子２を有し、この入力端子１は、スイッチ（例
えば、ＴＧ）３ａ，３ｂを介して、ノードＮ１，Ｎ２に
接続されている。ノードＮ１，Ｎ２と接地電位ＧＮＤの
間には、キャパシタ４ａ，４ｂが接続され、これらのノ
ードＮ１，Ｎ２には、ＡＭＰ３０の第１及び第２の非反
転入力部が接続されている。
【００３８】即ち、ノードＮ１，Ｎ２には、ＡＭＰ３０
のＰＭＯＳ３１ａ，３１ｂのゲートがそれぞれ接続され
ている。ＰＭＯＳ３１ａ，３１ｂのソースは、それぞれ
スイッチ用のＰＭＯＳ３２ａ，３２ｂを介してノードＮ
３１に接続され、このノードＮ３１が、定電流回路を構
成するＰＭＯＳ３３を介して電源電位ＶＤＤに接続され
ている。ＰＭＯＳ３１ａ，３１ｂのドレインは、ノード
Ｎ３２に接続され、このノードＮ３２が、ＮＭＯＳ３４
を介して接地電位ＧＮＤに接続されている。
のＰＭＯＳ３１ａ，３１ｂのゲートがそれぞれ接続され
ている。ＰＭＯＳ３１ａ，３１ｂのソースは、それぞれ
スイッチ用のＰＭＯＳ３２ａ，３２ｂを介してノードＮ
３１に接続され、このノードＮ３１が、定電流回路を構
成するＰＭＯＳ３３を介して電源電位ＶＤＤに接続され
ている。ＰＭＯＳ３１ａ，３１ｂのドレインは、ノード
Ｎ３２に接続され、このノードＮ３２が、ＮＭＯＳ３４
を介して接地電位ＧＮＤに接続されている。
【００３９】更に、ノードＮ３１には、ＰＭＯＳ３５を
介してＰＭＯＳ３６のソースが接続されている。ＰＭＯ
Ｓ３５のゲートは接地電位ＧＮＤに接続され、常時オン
状態となるように設定されている。ＰＭＯＳ３６のゲー
トは出力端子７に接続され、ドレインはＮＭＯＳ３７の
ドレインとＮＭＯＳ３４，３７のゲートに共通接続され
ている。これらのＰＭＯＳ３１ａ，３１ｂ，３３，３６
と、ＮＭＯＳ３４，３７は、ＡＭＰ３０における差動入
力部を構成している。
介してＰＭＯＳ３６のソースが接続されている。ＰＭＯ
Ｓ３５のゲートは接地電位ＧＮＤに接続され、常時オン
状態となるように設定されている。ＰＭＯＳ３６のゲー
トは出力端子７に接続され、ドレインはＮＭＯＳ３７の
ドレインとＮＭＯＳ３４，３７のゲートに共通接続され
ている。これらのＰＭＯＳ３１ａ，３１ｂ，３３，３６
と、ＮＭＯＳ３４，３７は、ＡＭＰ３０における差動入
力部を構成している。
【００４０】一方、ノードＮ３２には、ＡＭＰ３０の出
力部を構成するＮＭＯＳ３８のゲートが接続されてい
る。ＮＭＯＳ３８のソースは接地電位ＧＮＤに接続さ
れ、ドレインは出力端子７に接続されている。出力端子
７は、定電流回路を構成するＰＭＯＳ３９を介して電源
電位ＶＤＤに接続されている。
力部を構成するＮＭＯＳ３８のゲートが接続されてい
る。ＮＭＯＳ３８のソースは接地電位ＧＮＤに接続さ
れ、ドレインは出力端子７に接続されている。出力端子
７は、定電流回路を構成するＰＭＯＳ３９を介して電源
電位ＶＤＤに接続されている。
【００４１】更に、制御端子２の切替信号ＳＷは、ＴＧ
３ａの制御信号として与えられると共に、ＰＭＯＳ３２
ａのゲートに与えられるようになっている。また、切替
信号ＳＷはインバータ８で反転され、ＴＧ３ｂの制御信
号として与えられると共に、ＰＭＯＳ３２ｂのゲートに
与えられるようになっている。
３ａの制御信号として与えられると共に、ＰＭＯＳ３２
ａのゲートに与えられるようになっている。また、切替
信号ＳＷはインバータ８で反転され、ＴＧ３ｂの制御信
号として与えられると共に、ＰＭＯＳ３２ｂのゲートに
与えられるようになっている。
【００４２】次に、動作を説明する。切替信号ＳＷが
“Ｈ”の時、ＴＧ３ａとＰＭＯＳ３２ｂがオン状態とな
り、ＴＧ３ｂとＰＭＯＳ３２ａがオフ状態となる。これ
により、ＰＭＯＳ３１ａ，３１ｂの内の、ＰＭＯＳ３１
ｂのゲートが、ＡＭＰ３０の非反転入力端子となり、キ
ャパシタ４ｂに保持された電圧が、出力電圧ＯＵＴとし
て出力端子７に出力される。一方、入力端子１に与えら
れた入力電圧ＩＮは、ＴＧ３ａを通ってキャパシタ４ａ
とＰＭＯＳ３１ａのゲートに与えられる。これにより、
キャパシタ４ａとＰＭＯＳ３１ａの入力容量（ゲート容
量）は、入力電圧ＩＮに充電される。
“Ｈ”の時、ＴＧ３ａとＰＭＯＳ３２ｂがオン状態とな
り、ＴＧ３ｂとＰＭＯＳ３２ａがオフ状態となる。これ
により、ＰＭＯＳ３１ａ，３１ｂの内の、ＰＭＯＳ３１
ｂのゲートが、ＡＭＰ３０の非反転入力端子となり、キ
ャパシタ４ｂに保持された電圧が、出力電圧ＯＵＴとし
て出力端子７に出力される。一方、入力端子１に与えら
れた入力電圧ＩＮは、ＴＧ３ａを通ってキャパシタ４ａ
とＰＭＯＳ３１ａのゲートに与えられる。これにより、
キャパシタ４ａとＰＭＯＳ３１ａの入力容量（ゲート容
量）は、入力電圧ＩＮに充電される。
【００４３】次に、切替信号ＳＷが“Ｌ”になると、Ｔ
Ｇ３ａとＰＭＯＳ３２ｂがオフ状態となり、ＴＧ３ｂと
ＰＭＯＳ３２ａがオン状態となる。これにより、ＰＭＯ
Ｓ３１ａ，３１ｂの内、ＰＭＯＳ３１ａのゲートが、Ａ
ＭＰ３０の非反転入力端子となり、キャパシタ４ａに保
持された電圧が、出力電圧ＯＵＴとして出力端子７に出
力される。一方、入力端子１に与えられた入力電圧ＩＮ
は、ＴＧ３ｂを通ってキャパシタ４ｂとＰＭＯＳ３１ｂ
のゲートに与えられる。従って、キャパシタ４ｂとＰＭ
ＯＳ３１ｂの入力容量は、入力電圧ＩＮに充電される。
Ｇ３ａとＰＭＯＳ３２ｂがオフ状態となり、ＴＧ３ｂと
ＰＭＯＳ３２ａがオン状態となる。これにより、ＰＭＯ
Ｓ３１ａ，３１ｂの内、ＰＭＯＳ３１ａのゲートが、Ａ
ＭＰ３０の非反転入力端子となり、キャパシタ４ａに保
持された電圧が、出力電圧ＯＵＴとして出力端子７に出
力される。一方、入力端子１に与えられた入力電圧ＩＮ
は、ＴＧ３ｂを通ってキャパシタ４ｂとＰＭＯＳ３１ｂ
のゲートに与えられる。従って、キャパシタ４ｂとＰＭ
ＯＳ３１ｂの入力容量は、入力電圧ＩＮに充電される。
【００４４】以上のように、この第２の実施形態のサン
プル・ホールド回路は、入力電圧ＩＮを保持するキャパ
シタ４ａ，４ｂに、それぞれＡＭＰ３０のＰＭＯＳ３１
ａ，３１ｂのゲートを接続している。これにより、入力
電圧ＩＮは、キャパシタ４ａ，４ｂとＰＭＯＳ３１ａ，
３１ｂの入力容量に同時に保持されるので、ＡＭＰ３０
の入力容量の影響による誤差の発生を、回避することが
できる。
プル・ホールド回路は、入力電圧ＩＮを保持するキャパ
シタ４ａ，４ｂに、それぞれＡＭＰ３０のＰＭＯＳ３１
ａ，３１ｂのゲートを接続している。これにより、入力
電圧ＩＮは、キャパシタ４ａ，４ｂとＰＭＯＳ３１ａ，
３１ｂの入力容量に同時に保持されるので、ＡＭＰ３０
の入力容量の影響による誤差の発生を、回避することが
できる。
【００４５】更に、このサンプル・ホールド回路は、１
組のＡＭＰ３０で、キャパシタ４ａ，４ｂに保持された
電圧を電圧増幅率１で増幅して出力するようにしている
ので、回路構成の簡素化と消費電流の低減が可能にな
る。
組のＡＭＰ３０で、キャパシタ４ａ，４ｂに保持された
電圧を電圧増幅率１で増幅して出力するようにしている
ので、回路構成の簡素化と消費電流の低減が可能にな
る。
【００４６】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。
【００４７】（ａ） このサンプル・ホールド回路は、
液晶パネルの薄膜トランジスタ駆動回路に限定されず、
アナログ・ディジタル変換器等において、アナログ電圧
をタイミング信号によって一旦保持する回路として適用
可能である。
液晶パネルの薄膜トランジスタ駆動回路に限定されず、
アナログ・ディジタル変換器等において、アナログ電圧
をタイミング信号によって一旦保持する回路として適用
可能である。
【００４８】（ｂ） 図１中の差動入力部１０ａ，１０
ｂと出力部２０によるＡＭＰ、及び図３中のＡＭＰ３０
は、電圧増幅率１のボルテージ／フォロワ回路である
が、その他の増幅率を有するＡＭＰでも同様に適用可能
である。
ｂと出力部２０によるＡＭＰ、及び図３中のＡＭＰ３０
は、電圧増幅率１のボルテージ／フォロワ回路である
が、その他の増幅率を有するＡＭＰでも同様に適用可能
である。
【００４９】（ｃ） 図３中のＡＭＰ３０において、各
トランジスタの特性によっては、レベル補正用のＰＭＯ
Ｓ３５を削除することができる。
トランジスタの特性によっては、レベル補正用のＰＭＯ
Ｓ３５を削除することができる。
【００５０】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１及び第２のキャパシタに接続されて、入
力電圧が与えられる第１及び第２の差動入力部を有して
いる。これにより、差動入力部の入力容量は、入力電圧
保持用のキャパシタと同じ電位に充電されるので、出力
電圧がこの入力容量によって影響されることがない。ま
た、第１及び第２の差動入力部には、第２のスイッチを
介して共通の出力部が接続されているので、２組のＡＭ
Ｐを使用するものに比べて、消費電流を低減することが
できる。
によれば、第１及び第２のキャパシタに接続されて、入
力電圧が与えられる第１及び第２の差動入力部を有して
いる。これにより、差動入力部の入力容量は、入力電圧
保持用のキャパシタと同じ電位に充電されるので、出力
電圧がこの入力容量によって影響されることがない。ま
た、第１及び第２の差動入力部には、第２のスイッチを
介して共通の出力部が接続されているので、２組のＡＭ
Ｐを使用するものに比べて、消費電流を低減することが
できる。
【００５１】第２の発明によれば、第１のキャパシタの
電圧で制御されるトランジスタを有する第１の非反転入
力部と、第２のキャパシタの電圧で制御されるトランジ
スタを有する第２の非反転入力部と、これらに並列に接
続された反転入力部が設けられたＡＭＰを備えている。
これにより、第１及び第２の非反転入力部のトランジス
タの入力容量は、入力電圧保持用の第１及び第２のキャ
パシタと同じ電位に充電されるので、ＡＭＰの出力電圧
が入力容量によって影響されることがない。また、第１
及び第２の反転入力部は、制御電圧でオン／オフ制御さ
れるトランジスタが直列に接続されているので、常に１
組のＡＭＰが構成され、第１の発明よりも更に消費電流
を低減することができる。
電圧で制御されるトランジスタを有する第１の非反転入
力部と、第２のキャパシタの電圧で制御されるトランジ
スタを有する第２の非反転入力部と、これらに並列に接
続された反転入力部が設けられたＡＭＰを備えている。
これにより、第１及び第２の非反転入力部のトランジス
タの入力容量は、入力電圧保持用の第１及び第２のキャ
パシタと同じ電位に充電されるので、ＡＭＰの出力電圧
が入力容量によって影響されることがない。また、第１
及び第２の反転入力部は、制御電圧でオン／オフ制御さ
れるトランジスタが直列に接続されているので、常に１
組のＡＭＰが構成され、第１の発明よりも更に消費電流
を低減することができる。
【００５２】第３の発明によれば、ＡＭＰの反転入力部
のトランジスタに、常時オン状態に設定されたトランジ
スタが直列に接続されている。これにより、非反転入力
部におけるオン／オフ制御用のトランジスタによるレベ
ル差が補正され、安定した差動増幅動作が可能になる。
のトランジスタに、常時オン状態に設定されたトランジ
スタが直列に接続されている。これにより、非反転入力
部におけるオン／オフ制御用のトランジスタによるレベ
ル差が補正され、安定した差動増幅動作が可能になる。
【図１】本発明の第１の実施形態を示すサンプル・ホー
ルド回路の回路図である。
ルド回路の回路図である。
【図２】従来のサンプル・ホールド回路の構成例を示す
回路図である。
回路図である。
【図３】本発明の第２の実施形態を示すサンプル・ホー
ルド回路の回路図である。
ルド回路の回路図である。
１ 入力端子 ２ 制御端子 ３ａ，３ｂ，５ａ，５ｂ ＴＧ（トランスファ・ゲー
ト） ４ａ，４ｂ キャパシタ ７ 出力端子 １０ａ，１０ｂ 差動入力部 ２０ 出力部 ３０ ＡＭＰ（バッファアンプ） ３１ａ，３１ｂ，３２ａ，３２ｂ，３５，３６ ＰＭ
ＯＳ ３４，３７，３８ ＮＭＯＳ
ト） ４ａ，４ｂ キャパシタ ７ 出力端子 １０ａ，１０ｂ 差動入力部 ２０ 出力部 ３０ ＡＭＰ（バッファアンプ） ３１ａ，３１ｂ，３２ａ，３２ｂ，３５，３６ ＰＭ
ＯＳ ３４，３７，３８ ＮＭＯＳ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX12 AX37 BX17 CX30 DX22 DX43 EX02 EY10 EY21 EZ00 EZ03 EZ06 EZ08 EZ09 FX18 GX01 GX02
Claims (3)
- 【請求項１】 切替信号で制御されて入力電圧を第１ま
たは第２のノードに伝達する第１のスイッチと、 前記第１及び第２のノードに伝達された前記入力電圧を
それぞれ保持する第１及び第２のキャパシタと、 前記第１のノードと出力端子の電位差に対応する電圧を
生成する第１の差動入力部と、 前記第２のノードと前記出力端子の電位差に対応する電
圧を生成する第２の差動入力部と、 前記切替信号で制御され、前記入力電圧が前記第１のノ
ードに伝達されているときに前記第２の差動入力部で生
成された電圧を第３のノードに伝達し、該入力電圧が前
記第２のノードに伝達されているときには前記第１の差
動入力部で生成された電圧を該第３のノードに伝達する
第２のスイッチと、 前記第３のノードの電圧に応じた電圧を前記出力端子に
出力する出力部とを、 備えたことを特徴とするサンプル・ホールド回路。 - 【請求項２】 切替信号で制御されて入力電圧を第１ま
たは第２のノードに伝達するスイッチと、前記第１及び
第２のノードに伝達された前記入力電圧をそれぞれ保持
する第１及び第２のキャパシタと、前記切替信号で制御
され、前記入力電圧が前記第１のノードに伝達されてい
るときに前記第２のキャパシタに保持された電圧を出力
端子に出力し、該入力電圧が前記第２のノードに伝達さ
れているときには前記第１のキャパシタに保持されてい
る電圧を該出力端子に出力するバッファアンプとを備え
たサンプル・ホールド回路において、 前記バッファアンプは、 前記切替信号でオン／オフ制御されるトランジスタと前
記第１のキャパシタの電圧で導通状態が制御されるトラ
ンジスタが直列に接続された第１の非反転入力部と、 前記第１の非反転入力部と並列に接続され、前記切替信
号で該第１の非反転入力部とは相補的にオン／オフ制御
されるトランジスタと前記第２のキャパシタの電圧で導
通状態が制御されるトランジスタが直列に接続された第
２の非反転入力部と、 前記第１及び第２の非反転入力部と並列に接続され、出
力端子の電圧で導通状態が制御されるトランジスタを有
する反転入力部と、 前記第１または第２の非反転入力部に流れる電流と前記
反転入力部に流れる電流の差に応じた電圧を出力する差
動電圧生成部と、 前記差動電圧生成部から出力される電圧によって導通状
態が制御され、前記切替信号でオン状態に制御された前
記第１または第２の非反転入力部に接続される前記第１
または第２のキャパシタの電圧を、前記出力端子に出力
するトランジスタを有する出力部とを、 備えたことを特徴とするサンプル・ホールド回路。 - 【請求項３】 前記バッファアンプは、常時オン状態に
設定されたトランジスタを前記反転入力部のトランジス
タに直列に接続したことを特徴とする請求項２記載のサ
ンプル・ホールド回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001175950A JP2002368592A (ja) | 2001-06-11 | 2001-06-11 | サンプル・ホールド回路 |
| US09/975,321 US6628148B2 (en) | 2001-06-11 | 2001-10-12 | Sample and hold circuit having a single control signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001175950A JP2002368592A (ja) | 2001-06-11 | 2001-06-11 | サンプル・ホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368592A true JP2002368592A (ja) | 2002-12-20 |
Family
ID=19017005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001175950A Pending JP2002368592A (ja) | 2001-06-11 | 2001-06-11 | サンプル・ホールド回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6628148B2 (ja) |
| JP (1) | JP2002368592A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7411420B2 (en) | 2003-02-28 | 2008-08-12 | Fujitsu Limited | High-speed input signal receiver circuit |
| US7453386B2 (en) | 2006-08-02 | 2008-11-18 | Samsung Electronics Co., Ltd. | Digital to analog converter and source driver |
| WO2010032727A1 (ja) * | 2008-09-17 | 2010-03-25 | 日本電気株式会社 | サンプルホールド回路およびその制御方法 |
| WO2010032726A1 (ja) * | 2008-09-17 | 2010-03-25 | 日本電気株式会社 | サンプルホールド回路およびその制御方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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