JPH04204891A - 液晶表示装置の駆動回路 - Google Patents
液晶表示装置の駆動回路Info
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- JPH04204891A JPH04204891A JP2338882A JP33888290A JPH04204891A JP H04204891 A JPH04204891 A JP H04204891A JP 2338882 A JP2338882 A JP 2338882A JP 33888290 A JP33888290 A JP 33888290A JP H04204891 A JPH04204891 A JP H04204891A
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 25
- 239000011159 matrix material Substances 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 abstract description 59
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- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はマトリクス型表示装置の駆動回路に関し、特に
、列電極駆動部が改良されたマトリクス型表示装置の駆
動回路に関する。
、列電極駆動部が改良されたマトリクス型表示装置の駆
動回路に関する。
(従来の技術)
従来のアクティブマトリクス型液晶表示装置の模式的構
造を第3図(a)に、その液晶表示装置の各部の信号波
形を同図(b)に示す。本液晶表示装置は、液晶表示パ
ネル11と、液晶パネル11を駆動するための、行電極
ドライバ12、列電極ドライバ14、信号制御部13、
データ制御部15等から成る駆動回路から構成される。
造を第3図(a)に、その液晶表示装置の各部の信号波
形を同図(b)に示す。本液晶表示装置は、液晶表示パ
ネル11と、液晶パネル11を駆動するための、行電極
ドライバ12、列電極ドライバ14、信号制御部13、
データ制御部15等から成る駆動回路から構成される。
液晶パネル11は、第3図(a)右側の拡大図に示され
るような構造を有する絵素がM行×N列配列して構成さ
れる。図に示されるように、各絵素にはTPTから成る
スイッチングトランジスタ11−cが設けられ、TPT
のゲートには行電極11−8が、ドレインには列電極1
1−bが、そしてソースには絵素液晶が接続される。M
本の行電極11−8は全て行電極ドライバ12に接続さ
れ、N本の列電極11−bは全て列電極ドライバ14に
接続される。
るような構造を有する絵素がM行×N列配列して構成さ
れる。図に示されるように、各絵素にはTPTから成る
スイッチングトランジスタ11−cが設けられ、TPT
のゲートには行電極11−8が、ドレインには列電極1
1−bが、そしてソースには絵素液晶が接続される。M
本の行電極11−8は全て行電極ドライバ12に接続さ
れ、N本の列電極11−bは全て列電極ドライバ14に
接続される。
行電極ドライバ12はシフトレジスタを中心に構成され
、第3図(b)に示すように、制御信号部13からのク
ロックパルスφ1に従って走査パルスSをシフトさせ、
各行電極11−aに順次出力してゆく。列電極ドライバ
14はシフトレジスタ、サンプルホールド回路等から成
り、データ制御部15から直列に送られてくる画像信号
を制御信号部13からのクロックパルスφ2に同期して
各列に対応するタイミングでサンプリングし、その信号
値を1水平走査期間(第3図(b)の走査波形における
F)だけホールドしてそれぞれの列電極に出力する。
、第3図(b)に示すように、制御信号部13からのク
ロックパルスφ1に従って走査パルスSをシフトさせ、
各行電極11−aに順次出力してゆく。列電極ドライバ
14はシフトレジスタ、サンプルホールド回路等から成
り、データ制御部15から直列に送られてくる画像信号
を制御信号部13からのクロックパルスφ2に同期して
各列に対応するタイミングでサンプリングし、その信号
値を1水平走査期間(第3図(b)の走査波形における
F)だけホールドしてそれぞれの列電極に出力する。
列電極ドライバ14には、各列電極11−b毎に第4図
(a)に示すようなサンプリングホールド回路が備えら
れている。同図に示すように、本回路は、サンプリング
部、ホールド、部、aカバソファ部から構成され、サン
プリング部には第1スイツチ21とサンプリングキャパ
シタ23(容量C11) 、ホールド部には第2スイツ
チ22とホールド牛ヤバシタ24(容量Cl2)、そし
て出カバ、ファ部には第3及び第4スイツチ26.27
とオペアンプ25が備えられている。第1スイツチ21
にはサンプリングパルスPaが、第2スイツチ22には
出力パルスPbが、第3及び第4スイツチ26.27に
はリセットパルスPcがそれぞれスイッチング制御信号
として入力され、これらスイ、。
(a)に示すようなサンプリングホールド回路が備えら
れている。同図に示すように、本回路は、サンプリング
部、ホールド、部、aカバソファ部から構成され、サン
プリング部には第1スイツチ21とサンプリングキャパ
シタ23(容量C11) 、ホールド部には第2スイツ
チ22とホールド牛ヤバシタ24(容量Cl2)、そし
て出カバ、ファ部には第3及び第4スイツチ26.27
とオペアンプ25が備えられている。第1スイツチ21
にはサンプリングパルスPaが、第2スイツチ22には
出力パルスPbが、第3及び第4スイツチ26.27に
はリセットパルスPcがそれぞれスイッチング制御信号
として入力され、これらスイ、。
チング制御信号パルスが7\イレベルとなったときに各
スイッチ21.22.26.27は導通状態となる。
スイッチ21.22.26.27は導通状態となる。
クロックパルスφlとこれらスイッチング制御信号Pa
、Pb、Pcのタイミングの関係を第4図(b)に示す
。まず、サンプリングパルスPaによりスイッチ21が
導通となり、入力画像信号のその時点での電圧がサンプ
リングキャパシタ23に印加される。この信号電圧の印
加によりサンプリングキャパシタ23が信号電圧電位ま
で充電されるため、サンプリングパルスPaがローレベ
ルに下がってスイ・ノチ21が非導通となった後も、こ
の信号電圧の値はサンプリングキャパシタ23に保持さ
れる。
、Pb、Pcのタイミングの関係を第4図(b)に示す
。まず、サンプリングパルスPaによりスイッチ21が
導通となり、入力画像信号のその時点での電圧がサンプ
リングキャパシタ23に印加される。この信号電圧の印
加によりサンプリングキャパシタ23が信号電圧電位ま
で充電されるため、サンプリングパルスPaがローレベ
ルに下がってスイ・ノチ21が非導通となった後も、こ
の信号電圧の値はサンプリングキャパシタ23に保持さ
れる。
このようにして、l水平走査期間内にN本の列電極11
−bの全てについて順次画像信号電圧がサンプリングさ
れた後、全ての列電極の第2スイツチ22に入力される
出力パルスpbがハイレベルとなり、スイッチ22が導
通となる。これにより、サンプリングキャパシタ23に
保持されていた信号電圧がホールドキャパシタ24に印
加され、ホールドキャパシタ24を同様に信号電圧レベ
ルまで充電する。ホールドキャパシタ24に保持された
信号電圧は次の1水平走査期間保持され、その間、信号
電圧はオペアンプ25を通じて対応する列電極11−b
に出力され続ける。
−bの全てについて順次画像信号電圧がサンプリングさ
れた後、全ての列電極の第2スイツチ22に入力される
出力パルスpbがハイレベルとなり、スイッチ22が導
通となる。これにより、サンプリングキャパシタ23に
保持されていた信号電圧がホールドキャパシタ24に印
加され、ホールドキャパシタ24を同様に信号電圧レベ
ルまで充電する。ホールドキャパシタ24に保持された
信号電圧は次の1水平走査期間保持され、その間、信号
電圧はオペアンプ25を通じて対応する列電極11−b
に出力され続ける。
1水平走査期間が終了すると第3及び第4スイツチ26
.27に入力されるリセットパルスPcがハイレベルと
なり、ホールドキャパシタ24に保持されている電圧は
これらのスイッチ26.27を通じて放電されて消滅す
る。これらスイッチ26.27が非導通に戻った後、前
の水平走査期間の間にサンプリングされ、サンプリング
キャパシタ23に保持されていた信号電荷がホールドキ
ャパシタ24に転送される。
.27に入力されるリセットパルスPcがハイレベルと
なり、ホールドキャパシタ24に保持されている電圧は
これらのスイッチ26.27を通じて放電されて消滅す
る。これらスイッチ26.27が非導通に戻った後、前
の水平走査期間の間にサンプリングされ、サンプリング
キャパシタ23に保持されていた信号電荷がホールドキ
ャパシタ24に転送される。
(発明が解決しようとする課H)
上記従来の列電極ドライバの構成では、入力画像信号か
らサンプリングされ、サンプリングキャパシタ23に保
持された信号電圧をホールドキャパシタ24に忠実に転
送するためには、サンプリングキャパシタ23の容量C
1lをホールドキャパシタ24の容量C12に対して十
分に大きくする必要がある。その理由は次の通りである
。
らサンプリングされ、サンプリングキャパシタ23に保
持された信号電圧をホールドキャパシタ24に忠実に転
送するためには、サンプリングキャパシタ23の容量C
1lをホールドキャパシタ24の容量C12に対して十
分に大きくする必要がある。その理由は次の通りである
。
サンプリングキャパシタ23の両電極間の電圧をV1%
ホールドキャパシタ24の両電極間の電圧をVgと
すると、これらの間には、 Vg” (C1l/ (C11+Cl2) l ・V
iという関係がある。この式の右辺は、C12の値が大
きくなるに従いVgがViよりも小さくなること、従ッ
テ、Vg=VfとするためにはCID>C12とする必
要があることを示している。また、両キャパシタ23.
24の間のスイッチ22にも抵抗成分が存在するため、
この点からもサンプリングキャパシタ23の容量C1l
を十分に大きな値とする必要がある。一方、ホールドキ
ャパシタ24の容量C12をあまり小さ(するとデータ
信号線への信号電圧の出力が十分に行われなくなるため
、CI2の値を小さくすることにも限界がある。
ホールドキャパシタ24の両電極間の電圧をVgと
すると、これらの間には、 Vg” (C1l/ (C11+Cl2) l ・V
iという関係がある。この式の右辺は、C12の値が大
きくなるに従いVgがViよりも小さくなること、従ッ
テ、Vg=VfとするためにはCID>C12とする必
要があることを示している。また、両キャパシタ23.
24の間のスイッチ22にも抵抗成分が存在するため、
この点からもサンプリングキャパシタ23の容量C1l
を十分に大きな値とする必要がある。一方、ホールドキ
ャパシタ24の容量C12をあまり小さ(するとデータ
信号線への信号電圧の出力が十分に行われなくなるため
、CI2の値を小さくすることにも限界がある。
これらのことから、従来の列電極ドライバではサンプリ
ングキャパシタ23の容量C1lをある程度以上の大き
い値にする必要があるが、C1lの値を大きくするとキ
ャパシタの素子面積が大きくなる。しかし、これは近年
の液晶表示装置の高精細化及び駆動回路の高集積化とい
う要請に反する。
ングキャパシタ23の容量C1lをある程度以上の大き
い値にする必要があるが、C1lの値を大きくするとキ
ャパシタの素子面積が大きくなる。しかし、これは近年
の液晶表示装置の高精細化及び駆動回路の高集積化とい
う要請に反する。
また、サンプリングキャパシタ23に信号電圧をサンプ
リングするための時間を長くとらなければならなくなる
ため、水平解像度向上の要請にも反する。
リングするための時間を長くとらなければならなくなる
ため、水平解像度向上の要請にも反する。
本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、上記欠点を解消し、液晶表示
装置の高精細化に対応することができる、高集積化可能
な駆動回路を提供することにある。
その目的とするところは、上記欠点を解消し、液晶表示
装置の高精細化に対応することができる、高集積化可能
な駆動回路を提供することにある。
(課題を解決するための手段)
本発明の表示装置の駆動回路は、互いに並行する複数の
列電極を有するマトリクス型液晶表示装置の列電極に信
号電圧を出力する駆動回路であって、1本の列電極毎に
、1水平走査期間内にサンプリングした画像信号電圧を
該水平走査期間の間保持する信号保持手段、1水平走査
期間の間は非導通であり、該水平走査期間が終了した後
に導通となって該信号保持手段に保持されている画像信
号電圧を次段に出力するスイッチ手段、及び該信号保持
手段と該スイッチ手段との間に設けられたバッファ手段
を備えており、そのことにより上記目的が達成される。
列電極を有するマトリクス型液晶表示装置の列電極に信
号電圧を出力する駆動回路であって、1本の列電極毎に
、1水平走査期間内にサンプリングした画像信号電圧を
該水平走査期間の間保持する信号保持手段、1水平走査
期間の間は非導通であり、該水平走査期間が終了した後
に導通となって該信号保持手段に保持されている画像信
号電圧を次段に出力するスイッチ手段、及び該信号保持
手段と該スイッチ手段との間に設けられたバッファ手段
を備えており、そのことにより上記目的が達成される。
(作用)
水平走査期間の後にスイッチ手段が導通となったとき、
信号保持手段に保持されている画像信号電圧がバッファ
手段を通して次段に(列電極に出力する電圧を出力期間
中保持するためのホールドキャパシタを介して列電極に
、あるいは列電極に直接)出力される。信号保持手段と
列電極との間にバッファ手段が介在することにより、信
号保持手段の放電量を小さくすることができ、信号保持
手段の容量を小さくすることができる。
信号保持手段に保持されている画像信号電圧がバッファ
手段を通して次段に(列電極に出力する電圧を出力期間
中保持するためのホールドキャパシタを介して列電極に
、あるいは列電極に直接)出力される。信号保持手段と
列電極との間にバッファ手段が介在することにより、信
号保持手段の放電量を小さくすることができ、信号保持
手段の容量を小さくすることができる。
(実施例)
本発明を実施例について以下に説明する。
第1図に本発明の一実施例の回路を示す。この回路は従
来の列電極ドライバにおける第4図(a)のサンプリン
グホールド回路に対応するものであり、第3図の列電極
ドライバ14中に各列電極11−b毎に備えられている
。本回路は第4図(a)に示した従来の回路のサンプリ
ング部、ホールド部、出力バッファ部に加え、サンプリ
ング部とホールド部との間にトランスファ部を有シてイ
ル。
来の列電極ドライバにおける第4図(a)のサンプリン
グホールド回路に対応するものであり、第3図の列電極
ドライバ14中に各列電極11−b毎に備えられている
。本回路は第4図(a)に示した従来の回路のサンプリ
ング部、ホールド部、出力バッファ部に加え、サンプリ
ング部とホールド部との間にトランスファ部を有シてイ
ル。
サンプリング部の第1スイツチ31及びサンプリングキ
ャパシタ32、ホールド部の第2スイツチ33及びホー
ルドキャパシタ35、出力バッファ部のオペアンプ36
及び第3、第4スイツチ37.38はそれぞれ第4図の
従来の回路の対応する素子と同様の機能を有する。また
、従来の回路と同様、第1〜第4スイツチ31.33.
37.38にはそれぞれサンプリングパルスPa、
出力パルスPb及びリセットパルスPcが入力される。
ャパシタ32、ホールド部の第2スイツチ33及びホー
ルドキャパシタ35、出力バッファ部のオペアンプ36
及び第3、第4スイツチ37.38はそれぞれ第4図の
従来の回路の対応する素子と同様の機能を有する。また
、従来の回路と同様、第1〜第4スイツチ31.33.
37.38にはそれぞれサンプリングパルスPa、
出力パルスPb及びリセットパルスPcが入力される。
本実施例においてサンプリング部とホールド部との間に
挿入されたトランスファ部は第2のオペアンプ34によ
り構成され、この第2オペアンプは、入力と同じ値の電
圧を出力するように調整されている。
挿入されたトランスファ部は第2のオペアンプ34によ
り構成され、この第2オペアンプは、入力と同じ値の電
圧を出力するように調整されている。
本実施例の回路の作用を次に説明する。本回路の入力端
子には、前段の画像信号増幅回路で増幅され、周期的に
反転された画像信号Vinが入力される。l水平期間中
の所定の時期に本回路の第1スイツチ31に入力される
サンプリングパルスPaがハイレベルとなり、その時点
での画像信号電圧Viがサンプリングキャパシタ32(
容量C1)に印加される。これにより、サンプリングキ
ャパシタ32の両端の電位差がViとなる。1水平期間
内に全ての列電極についてこのようなサンプリングが終
了すると、次の行の最初の列のサンプリングに戻る前に
、全ての列電極の第2スイツチ33に入力される出力パ
ルスpbがハイレベルとなり、第2スイツチ33が導通
となる。これにより、サンプリングキャパシタ32に保
持されている電圧Viが第2オペアンプ34に入力され
、上述の通り第2オペアンプ34は同じ電圧viを出力
する。この第2オペアンプ34の出力はホールドキャバ
7り35を急速に同じ電圧Viまで充電する。その後、
信号電圧が列電極から出力されるまでの動作は第4図の
従来の回路と同様である。
子には、前段の画像信号増幅回路で増幅され、周期的に
反転された画像信号Vinが入力される。l水平期間中
の所定の時期に本回路の第1スイツチ31に入力される
サンプリングパルスPaがハイレベルとなり、その時点
での画像信号電圧Viがサンプリングキャパシタ32(
容量C1)に印加される。これにより、サンプリングキ
ャパシタ32の両端の電位差がViとなる。1水平期間
内に全ての列電極についてこのようなサンプリングが終
了すると、次の行の最初の列のサンプリングに戻る前に
、全ての列電極の第2スイツチ33に入力される出力パ
ルスpbがハイレベルとなり、第2スイツチ33が導通
となる。これにより、サンプリングキャパシタ32に保
持されている電圧Viが第2オペアンプ34に入力され
、上述の通り第2オペアンプ34は同じ電圧viを出力
する。この第2オペアンプ34の出力はホールドキャバ
7り35を急速に同じ電圧Viまで充電する。その後、
信号電圧が列電極から出力されるまでの動作は第4図の
従来の回路と同様である。
本実施例ではサンプリング部とホールド部との間にトラ
ンスファ部を設け、トランスファ部のオペアンプ34が
サンプリングキャパシタ32に保持されている信号電圧
をホールドキャパシタ35に移転するため、サンプリン
グキャパシタ32の容量C1はそれほど大きな値である
必要がない。従って、第1図のサンプリングホールド回
路を小型化することができ、駆動回路及び液晶表示装置
全体を小型化することができる。また、サンプリングコ
ンデンサ32の容量C1が小さくて済むことから、サン
プリング時間を短くすることができるとともに、オペア
ンプ34によりホールドキャパシタ35の充電時間も短
縮されるため、液晶表示装置の高精細化にも適応するこ
とができる。
ンスファ部を設け、トランスファ部のオペアンプ34が
サンプリングキャパシタ32に保持されている信号電圧
をホールドキャパシタ35に移転するため、サンプリン
グキャパシタ32の容量C1はそれほど大きな値である
必要がない。従って、第1図のサンプリングホールド回
路を小型化することができ、駆動回路及び液晶表示装置
全体を小型化することができる。また、サンプリングコ
ンデンサ32の容量C1が小さくて済むことから、サン
プリング時間を短くすることができるとともに、オペア
ンプ34によりホールドキャパシタ35の充電時間も短
縮されるため、液晶表示装置の高精細化にも適応するこ
とができる。
次に本発明の第2実施例を第2図により説明する。本実
施例の列電極ドライバでは、1本の列電極に対して2m
の並列に接続されたサンプリングホールト回路が設けら
れている。各サンプリングホールド回路の構成は同一で
あり、第1スイツチ41.42、キャパシタ43.44
、オペアンプ45.46、及び第2スイツチ47.48
から構成される。ある1つの水平走査期間には、サンプ
リングパルスPdにより一方(ここでは、第2図の上の
方のサンプリングホールド回路とする)の第1スイツチ
41がその列電極に対応する時点で導通となってその時
点での画像信号をサンプリングし、キャパシタ43に信
号電圧を保持する。この間、上の方の第2スイツチ47
は常に非導通となっており(出力パルスPfがローレベ
ルとなっている)、信号電圧はキャパシタ43に保持さ
れたままである。また、下の方の第1スイツチも常に非
導通となっており(サンプリングパルスpeがローレベ
ルとなっている)、この水平走査期間の画像信号は上の
方の回路でのみサンプリングされる。
施例の列電極ドライバでは、1本の列電極に対して2m
の並列に接続されたサンプリングホールト回路が設けら
れている。各サンプリングホールド回路の構成は同一で
あり、第1スイツチ41.42、キャパシタ43.44
、オペアンプ45.46、及び第2スイツチ47.48
から構成される。ある1つの水平走査期間には、サンプ
リングパルスPdにより一方(ここでは、第2図の上の
方のサンプリングホールド回路とする)の第1スイツチ
41がその列電極に対応する時点で導通となってその時
点での画像信号をサンプリングし、キャパシタ43に信
号電圧を保持する。この間、上の方の第2スイツチ47
は常に非導通となっており(出力パルスPfがローレベ
ルとなっている)、信号電圧はキャパシタ43に保持さ
れたままである。また、下の方の第1スイツチも常に非
導通となっており(サンプリングパルスpeがローレベ
ルとなっている)、この水平走査期間の画像信号は上の
方の回路でのみサンプリングされる。
しかし、出力パルスPfがインバータ49により反転し
て(ハイレベルで)入力するため、下の方の第2スイツ
チ48はこの水平走査期間の間、常に導通となり、後述
するように、荊の水平走査期間の間にサンプリングされ
、下の方のキャパシタ44に保持されていた信号電圧が
列電極5oに出力される。
て(ハイレベルで)入力するため、下の方の第2スイツ
チ48はこの水平走査期間の間、常に導通となり、後述
するように、荊の水平走査期間の間にサンプリングされ
、下の方のキャパシタ44に保持されていた信号電圧が
列電極5oに出力される。
次の水平走査期間ではそれとは逆に、出力パルスPfが
ハイレベルとなり、下の方の第2スイツチ48が非導通
となる。それと同時に、下の方の第1スイツチ42がサ
ンプリングパルスPeにより同様の時点で導通となって
画像信号をサンプリングし、キャパシタ44に信号電圧
を保持する。上の方のサンプリングホールド回路では、
出力パルスPfがハイレベルであるため、第2スイツチ
47が常に導通となり、キャパシタ43に保持されてい
る、前の水平走査期間の間にサンプリングした画像信号
電圧がオペアンプ45に入力され、同じ電圧で列電極5
0に出力される。
ハイレベルとなり、下の方の第2スイツチ48が非導通
となる。それと同時に、下の方の第1スイツチ42がサ
ンプリングパルスPeにより同様の時点で導通となって
画像信号をサンプリングし、キャパシタ44に信号電圧
を保持する。上の方のサンプリングホールド回路では、
出力パルスPfがハイレベルであるため、第2スイツチ
47が常に導通となり、キャパシタ43に保持されてい
る、前の水平走査期間の間にサンプリングした画像信号
電圧がオペアンプ45に入力され、同じ電圧で列電極5
0に出力される。
これらいずれの水平走査期間においても、第2スイツチ
47又は48が導通となり、キャパシタ43又は44か
ら列電極5oに信号電圧が出力される際には、キャパシ
タ43又は44と列電極50との間にオペアンプ45が
介在する。このため、キャパシタ43の放電量を非常に
小さくすることができ、キャパシタ43の容量を小さく
することが可能となる。
47又は48が導通となり、キャパシタ43又は44か
ら列電極5oに信号電圧が出力される際には、キャパシ
タ43又は44と列電極50との間にオペアンプ45が
介在する。このため、キャパシタ43の放電量を非常に
小さくすることができ、キャパシタ43の容量を小さく
することが可能となる。
(発明の効果)
本発明によれば、液晶表示装置の列電極駆動回路におい
て、サンプリングした画像信号を保持するキャパシタの
後段にアンプを置くため、キャパシタ容量を小さくする
ことができる。このため、列電極駆動回路の集積度を上
げ、駆動回路あるいはそれを組み込んだ液晶表示装置の
サイズを小さくすることができる。また、サンプリング
キャパシタの充電時間を短くすることができるため、液
晶表示装置の高精細化にも対応することができる。
て、サンプリングした画像信号を保持するキャパシタの
後段にアンプを置くため、キャパシタ容量を小さくする
ことができる。このため、列電極駆動回路の集積度を上
げ、駆動回路あるいはそれを組み込んだ液晶表示装置の
サイズを小さくすることができる。また、サンプリング
キャパシタの充電時間を短くすることができるため、液
晶表示装置の高精細化にも対応することができる。
4、 0 な1日
第1図は本発明の一実施例としての液晶表示装置の列駆
動回路中の1個のサンプリングボールド回路の回路図、
第2図は本発明の他の実施例の回路図、第3図は液晶表
示装置全体の概略構成図、第4図は従来の駆動回路の回
路図である。
動回路中の1個のサンプリングボールド回路の回路図、
第2図は本発明の他の実施例の回路図、第3図は液晶表
示装置全体の概略構成図、第4図は従来の駆動回路の回
路図である。
11・・・液晶パネル、12・・・行電極ドライバ、1
3・・・走査パルス制御部、14・・・列電極ドライバ
、15・・・データ制御部、31.33.37.38.
41.42.47.48・・・スイッチ、34.36.
45.46・・・オペアンプ、32・・・サンプリング
キャパシタ、35・・・ホールドキャパシタ、43.4
4・・・サンプリングホールド共用キャパシタ、49・
・・インバータゲート、50・・・列電極量 上
3・・・走査パルス制御部、14・・・列電極ドライバ
、15・・・データ制御部、31.33.37.38.
41.42.47.48・・・スイッチ、34.36.
45.46・・・オペアンプ、32・・・サンプリング
キャパシタ、35・・・ホールドキャパシタ、43.4
4・・・サンプリングホールド共用キャパシタ、49・
・・インバータゲート、50・・・列電極量 上
Claims (1)
- 【特許請求の範囲】 1、互いに並行する複数の列電極を有するマトリクス型
液晶表示装置の列電極に信号電圧を出力する駆動回路で
あって、1本の列電極毎に、1水平走査期間内にサンプ
リングした画像信号電圧を該水平走査期間の間保持する
信号保持手段、1水平走査期間の間は非導通であり、該
水平走査期間が終了した後に導通となって該信号保持手
段に保持されている画像信号電圧を次段に出力するスイ
ッチ手段、及び 該信号保持手段と該スイッチ手段との間に設けられたバ
ッファ手段 を備えている液晶表示装置の駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2338882A JPH04204891A (ja) | 1990-11-30 | 1990-11-30 | 液晶表示装置の駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2338882A JPH04204891A (ja) | 1990-11-30 | 1990-11-30 | 液晶表示装置の駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04204891A true JPH04204891A (ja) | 1992-07-27 |
Family
ID=18322275
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2338882A Pending JPH04204891A (ja) | 1990-11-30 | 1990-11-30 | 液晶表示装置の駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04204891A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08185140A (ja) * | 1994-12-26 | 1996-07-16 | Internatl Business Mach Corp <Ibm> | サンプル・ホールド回路及び液晶表示装置 |
US5708454A (en) * | 1993-05-31 | 1998-01-13 | Sharp Kabushiki Kaisha | Matrix type display apparatus and a method for driving the same |
-
1990
- 1990-11-30 JP JP2338882A patent/JPH04204891A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5708454A (en) * | 1993-05-31 | 1998-01-13 | Sharp Kabushiki Kaisha | Matrix type display apparatus and a method for driving the same |
JPH08185140A (ja) * | 1994-12-26 | 1996-07-16 | Internatl Business Mach Corp <Ibm> | サンプル・ホールド回路及び液晶表示装置 |
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