JP2673615B2 - 集積回路の製造方法及びメモリセル - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に集積回路、特に、
セルフアラインコンタクト領域の製造方法およびその方
法を用いるスタックトキャパシタに関する。

【０００２】

【従来の技術】高集積化する目的の一つは、集積回路全
体の寸法を維持したまま若しくは寸法を縮小して、使用
可能なメモリ数を増加させることである。ダイナミック
・ランダムアクセスメモリ（ＤＲＡＭ）の場合には、１
チップ上で６４Ｋから１メガバイト級を越える容量まで
に増加してきた。

【０００３】メモリ容量が増大すればそれだけメモリセ
ルの密度は向上する。１チップ上にできるだけ多くのセ
ルを凝縮しようとして、種々の技術が利用されてきた
が、現在のところ、次の３つの基本的なタイプのメモリ
セルが用いられている。

【０００４】その第１はフラットメモリセルであり、こ
れはその名が示す如く、メモリセル用としてフラット型
キャパシタ（電極が基板の表面と平行になるように製造
されている）及びトランジスタを使っている。この構成
の主な欠点は、各キャパシタ用として使用可能な表面積
が減少するに従って、容量すなわち記憶単位を表す電荷
の保持能力が低下する点にある。

【０００５】第２のタイプとしては、トレンチ（溝）型
キャパシタが使用されている。このトレンチ型キャパシ
タは基板内に形成されるウエル（ｗｅｌｌ）を利用し、
これによって電荷が、高濃度でドープされたトレンチ壁
とこのトレンチ内の電極のキャパシタに蓄積される。こ
のタイプのキャパシタの大きな欠点は、基板が高濃度で
ドープされていない場合又はトレンチセル同士が接近し
過ぎている場合に、トレンチ壁から隣接のキャパシタへ
と電荷が漏れることである。

【０００６】第３のタイプとしては、スタックトキャパ
シタが使用されている。このスタックトキャパシタはそ
の構成からして、セル外の素子（ワード線又は絶縁層）
の上に重ねるか、若しくは「積層」するキャパシタであ
る。このメモリセルの欠点は、その素子の表面積が減少
するにつれてキャパシタの面積が減ることである。

【０００７】以上のような種々の問題点を解決するため
に提案された一つの解決策は、フラット型キャパシタの
製造技術を用いて、一方を他方の上部に載せた２キャパ
シタを製造することである。この構造は並列接続でのキ
ャパシタの容量（Ｃ＝Ｃ１＋Ｃ２）を利用したもので、
これによりキャパシタの表面積は１キャパシタのメモリ
セルよりも小さくすることができ、かつ同程度又はより
大きな容量を得ることができる。その結果、より高集積
化が可能となる。

【０００８】

【発明が解決しようとする課題】上記の多層のキャパシ
タの大きな問題点は、上部キャパシタ電極を、メモリセ
ルへのアクセスを制御するパストランジスタに接続する
ことが非常に難しいことである。このことは、全ての多
層構造において、あるレベルと別のレベルとを接続する
場合にも当てはまる。従って標準的なプロセスにおいて
は通常、絶縁層を上部キャパシタの電極の上に配設して
おり、この上部の電極とパストランジスタの両方にエッ
チングにより小さい孔を設け（それぞれ１平方ミクロン
の単位で）、レベルの異なる２つの層を接続するために
金属の層を堆積していた。

【０００９】このような接続は、空間的な無駄が非常に
大きくなり、かつ金属コンタクト層がメモリセルすなわ
ちパストランジスタのゲートの縁部に最も接近できる距
離についても、製造に使用するシステムのアラインメン
ト誤差及びエッチングの誤差によって規定されることに
なる。このためマルチキャパシタのメモリセルは、これ
までのところ実際的ではなかった。

【００１０】このような事情に鑑みて、本発明は上記課
題を解決するため小占有面積で大容量を有するメモリセ
ルを提供することを目的としている。また本発明の別の
目的は、最小の追加工程でもってコンタクト領域を提供
することにある。

【００１２】更に、複数の層間のいずれの導電層とも短
絡することなく、上側の層と下側の層とを接続するコン
タクトが形成された多層配線構造の集積回路の製造方法
を提供することである。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に記載の集積回路の製造方法にお
いては、基板導電領域上に、第１キャパシタの誘電体
層、第１導電層、第２キャパシタの誘電体層、一つの導
電層を順次形成して、絶縁層と導電層が交互に堆積した
複数の層を形成する工程と、第１導電層、第２キャパシ
タの誘電体層、前記一つの導電層からなる複数の層をエ
ッチングして、第１キャパシタの誘電体層の露出面上
に、第１導電層、第２キャパシタの誘電体層、および前
記一つの導電層の各側端によって構成された共通の側壁
を形成する工程と、第１キャパシタの誘電体層の露出面
上と、前記共通の側壁に接する部分に絶縁層を配設し、
基板導電領域上に形成された第１キャパシタの誘電体層
と前記絶縁層をエッチングして、基板導電領域の上面を
露出するとともに共通の側壁に接する部分に絶縁スティ
ックを残して、第１導電層の側端部分を電気的に絶縁す
る工程と、前記一つの導電層の露出面、基板導電領域の
露出面、及び絶縁性スティック上に電気的導電層を形成
して、前記一つの導電層と基板導電領域とが、第１導電
層と結合することなく電気的に接続する工程と、を含ん
でいることを特徴としている。

【００１４】また、本発明の請求項２に記載の集積回路
のメモリセルは、キャパシタが、第１キャパシタと第２
キャパシタとからなってパストランジスタに並列接続さ
れ、第１キャパシタは、基板の上面から基板内に伸びる
第１基板導電領域と、第１絶縁層を介して第１基板導電
領域上に形成される第１導電層とからなり、第２キャパ
シタは、第１導電層と、第２絶縁層を介して第１導電層
上に形成される第２導電層とからなり、第１導電層は、
第１キャパシタ及び第２キャパシタの共通電極として定
電位にに接続され、第１導電層、第２絶縁層及び第２導
電層は、それらの側端に接して形成された絶縁スティッ
クを有し、パストランジスタは、第１基板導電領域に隣
接すると共に基板を通って電気的に接続する第２基板導
電領域を有し、第２導電層の露出面、絶縁性スティック
の露出面及び第２基板導電領域の上部露出面の上に接続
する電気的導電層が形成され、第１基板導電領域及び第
２導電層がそれらの中間の第１導電層と導通されること
なくパストランジスタに接続されていることを特徴とす
る特徴としている。また、請求項３には、１キャパシタ
・１トランジスタの集積回路メモリセルの製造方法の構
成が示されている。

【００１５】

【作用】本発明によれば、第１キャパシタは第１の基板
導電領域および第１導電層を電極として形成され、第２
キャパシタは第１導電層および第２導電層を電極として
形成され、第２の基板導電領域が電気的導電層を介して
第２キャパシタの第２導電層に接続されるとともに、前
記基板を介して第１キャパシタの第１の基板導電領域に
接続されることにより、１キャパシタ・１トランジスタ
の集積回路メモリセルを形成する。

【００１６】本発明では、保護膜及び絶縁性スティック
を使用して、２つの層間のコンタクトを取るため、この
コンタクトは中間に介在する層と短絡することはない。
また、導電性の層と絶縁性の層とを交互に形成するた
め、追加される工程が最少限で済むという独特の特徴が
ある。これらの層をエッチングしながら、同一の導電性
／絶縁性パターンでもって交互に追加の層を形成する。
なおこれらの各エッチングは導電層もしくは絶縁層の上
面において停止する。そしてコンタクト層を堆積するこ
とにより、最上部キャパシタの電極とメモリセルのパス
トランジスタとを接続するようになっている。

【００１７】

【実施例】以下に、図１に簡略化して示したメモリセル
のモデルと関連させて本発明の実施例について説明す
る。ここで本発明のキャパシタは、別のメモリ回路の要
求に適合するように本発明の趣旨に基づいて種々の変形
が可能である。

【００１８】図１は代表的なメモリセルの電気的等価回
路図を示し、メモリセル１０は２つのキャパシタ１２，
１４とパストランジスタ１６より構成されている。これ
らのキャパシタ１２，１４は、プレート電極４２がアー
ス接続され、ストレージ電極４６がパストランジスタ１
６のドレイン７６に接続される配置となっている。この
パストランジスタ１６のソース及びゲート７２は、従来
から周知のようにそれぞれビット線及びワード線に接続
している。トランジスタ１６は、エンハンスメント型若
しくはデプレション型のＦＥＴ等のスイッチング素子か
ら構成することができる。

【００１９】図２の平面図は、本発明の実施例によって
形成されたメモリアレーの一部を示し、４つ分のメモリ
セル１０を示してある。当然のことながらアレーには同
様なセルを数百万個含んでいるが、図２は単に一例とし
て示したものである。このアレー中の各メモリセル１０
には、本発明の実施例に基づいて形成されたキャパシタ
１２，１４、及びパストランジスタ１６を含んでいる。

【００２０】図２にはまた、各メモリセルに関連するビ
ット線または接続線１８、及びワード線２０が示されて
いる。そしてセルのインプラントカット（ｉｍｐｌａｎ
ｔｃｕｔ：基板導電領域）が符号２２において示され、
このインプラントカット２２を覆うようにセルキャパシ
タの境界が符号２４において示されている。このセルキ
ャパシタの境界２４は一般に、以下で説明するＭ−１に
おけるマスクによって規定される。さらに符号２６は一
般に、後述するマスクＭ−２での開口部を示している。
パストランジスタ１６は一般に開口部２６とワード線２
０との交点として規定され、セルキャパシタはその境界
２４によって規定される。接続線１８は、メモリセルの
キャパシタ１４をトランジスタ１６のソース／ドレイン
に接続する導電層ということである。この接続の詳細に
ついては以下で説明する。

【００２１】図３は本発明の一実施例を示す工程断面図
である。先ず本発明の実施例は、周知のｐドープされた
単結晶シリコンの基板若しくはウエハ３０から開始す
る。このとき別の基板を使用することもできるし、ｐド
ーピングを変更することもできる。

【００２２】続いて本実施例では、基板３０の上面３２
にフィールドシールドを形成する。このフィールドシー
ルドは一般に、シェフィールド・イートン・ジュニア氏
等の米国特許第４，５７０，３３１号明細書において説
明されている方法、若しくはその変形例によって形成さ
れる。すなわち本実施例においては、このフィールドシ
ールドのイオン注入を基板３０の上面３２に行い、これ
によりアクティブパストランジスタ１６及びフィールド
シールド分離トランジスタのしきい値電圧を調整する。
好ましくはこのフィールドシールド自体は次の２つの層
によって構成される。最初にフィールドシールド酸化膜
３６を、基板上に直接、好適な９２０℃のウエット酸素
雰囲気中で約６２ｎｍの厚さまで成長させて形成する。

【００２３】次に、セルのインプラントカット（第１基
板導電領域）３８をパターン化するために周知のホトレ
ジスト（図示せず）を用いる。このセルのインプラント
カット３８にはこの部分を導電性にするため６０ＫｅＶ
で約５×１０^１４／ｃｍ^２のドーズ量でリンを注入す
る。この工程によって、実施例における第１すなわち下
部キャパシタのストレージ電極をフィールドシールド酸
化膜３６の内方に形成する。その後ホトレジストを除去
する。その結果、酸化膜３６が図３に示すようにエッチ
ングされ、これによりセルのインプラントカット３８の
端部がセルフアラインされることになる。

【００２４】絶縁性の第１キャパシタの誘電体層（第１
絶縁層）４０をこの構造の上面全体に堆積させる。本実
施例では、この第１キャパシタの誘電体層は、７２０℃
のＳｉＨ_２Ｃ_１２／ＮＨ_３雰囲気中で堆積させた０．０
１６ないし０．０２０ミクロン厚の窒化シリコン（Ｓｉ
ｌｉｃｏｎ ｎｉｔｒａｄｅ）を有する。そしてこのよ
うにして形成された構造を、９２０℃のＨＣＬ／Ｏ_２雰
囲気中で８０分間にわたって酸化することによって、第
１キャパシタの誘電体層を形成する。次に、本実施例で
は、好ましくは１０^２０／ｃｍ^３以上のリンをドープし
たフィールドシールドポリシリコン層（第１導電層）４
２を、周知の方法により第１キャパシタの誘電体層４０
の上面全体に約０．１５ミクロンの厚さに堆積させる。

【００２５】このフィールドシールド層は全てのキャパ
シタに共通となり、ある部分をＶｓｓ（接地電位）に接
続することによってこの全ての部分がグランドに接続さ
れることになる。なお、このフィールドシールド層をメ
モリ回路上の別の定電位源に接続することもできる。ま
た、このフィールドシールド層はこのメモリセルを他の
メモリセルから絶縁するとともに、メモリセルキャパシ
タの共通電極若しくは中間電極としても作用する。

【００２６】次に、絶縁性の第２キャパシタの誘電体層
（第２絶縁層）４４をフィールドシールド層４２を覆っ
て堆積若しくは成長させる。この誘電体層４４は窒化シ
リコン膜からなり、ＣＶＤ法により約０．０１８ミクロ
ンの厚さに堆積される。なお、この誘電体層４４はキャ
パシタ素子を所望の容量にするため、その構成及び厚さ
を周知の方法によって変更することもできる。

【００２７】次に、酸化工程が実行され、この誘電体層
４４を酸化することにより窒化物からなる誘電体層内の
ギャップを修復させるとともに導電性低減のためのシリ
コン酸化膜を形成させる。

【００２８】次に、周知の方法によって一つ導電層であ
る第２電極層４６を形成する。この具体例では第２電極
層４６は、ＣＶＤ法により約０．１５ミクロンの厚さに
堆積された導電物をドープしたポリシリコンよりなり、
このＣＶＤ工程はディシラン（Ｓｉ_２Ｈ_６）及びフォス
フィン（ＰＨ_３）を用いたＡＳＭ垂直炉内で行い、これ
によってポリシリコン中に１０^２０／ｃｍ^３以上のリン
をドービングさせる。なお、この第２電極層４６は、後
に図１０および図１１に関連して説明するパストランジ
スタ１６のソース／ドレインに接続される。

【００２９】続いて、絶縁性ストップ酸化膜（絶縁層）
４８を堆積によって形成する。このストップ酸化膜４８
はその名が示す通り、図９ないし図１１に関連して後述
する保護層からなる。本実施例のストップ酸化膜４８
は、約６０ｎｍ膜厚に堆積させた二酸化シリコンからな
る絶縁物とすることができる。

【００３０】本実施例における次の層は、ストップポリ
シリコン層５０よりなる。しかしながらこのストップポ
リシリコン層５０は、所望する最終構造によるもので、
他の実施例においては必ずしも必要なものではない。こ
のストップポリシリコン層５０は約１００ｎｍの厚さに
堆積されたドープなしのポリシリコンよりなる。

【００３１】以上の説明から、スタックトキャパシタの
構造は、導電性物質の層と絶縁性物質の層とが交互にな
るように形成されることが分かる。

【００３２】図４は、更にプロセスを経た本発明の実施
例によって形成されたスタックトキャパシタの構造を示
している。図５より、交互に積み上げられた層は、Ｍ−
１及びＭ−２の位置で規定される。

【００３３】参照符号２４（図２）に対応する第１の段
差部５２（図４）が、セルのインプラントカットの端部
に隣接して形成される。好適な方法は、周知のようにホ
トレジスト（図示略）により図３の構造の全面にレジス
トマスクを形成する。ここで図４のＭ−１はマスクの端
部を示す。そこで、ストップポリシリコン層５０を周知
の異方性ドライエッチング装置によりエッチングし、ス
トップ酸化膜４８上でこのエッチングを停止する。

【００３４】次にストップ酸化膜４８をポリシリコン上
で停止するように異方性ドライエッチング装置によりエ
ッチングする。このポリシリコンは、本実施例での第２
導電層、即ち、第２キャパシタのストレージ電極のポリ
シリコン層４６である。そしてこのポリシリコン層４６
は、前述のストップポリシリコン層５０に用いたと実質
的に同様な手段でエッチングし、第２の誘電体層４４の
窒化シリコン膜上でエッチングを停止する。これにより
第１の段差部５２が形成される。その後マスク形成に用
いたホトレジストを除去する。

【００３５】さらに図５に示す如く、酸化物を成長させ
るか、若しくは周知の堆積方法により、約０．２ミクロ
ン厚の酸化膜５４を付ける。こうして形成した構造は上
述の標準的技術によって高密度化され、その構造を図５
に示す。

【００３６】図５において形成した構造を更にマスクし
て、エッチングする。先ず、図６に示す如くＭ−２ライ
ンまで延びてホトレジストがスタックトキャパシタを覆
うように酸化膜５４をマスクする。このＭ−２はホトレ
ジストのマスクＭ−２に対応するマスク層２８（図２）
の端部を表している。

【００３７】本実施例で、Ｍ−２からＭ−１までの距離
は約０．７ミクロンである。続いて酸化膜５４の露出部
分のエッチングを行い、Ｍ−１及びＭ−２ラインによっ
て規定される第１領域５６内のストップポリシリコン層
５０の上でエッチングを停止する。このエッチングによ
って第２領域６０（領域５６の近傍）においても、酸化
膜５４を通り、更に第２キャパシタの誘電体層４４を通
してエッチングされ、フィールドシールドポリシリコン
層４２の上面で停止する。その後ホトレジストを除去す
る（図７参照）。こうしてＭ−２における第２段差部分
が、Ｍ−１における第１段差部分とスタックトキャパシ
タとの間に形成される。

【００３８】次の作業は、ポリシリコンの異方性プラズ
マエッチングであり、本実施例では図７において斜線で
示した次の２つの異なるポリシリコンを同時にエッチン
グする。エッチングされる一方のポリシリコンは、Ｍ−
１ラインとＭ−２ラインとの間に露出しているストップ
ポリシリコン層５０であり、他方はＭ−１ラインの右側
に露出しているフィールドシールドポリシリコン層４２
である。このエッチングは酸化膜４８及び第１キャパシ
タの誘電体層４０の上で停止するので、図８に示すよう
に領域５６において最上部がストップ酸化膜４８となっ
ている。

【００３９】図９に示す如く、更に酸化膜６１を従来の
手段によって図８で形成された構造全面に０．２０ミク
ロン膜厚で堆積する。そして前段までの工程で露出した
酸化模４８、誘電体層４０、及び酸化膜３６をシリコン
に与える損傷の少ないエッチング法によって異方性エッ
チングを施し、スペーサスティック６２，６４，６８を
Ｍ−１及びＭ−２の位置に形成される段差部に残す。こ
うして酸化物からなるスペーサスティック６２，６４，
６８がＭ−１及びＭ−２のそれぞれの位置に実質垂直な
側壁となる。このようにして形成された構造は、使用し
た酸化物の堆積の種類に応じて再び高密度化処理が行わ
れる。

【００４０】本実施例においては、使用した酸化物を８
００℃程度の高温で堆積するため、高密度化処理は必要
ない。こうして得られる構造を図１０に示す。

【００４１】スペーサスティック（絶縁性スティック）
６２の本体は、第１キャパシタの誘電体層４０の露出面
上に、フィールドシールド層（第１導電層）４２、第２
キャパシタの誘電体層４４、及び第２電極層（一つの導
電層）４６の外側端部によって構成される共通の側壁を
Ｍ−１において合わし、これらを絶縁する。第１及び第
２の段差間では第２電極４６の水平に延びた部分が露出
しているが、この構造の他の部分は基板３０を除いて酸
化膜によって覆われている。

【００４２】図１１において、先ずゲート酸化膜７０
を、露出したシリコン上に２０ｎｍ膜厚で成長、若しく
は別の方法で形成する。次に、ゲートポリシリコン層７
２を約０．２ミクロンの膜厚で全面に堆積する。そして
ゲートポリ酸化膜７４をこのゲートポリシリコン層７２
の上面全体に約０．２ミクロン膜厚で堆積する。本実施
例では、この構造をドライ酸素雰囲気中で９２０℃で１
０分間高密度化処理する。

【００４３】こうして形成された構造は、ホトレジスト
によってマスクされ、エッチングされる。最初に、ゲー
トポリ酸化膜７４をエッチングし、ゲートポリシリコン
層７２上でエッチングを停止し、そしてホトレジストを
除去した後、ゲートポリシリコン層７２をエッチング
し、このエッチングをゲート酸化膜７０上において停止
する。

【００４４】次に、５０ｎｍの第１のスペーサ酸化膜
（図示せず）をこの構造の全面に堆積する。こうしてＬ
ＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域
７６（第２基板導電領域）はマスキングによって規定さ
れる。実施例のＬＤＤ領域７６は、第１のスペーサ酸化
膜を通して約１×１０^１４／ｃｍ^２のドーズ量と６０Ｋ
ｅＶのエネルギーでリンを注入することによってＮ^＋に
ドープされた領域である。そして第２のスペーサー酸化
膜（図示せず）を、約０．１ミクロン膜厚で堆積する。
これらのスペーサ酸化膜を図１１に示す如くスティック
７８，８０の部分を残してエッチングする。

【００４５】この段階のプロセスで、段差部Ｍ−１の共
通の側壁と対面する位置に絶縁された別の側壁としてス
ティック７８，８０を有するゲート電極が形成される。
このゲート電極と共通の側壁との間は基板３０の露出し
た上面であり、この表面上にＬＤＤ形成のイオンの注入
を行うことによりＬＤＤ領域となる第２基板導電領域７
６が形成される。

【００４６】ｎチャネルトランジスタ及びｐチャネルト
ランジスタのソース・ドレイン領域は、従来より周知の
方法によって別領域に形成される。

【００４７】図１１においては、次に２０ｎｍ膜厚のチ
タンをこの構造全面に堆積する。そして窒化チタン層
（電気的導電層）８２をシリコンでない領域までも覆う
ように形成する。窒化チタン層の下のチタンとポリシリ
コン層４６又は基板３０との接触部分にチタンシリサイ
ド層８４が形成される。そして５０ｎｍの窒化チタン層
をこの構造上にスパッタ法により被着させる。さらにマ
スクとしての窒化シリコン膜（Ｓｉ_３Ｎ_４）をＣＶＤ法
により５０ｎｍ膜厚に堆積させる。この構造を、符号８
２（図１１）の範囲に対応する領域１８（図２）を覆う
ホトレジストによってマスクする。

【００４８】次に、この窒化シリコン膜の露出した領域
をドライ等方性プラズマエッチング装置によりエッチン
グし、下層の窒化チタン膜の上でエッチングを停止す
る。次に、ホトレジスト膜を除去した後、窒化シリコン
膜をマスクとして窒化チタン膜の露出した領域をエッチ
ングし、チタンシリサイド層８４の上でエッチングを停
止する。

【００４９】本発明の実施例に基づいてメモリセルを形
成すると、スティック６２，６４，７８，８０を有する
ことによって、コンタクト／バリア層若しくは窒化チタ
ン膜の領域（導電性である）が他の導電層、特にグラン
ドに固定されているフィールドシールド層４２及びワー
ド線２０であるゲートポリシリコン層７２などと接触を
とること、すなわち電気的接続を防止できる。しかし、
チタンシリサイド及び窒化チタン膜は、第２のキャパシ
タ電極４６（２つの段差部の間で露出している）をソー
ス／ドレイン領域と結合するよう作用する。このこと
は、上部キャパシタ電極４６がパストランジスタ１６の
ソース／ドレインと結合している図１に対応している。

【００５０】したがって、コンタクトウインドーをエッ
チングすることなくコンタクト／バリア層を堆積するこ
とができる。また段差部に形成した犠牲膜を絶縁性ステ
ィックと組み合わせて使用することによって、セルフア
ラインコンタクト層が形成される。

【００５１】次に窒化膜を約０．３ミクロンの深さで堆
積する。そして通常行われるように、ＢＰＳＧ層を全構
造にわたって約０．６ミクロン膜厚で堆積してもよい。
こうして接続線１８が周知の方法で形成される。

【００５２】

【発明の効果】以上詳述したように、本発明によれば第
１キャパシタと第２キャパシタを積み上げ、これらをパ
ストランジスタに並列接続するようにしたので、この２
キャパシタ方式は１キャパシタ方式に比べてキャパシタ
の単位面積当たりの容量が増大することとなり、小占有
面積で大容量のセルキャパシタを形成することができる
という効果がある。

【００５３】また、上記実施例のように導電層と絶縁層
を交互に積み上げて複数の層を形成したので、余分な製
造工程の増大を防止できる。

【００５４】さらに、側壁上に絶縁性スティックを設
け、接続用のコンタクトをその上に取ったため、上記複
数の層の導電層との短絡を防ぐことができ、かつ従来の
コンタクトのために必要であったキャパシタ電極とパス
トランジスタに対するコンタクトウインドーのエッチン
グも不要となった。

【図面の簡単な説明】

【図１】本発明を用いた代表的なＤＲＡＭメモリセルの
等価回路図である。

【図２】本発明の実施例に係るメモリセル領域の平面図
である。

【図３】本発明の実施例に係る、図２のＡ−Ａ’におけ
る断面図である。

【図４】ある層がエッチングされた状態を示す、図３に
続く工程の断面図である。

【図５】さらに絶縁膜を追加した状態を示す、図４に続
く工程の断面図である。

【図６】図５の構造をホトレジストによりマスクした状
態を示す断面図である。

【図７】図８の構造をエッチングし、マスクを除去した
後の状態を示す断面図である。

【図８】多層もしくは段差構造を示す図７に続く工程の
断面図である。

【図９】図８の構造全面に酸化膜を堆積した状態を示す
断面図である。

【図１０】本発明で使用される絶縁性スティックの位置
を示すと共に、完成された多層のセルフアラインコンタ
クト領域を示す図９に続く工程断面図である。

【図１１】本発明に基づいて構成された、パストランジ
スタを詳細に示すスタックトキャパシタメモリセルの断
面図である。

【符号の説明】

１０ メモリセル １２，１４ キャパシタ １６ パストランジスタ １８ ビット線 ２０ ワード線 ２２，３８ インプラントカット ２４ 境界 ２６ 開口部 ３０ 基板 ３２ 基板の上部面 ３６ フィールドシールド層酸化膜 ３８ 第１基板導電領域 ４０，４４ 誘電体層 ４２ フィールドシールドポリシリコン層（第１導電
層） ４６ 第２キャパシタのストレージ電極（第２導電層） ４８ ストップ酸化膜 ５０ ストップポリシリコン層 ５２ 段差部 ５４，６１ 酸化膜 ５６ 第１領域 ６０ 第２領域 ６２，６４，６８，７８，８０ 絶縁性スティック ７２ ゲートポリシリコン層 ７４ ゲートポリ酸化膜 ７６ 第２基板導電領域 ８２ 窒化チタン膜（電気的導電層） ８４ チタンシリサイド層

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 一つの導電層（４６）、その下方に形成
   される基板導電領域（３８）とを電気的に接続するため
   の電気的導電層（８２）が形成された多層からなる集積
   回路の製造において、前記基板導電領域（３８）上に、第１キャパシタの誘電
   体層（４０）、第１導電層（４２）、第２キャパシタの
   誘電体層（４４）、前記一つの導電層（４６）を順次形
   成して、絶縁層と導電層が交互に堆積した複数の層を形
   成する工程と 、前記第１導電層（４２）、第２キャパシタの誘電体層
   （４４）、前記一つの導電層（４６）からなる複数の層
   をエッチングして、前記第１キャパシタの誘電体層（４
   ０）の露出面上に、前記第１導電層（４２）、前記第２
   キャパシタの誘電体層（４４）、および前記一つの導電
   層（４６）の各側端によって構成された共通の側壁を形
   成する工程と 、前記第１キャパシタの誘電体層（４０）の露出面上と、
   前記共通の側壁に接する部分に絶縁層（６１）を配設
   し、前記基板導電領域（３８）上に形成された前記第１
   キャパシタの誘電体層（４０）と前記絶縁層（６１）を
   エッチングして、前記基板導電領域（３８）の上面を露
   出するとともに前記共通の側壁に接する部分に絶縁ステ
   ィック（６２）を残して、前記第１導電層（４２）の側
   端部分を電気的に絶縁する工程と 、前 記一つの導電層（４６）の露出面、前記基板導電領域
   （３８）の露出面、及び前記絶縁性スティック（６２）
   上に電気的導電層（８２）を形成して、前記一つの導電
   層（４６）と前記基板導電領域（３８）とが、前記第１
   導電層（４２）と結合することなく電気的に接続する工
   程と、を含む集積回路の製造方法。
2. 【請求項２】 キャパシタとパストランジスタとからな
   る集積回路のメモリセル（１０）において、 前記キャパシタは、第１キャパシタ（１２）と第２キャ
   パシタ（１４）とからなってパストランジスタ（１６）
   に並列接続され、 前記第１キャパシタ（１２）は、基板（３０）の上面か
   ら基板内に伸びる第１基板導電領域（３８）と、第１絶
   縁層（４０）を介して前記第１基板導電領域（３８）上
   に形成される第１導電層（４２）とからなり、 前記第２キャパシタ（１４）は、前記第１導電層（４
   ２）と、第２絶縁層（４４）を介して前記第１導電層上
   に形成される第２導電層（４６）とからなり、 前記第１導電層（４２）は、前記第１キャパシタ（１
   ２）及び第２キャパシタ（１４）の共通電極として定電
   位に接続され、 前記第１導電層（４２）、第２絶縁層（４４）及び第２
   導電層（４６）は、それらの側端によって構成された共
   通の側壁に絶縁性スティック（６２）を有し、 前記パストランジスタ（１６）は、前記第１基板導電領
   域（３８）に隣接すると共に基板（３０）を通って電気
   的に接続する第２基板導電領域（７６）を有し、前記 第２導電層（４６）の露出面、前記絶縁性スティッ
   ク（６２）の露出面及び前記第２基板導電領域（７６）
   の上部露出面の上に接続する電気的導電層（８２）が形
   成され、 前記第１基板導電領域（３８）及び前記第２導電層（４
   ６）がそれらの中間の前記第１導電層（４２）と導通さ
   れることなく前記パストランジスタ（１６）に接続され
   ていることを特徴とする集積回路のメモリセル。
3. 【請求項３】 基板（３０）の上面から基板内に延びる
   第１基板導電領域（３８）を形成し、 前記基板（３０）の上面に前記第１基板導電領域（３
   ８）を覆って第１絶縁層（４０）を形成し、該第１絶縁
   層（４０）上に第１導電層（４２）、第２絶縁層（４
   ４）、および第２導電層（４６）を順次堆積させて、導
   電層と絶縁層を交互に形成し、 前記第１導電層（４２）、第２絶縁層（４４）、および
   第２導電層（４６）の各層をエッチングして形成された
   これら各層（４２，４４，４６）の側端によって構成さ
   れた共通の側壁に接する絶縁性スティック（６２）を設
   け 、 前記第１基板導電領域（３８）に隣接するとともに基板
   （３０）を通って電気的に接続する第２基板導電領域
   （７６）を有するトランジスタ（１６）を形成し、 前記絶縁性スティック（６２）に隣接する前記第２基板
   導電領域（７６）の上面を露出し、 前記第２導電層（４６）、前記絶縁性スティック（６
   ２）、及び第２基板導電領域（７６）の上に電気的導電
   層（８２）を形成して、前記第１導電層（４２）に結合
   することなく前記第２導電層（４６）と前記第２基板導
   電領域（７６）とが前記電気的導電層（８２）を介して
   電気的に接続される、各工程を含み、 第１キャパシタ（１２）は前記第１基板導電領域（３
   ８）および前記第１導電層（４２）を電極として形成さ
   れ、第２キャパシタ（１４）は前記第１導電層（４２）
   および前記第２導電層（４６）を電極として形成され、
   前記第２基板導電領域（７６）が前記電気的導電層（８
   ２）を介して前記第２キャパシタ（１４）に接続される
   とともに、前記基板（３０）を介して前記第１キャパシ
   タ（１２）に接続されることを特徴とする、１キャパシ
   タ・１トランジスタの集積回路メモリセルの製造方法。