KR0137229B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

Abstract

반도체 기판상에 워드선을 형성한 후, 워드선의 측면에 측벽 절연막을 형성하고, 그후 전면에 걸쳐서 제1의 절연막을 퇴적한다. 제1의 절연막에 비트선용 개구부를 형성한 후 상기 비트선용 개구부의 상면에 비트선상 절연막을 가지는 비트선을 형성하고, 그 후 전면에 걸쳐서 제2의 절연막을 퇴적한다. 제1의 절연막, 비트선상 절연막 및 제2의 절연막중 메모리 셀 어레이 영역에 존재하는 부분의 소정의 두께 만큼 제거하는 것에 의해 제1의 절연막 및 제2의 절연막에 전하축적전극용 개구부를 형성한 후 상기 전하축적전극용 개구부에 전하축적전극을 퇴적한다.

Description

반도체 기억장치 및 그 제조방법

제1도는 본 발명의 제1실시예에 따른 반도체 기억장치의 제조방법의 제조공정을 도시한 제9도의 메모리 셀 어레이의 A-A선의 단면도.

제2도는 상기 제1실시예에 따른 반도체 기억장치의 제조방법의 제조공정을 도시한 제9도의 메모리 셀 어레이의 A-A선의 단면도.

제3도는 상기 제1실시예에 따른 반도체 기억장치의 제조방법의 제조공정을 도시한 제9도의 메모리 셀 어레이의 A-A선의 단면도.

제4도는 상기 제1실시예에 따른 반도체 기억장치의제조방법의 제조공정을 도시한 제9도의 메모리 셀 어레이의 A-A선의 단면도.

제5도는 상기 제1실시예에 따른 반도체 기억장치의 제조방법의 제조공정을 도시한 제9도의 메모리 셀 어레이의 A-A선의 단면도.

제6도는 상기 제1실시예에 따른 반도체 기억장치의 제조방법의 제조공정을 도시한 제9도의 메모리 셀 어레이의 B-B선의 단면도.

제7도는 상기 제1실시예에 따른 반도체 기억장치의 제조방법의 제조공정을 도시한 제9도의 메모리 셀 어레이의 B-B선의 단면도.

제8도는 상기 제1실시예에 따른 반도체 기억장치의 제조방법의 제조공정을 도시한 제9도의 메모리 셀 어레이의 B-B선의 단면도.

제9도는 본 발명의 제1실시예에 따른 반도체 기억장치의 메모리 셀 어레이의 평면도.

제10도는 본 발명의 제2실시예에 따른 반도체 기억장치를 도시한 단면도.

제11도는 본 발명의 제3실시예에 따른 반도체 기억장치의 제조방법의 제조공정을 도시한 제9도의 메모리 셀 어레이의 A-A선의 단면도.

제12도는 종래의 반도체장치의 제조방법의 제조공정을 도시한 단면도.

제13도는 종래의 반도체장치의 제조방법의 제조공정을 도시한 단면도.

제14도는 종래의 반도체장치의 제조방법의 제조공정을 도시한 단면도.

제15도는 종래의 반도체장치의 제조방법의 제조공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 소자분리 절연막

4 : 게이트 절연막 5 : 게이트 전극

6 : 게이트상 절연막 7 : 측벽 절연막

8 : 제1절연막 9 : 비트선

10 : 비트선상 절연막 11 : 제2절연막

12 :레지스트 패턴 13 : 개구부

14 : 전하축적 전극 20 : 단차부

30 : 주변회로 영역 40 : 메모리 셀 어레이 영역

[발명의 배경]

본 발명은 반도체 기억장치 중 비트선상에 전하축적 전극을 가지는 스택형의 DRAM(Dynamic Random Access Memory)에 관한 것이다.

고집적화가 보다 진전된 반도체 기억장치 중에서 가장 미세한 가공이 요구되는 DRAM은 충분 한 전하축적 용량을 얻기 위해 전하축적 전극을 반도체 기판에 파내려가서 형성하는 트렌치형 셀이나 전하축적 전극을 반도체 기판상에 3차원적으로 쌓아올려서 형성하는 스택형 셀이 채용되고 있다. 스택형 셀에 있어서는 충분한 전하축적 용량을 확보하기 위해서는 미세화가 진행하면 진행할수록 전하축적 전극부분을 높게 해나가지 않을 수 없다.

그런데, 패턴형성을 위한 리소그래피 기술에 있어서는, 해상한계가 미세하게 될수록 초점심도가 얕게된다. 일반적으로 해상한계는 사용하는 광원의 파장에 비례하고 또한 노관장치의 렌즈의 개구수에 반비례하므로, 미세한 패턴을 형성하기 위해서는 사용하는 광원의 파장을 짧게 하든가 또는 렌즈의 개구수를 크게 할 필요가 있다.

그러나, 한편으로는 초점심도는 광원의 파장에 비례하고 또한 렌즈의 개구수의 2승에 반비례하기 때문에 해상한계를 작게 하면 할수록 초점심도가 앝게 된다.따라서 미세한 패턴을 형성하기 위해서는 반도체 기판의 단차를 될 수 있는 한 작게 억제할 필요가 있다.

이하, 도면을 참조하여 상기 종래의 스택형 셀을 사용한 DRAM의 제조방법에 대해 설명한다.

제12도∼제15도는 종래의 스택형 메로리 셀을 사용한 DRAM의 제조방법의 제조공정을 도시한 단면도이고, 동도면에 있어서 5는 워드선으로 되는 게이트 전극, 9는 비트선, 14는 전하축적 전극을 각각 나타낸다. 우선, 제12도에 도시되는 바와 같이 P형 반도체 기판(1)상에 소자분리용 절연막(2)을 형성한 후 스위칭 트랜지스터를 구성하는 게이트 절연막(4), 워드선으로서의 게이트 전극(5), 게이트상 절연막(6) 및 측벽 절연막(7)을 각각 형성한다. 그후 게이트 전극(5)에 인접하는 한 쪽의 n형 확산층(3a)에 비트선(9)을 형성한 후, 절연막으로서의 제1의 BPSG 막(18)을 퇴적하고, 상기 제1의 BPSG 막(18)을 어닐(anneal)에 의해 플로우 하여 평탄화한다. 다음은 다른 쪽의 n형 확산층(3b)상의 제1의 BPSG 막(18)에 후술하는 전하축적 전극용 개구부(13)(제13도 참조)를 형성하기 위한 레지스트 패턴(12)을 퇴적한다.

다음은 제13도에 도시된 바와 같은 레지스트 패턴(12)을 에칭 마스크로서 제1의 BPSG 막(18)에 전하축적 전극용 개구부(13)를 형성한 후, 상기 전하축적용 개구부(13)에 전하축적 전극(14)을 퇴적한다.

다음은 제14도에 도시된 바와 같이 메모리 셀 어레이 영역(40)에 질화규소막과 산화규소막의 다층막으로 된 용량 절연막(15)을 형성한 후, 상기 용량 절연막(15)상에 플레이트 전극(16)을 형성한다.

다음으로 제15도에 도시된 바와 같이 층간 절연막으로서의 제2의 BPSG 막(19)을 퇴적한 후 상기 제2의 BPSG 막(19)을 어닐에 의해 플로우하여 평탄화하는 것에 의해 제2의 BPSG 막(19)에 있어 메모리 셀 어레이 영역(40)과 주변회로 영역(30)간의 단차영역(50)의 최대 경사각을 감소 시킨다.

예를들면, 64KDRAM에 있어, 충분한 축적전극을 얻기 위해서는 약 30fF의 축적용량이 필요하다고 생각된다. 그를 위해서는 1.5 ㎡의 메모리 셀 면적을 가지고 또한 SiO2막으로 환산하여 6㎚에 상당하는 막두께의 용량 절연막을 사용한 경우, 전하축적 전극(14)의 높이로서는 약 800㎚가 필요하다.

그러나, 상기와 같은 구성에서는 플레이트 전극(16)으로서 막두께 200㎚의 다결정 실리콘막을 사용한 경우, 메모리 셀 어레이 영역(40)과 주변회로 영역(30) 사이에 전하축적 전극(14)의 높이 800㎚와 플레이트 전극(16)의 막두께 200㎚의 합계인 약 1 ｍ의 단차가 발생하므로 제2의 BPSG 막(19)의 리플로우만으로서는 단차영역(50)에 있어 단차의 완화는 충분하지 않다.

이 때문에 그후에 행하여야 할 배선패턴의 형성이 매우 곤란하게 된다는 문제점이 있었다. 즉, 64MDRAM에서는 0.35 ｍ라는 미세한 패턴형성이 요구되고 있으나, 포토리소그래피 기술에 있어서는 미세한 패턴으로 될수록 그 초점심도가 얕게되므로 큰 단차상에 미세패턴을 형성하는 것이 곤란하게 된다는 것이다.

또, 전하축적 전극 (14)을 비트선(9)상에 형성하는 구성에서는, 전하축적 전극용 개구부(13)를 비트선(9)간에서 또한 게이트 전극(5)(워드선)간의 미세한 영역에 형성하여야 하므로 포토리소그래피 공정에 있어 고정도(高精度)의 마스크 정렬 정도와 미세한 패턴형성 기술이 요구된다.

[발명의 개요]

본 발명은 상기 문제점을 감안하여 이루어진 것으로, 전하축적 전극을 높게 형성하여도 메모리 셀 어레이 영역과 주변회로 영역간의 단차영역의 단차높이 및 최대 경사각을 억제할 수가 있어, 이것에 의해 후의 배선패턴의 형성이 용이하게 되는 동시에 비트선의 상측에 상기 단차영역을 완화하기 위한 평탄화된 절연막을 형성하는 공정이 필요없는 반도체 기억장치 및 그 제조방법을 제공하는 것을 목적으로 한다.

상기 목적 달성을 위한 본 발명의 제1반도체 기억장치의 제조방법은 반도체기판상에 한 쌍의 불순물 확산영역과 워드선에 연결되는 게이트 전극을 갖는 스위칭 트랜지스터, 비트선 및 전하축적 전극을 구비하는 반도체 기억장치의 제조방법에 있어서, 반도체 기판의 워드선상 절연막을 가지는 워드선을 형성하는 워드선 형성공정과, 반도체기판상에 상기 반도체 기판과 역도전형의 한 쌍의 불순물 확산영역을 형성하는 불순물 확산공정과, 상기 워드선의 측면에 측벽 절연막을 형성하는 측벽 절연막 형성공정과, 반도체 기판상에 전면에 걸쳐서 제1절연막을 퇴적하는 제1절연막 퇴적공정과, 상기 제1절연막에 상기 한 쌍의 불순물 확산영역중의 한 쪽의 불순물 확산영역과 비트선과의 접촉을 얻기 위한 비트선용 개구부를 형성하는 비트선용 개구부 형성공정과, 상기 비트선용 개구부를 통하여 상면에 비트선상 절연막을 가지는 비트선을 형성하는 비트선 형성공정과, 반도체 기판상에 전면에 걸쳐 제2절연막을 퇴적하는 제2절연막 퇴적공정과, 상기 제1절연막, 비트선상 절연막 및 제2절연막에 상기 한 쌍의 불순물 확산영역중의 다른 쪽의 불순물 확산영역과 전하축적전극과의 접촉을 얻기 위한 전하축적 전극용 개구부를 형성하는 전하축적 전극용 개구부 형성공정과, 상기 전하축적 전극용 개구부를 통하여 전하축적 전극을 형성하는 전하축적 전극 형성공정을 구비하고 있다.

이 때문에 적어도 전하축적 전극을 형성하는 영역에 있어서 절연막은 적어도 상기 소정의 두께분 만큼 파내려가 있으므로 전하축적 전극이 형성되는 것에 의해 발생하는 전하축적 전극 형성영역과 그 주변영역간의 단차는 적어도 상기 소정의 두께분 만큼 완화된 것으로 되어, 단순한 구조의 전하축적 전극을 높게 형성하여도 전하축적영역과 그 주변영역간의 단차영역의 단차 높이 및 최대 경사각을 억제할 수 있게 된다.

따라서 제1반도체 기억장치의 제조방법에 의하면 전하축적 전극의 용량을 충분히 확보하여도 후의 배선패턴을 용이하게 형성할 수가 있다. 또, 비트선의 상측에 전하축적 전극 형성영역과 그 주변영역과의 단차를 완화하기 위한 평탄화된 절연막을 형성하는 공정이 필요없게 되고, 미세한 트랜지스터의 얕은 접합의 형성 및 소자분리 형성의 프로세스에 있어서의 여유도를 증가시킬 수 있게 할 수 있다.

상기 제1반도체 기억장치의 제조방법에 있어서, 상기 적어도 전하축적 전극을 형성하는 영역을 상기 워드선, 비트선 및 전하축적 전극이 형성되는 영역인 메로리 셀 어레이 영역의 전체영역으로 하여도 좋다.

이와 같이 하면, 전하축적 전극이 형성되는 것에 의해 발생하는 메모리 셀 어레이 영역과 그 주변회로 영역간의 단차는 적어도 상기 소정의 두께분 만큼 완화된 것이 된다.

이 때문에 절연막을 소정의 두께 만큼 제거하기 위한 레지스트 패턴의 구조가 간단하게 된다. 또한, 제1반도체 기억장치의 제조방법에 있어서, 상기 제2절연막 퇴적공정을 상기 제2절연막의 워드선 측벽부중 상기 전하축적 전극용 개구부가 형성되는 영역에 위치하는 것들 간에는 공간이 형성되는 한편, 상기 제2절연막의 워드선 측벽부중 상기 비트선에 덮여져 있지 않고, 또한 상기 전하축적 전극용 개구부가 형성되지 않는 영역에 위치하는 것들 간에는 공간이 형성되지 않도록 상기 제2절연막을 퇴적하는 공정으로 하는 것이 바람직하다.

제1반도체 기억장치의 제조방법에 있어서, 상기 제2절연막 퇴적공정을 상기 워드선중 상기 전하축적 전극용 개구부가 형성되는 영역에 위치하는 것들의 간격 S1과, 상기 워드선중 상기 비트선에 덮여져 있지 않고, 또한 상기 전하축적 전극용 개구부가 형성되지 않는 영역에 위치하는 것들의 간격 S2와, 상기 측벽 절연막의 막두께 t1과, 상기 제1의 절연막의 막두께 t2와, 상기 제2의 절연막의 막두께 t3간의 S22(t1+t2+t3)S1의 관계가 성립하도록 상기 제2의 절연막을 퇴적하는 공정으로 하는 것도 바람직하다.

상기와 같이 하면, 제1절연막, 비트선상 절연막 및 제2절연막을 소정의 두께 만큼 제거하면, 전하축적 전극이 형성되지 않는 영역에 있어 워드선을 노출되게 하는 일 없이 제1절연막 및 제2절연막에 반도체 기판과 전하축적 전극과의 접촉을 얻기 위한 전하축적 전극용 개구부를 확실히 형성할 수가 있다. 이 때문에 포토리소그래피 공정에 의해 미세한 패턴을 형성하는 일 없이 자기정합 방법에 의해 전하축적 전극 형성용 개구부를 설치하는 것이 가능하게 된다.

제1반도체 기억장치의 제조방법에 있어서 상기 워드선 형성공정 이전에 반도체 기판의 표면부중 상기 워드선, 비트선 및 전하축적 전극이 형성되는 영역인 메모리 셀 어레이 영역에 존재하는 부분을 미리 파두는 기판파는 공정을 구비하는 것이 바람직하다.

이와 같이 하면, 전하축적 전극이 형성되는 것에 의해 발생되는 전하축적 전극 형성영역과 그 주변영역간의 단차는 절연막을 제거하는 상기 소정의 두께분과 반도체 기판을 파내려간 분과의 합계량이 완화된 것으로 되므로 전하축적영역과 그 주변영역간의 단차영역의 단차높이 및 최대 경사각을 더욱 억제하는 것이 가능하게 된다.

본 발명에 따른 제2반도체 기억장치의 제조방법은 반도체 기판상에 한 쌍의 불순물 확산영역과 워드선에 연결되는 게이트 전극을 갖는 스위칭 트랜지스터, 비트선 및 전하축적 전극을 구비하는 반도체 기억장치의 제조방법에 있어서, 반도체기판의 상면에 워드선상 절연막을 가지는 워드선을 형성하는 워드선 형성공정과, 반도체 기판상에 상기 반도체 기판과 역도전형의 한쌍의 불순물 확산영역을 형성하는 불순물 확산공정과, 상기 워드선의 측면에 측벽 절연막을 형성하는 측벽 절연막 형성공정과, 반도체 기판상에 전면에 걸쳐서 제1절연막을 퇴적하는 제1절연막 퇴적공정과, 상기 제1절연막에 상기 한쌍의 불순물 확산영역중의 한 쪽의 불순물 확산영역과 비트선과의 접촉을 얻기 위한 비트선용 개구부를 형성하는 비트선용 개구부 형성공정과, 상기 비트선용 개구부를 통하여 상면에 비트선상 절연막을 가지는 비트선을 형성하는 비트선 형성공정과, 반도체 기판상에 전면에 걸쳐서 제2절연막을, 상기 워드선중 상기 전하축적 전극용 개구부가 형성되는 영역에 위치하는 것들의 간격 S1과, 상기 워드선중 상기 비트선에 덮여져 있지 않고 또한 상기 전하축적 전극용 개구부가 형성되지 않은 영역에 위치하는 것들의 간격 S2와, 상기 측벽 절연막의 막두께 t1과, 상기 제1절연막의 막두께 t2와, 상기 제2절연막의 막두께 t3와의 사이에 S22(t1+t2+t3)S1의 관계가 성립하도록 퇴적하는 제2절연막 퇴적공정과, 상기 제1절연막, 비트선상 절연막 및 제2절연막중 상기 워드선, 비트선 및 전하축적 전극이 형성되는 영역인 메모리 셀 어레이 영역이 존재하는 절연막을 소정의 두께 만큼 제거하는 것에 의해 상기 제1절연막 및 제2절연막에 상기 한 쌍의 불순물 확산영역중의 다른 쪽의 불순물 확산영역과 전하축적 전극과의 접촉을 얻기 위한 전하축적 전극용 개구부를 형성하는 전하축적 전극용 개구부 형성공정과, 상기 전하축적 전극용 개구부를 통하여 전하축적 전극을 형성하는 전하축적 전극 퇴적공정을 구비하고 있다.

제2반도체 기억장치의 제조방법에 의하면 단순한 구조의 전하축적 전극을 높게 형성하여도 전하축적 영역과 그 주변영역간의 단차영역의 단차 높이 및 최대 경사각을 억제할 수 있는 동시에 전하축적 전극 형성영역과 그 주변영역과의 단차를 완화하기 위한 층간 절연막의 형성공정 및 평탄화 공정이 필요없게 되고, 또 포토리소그래피 공정에 의해 미세한 패턴을 형성하는 일 없이 프로세스 여유도가 큰 전하축적 전극 형성 개구부를 설치하는 것이 가능하게 된다.

본 발명에 따른 반도체 기억장치는 반도체 기판상에 워드선, 비트선 및 전하축적 전극을 구비하고 있고, 상기 비트선 상측에 형성된 절연막에는 다른 부분보다도 움푹패인 단차부가 형성되어 있고, 상기 단차부에 상기 전하축적 전극이 형성되어 있다.

이 때문에 전하축적 전극이 형성되는 것에 의해 발생하는 전하축적 전극 형성영역과 그 주변영역간의 단차는 상기 절연막의 단차부의 높이 분만큼 완화된다. 따라서, 단순한 구조의 전하축적 전극을 높이 형성하여도 전하축적 영역과 그 주변 영역간의 단차영역의 단차 높이 및 최대 경사각을 억제할 수가 없으므로, 전하축적 전극의 용량을 충분히 확보하는 데에 관계없이 후의 배선패턴의 형성이 용이하게 된다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

[실시예]

이하 본 발명의 실시예에 따른 반도체 기억장치 및 그 제조방법에 대하여 첨부도면을 참조하여 설명하기로 한다.

[제1실시예]

제9도는 본 발명의 실시예에 의해 얻게 되는 반도체 기억장치의 메모리 셀 어레이의 평면도이다. 제1도∼제4도는 본 발명의 제1실시예에 따른 반도체 기억장치의 제조방법의 제조공정을 도시한 제9도의 A-A선의 단면도, 제5도∼제8도는 상기 반도체 기억장치의 제조방법의 제조공정을 도시한 제9도의 B-B선의 단면도이다.

제9도에 있어서, 7은 워드선이되는 게이트 전극(5)의 측면에 형성된 측벽절연막, 8은 비트선(9)의 하측에 형성되는 제1절연막, 11은 비트선(9)과 전하축적 전극(14), (제2도 참조)사이에 형성되는 제2절연막, 13은 전하축적 전극 형성용 개구부(13)가 형성되는 영역에 위치하는 것들의 간격(S1) 이 0.65μm, 게이트 전극(5)중 비트선(9)에 덮여 있지 않고 또한 전하축적 전극용 개구부(13)가 형성되지 않는 영역에 위치하는 것들의 간격(32)가 0.45μm이 되도록 게이트 전극(5)이 설치되어 있다.

제1도 및 제5도에 도시된 바와 같이 P형 반도체 기판(1)상에 공지의 기술인 소위 LOCOS 법에 의해 산화규소막으로 된 소자분리용 절연막(2)을 형성한 후, 상면에 막두께 2802nm의 CVD 산화규소막(이하, HTO라 칭한다)으로 된 게이트상 절연막(6)을 가지는 게이트 전극(5)을 게이트 절연막(4)을 사이에 두고 형성한다. 그 후 n형 확산층(3, 3a, 3b)및 막두께 t1=100nm로 된 게이트 전극(5)의 측벽 절연막(7)을 각각 형성한 후 막두께 t2=80nm의 HTO로 된 비트선 아래의 제1절연막(8)을 전면에 걸쳐서 퇴적한다. 그 후 공지의 기술인 소위 자기 정합적 콘택트 형성방법에 의해 n형 확산층(3a)상의 제1절연막(8)에 비트선용 개구부를 형성하고, 상기 비트선용 개구부에 텅스텐 폴리사이드로 되고, 상면에 막두께 3502nm의 HTO로 된 비트선상 절연막(10)을 가지는 비트선(9)을 형성한다.

다음은 제1도 및 제6도에 도시된 바와 같이 P형 반도체 기판(1)상에 막두께 t3=100nm의 HTO로 된 제2절연막(11)을 전면에 걸쳐서 퇴적한다. 이것에 의해 제2절연막(11)의 워드선 측벽부중 전하축적 전극용 개구부(13)가 형성되는 영역(제6도에 있어 S1으로 표시하는 영역)에 위치하는 것들 간에는 공간이 형성되는 한편, 제2절연막(11)의 워드선 측벽부중 비트선(9)에 덮여져 있지 않고 또한 전하축적 전극용 개구부(13)가 형성되지 않는 영역(제6도에서 S2로 표시하는 영역)에 위치하는 것들의 사이에는 공간이 형성되지 않는다. 그후, 제1도에 도시된 바와 같이 제2절연막(11)상에 주변회로 영역(30)을 덮는 레지스트패턴(12)을 형성한다.

다음으로, 제2도 및 제7도에 도시된 바와 같이 레지스트 패턴(12)을 마스크로 하여 메모리 셀 어레이 영역(40)의 제1절연막(8)의 막두께와 제2절연막(11)을 전면에 걸쳐서 소정의 두께, 즉 적어도 제1절연막(8)의 막두께와 제2절연막(11)의 막두께의 합계 두께 이상 분을 에칭하여 n형 확산층(3b)을 노출되게 하는 것에 의해 전하축적 전극용 개구부(13)를 형성한다. 상기와 같이 제2절연막(11)의 워드선 측벽부중 비트선(9)에 덮여져 있지 않고, 또한 전하축적 전극용 개구부(13)가 형성되지 않는 영역(S2로 표시하는 영역)에 위치하는 것들 사이에는 공간이 형성되어 있지 않으므로 전하축적 전극용 개구부(13)를 형성하기 위한 상기 에칭공정을 행하여도, 제7도에 도시된 바와 같이, 이 영역에 있어서는 P형 반도체 기판(1)이 노출되는 일이 없다. 그후, 전하축적 전극용 개구부(13)에 막두께 800nm의 P형으로 도핑된 폴리실리콘막으로 된 전하축적 전극(14)을 퇴적한다.

상기 공정에 의해, 제2도에 도시된 바와 같이 메모리 셀 어레이 영역(40)에 위치하는 비트선상 절연막(10)은 적어도 제1절연막(8)의 막두께 t1에 상당하는 두께 이상 분 파내려가 있고, 메모리 셀 어레이 영역(40)과 주변회로 영역(30)간의 영역에 있어서는 제1절연막(8)의 막두께 t1과 제2절연막(11)의 막두께 t2와의 합계의 막두께에 상당하는 높이의 단차부(20)가 형성되어 있다. 제1실시예에 있어서는 단차부(20)의 높이는 180nm 이사이고, 단차부(20)의 높이는 전하축적 전극(14)에 의해 형성되는 단차의 완화량에 상당한다. 따라서, 800nm 높이의 전하축적 전극(14)을 형성하여도 그 단차의 높이는, 종래의 방법에 의해 620nm 이하의 높이에 전하축적 전극(14)을 형성했을 때의 단차의 높이와 같게 된다.

다음은, 제3도 및 제8도에 도시된 바와 같이 질화규소막 및 산화규소막으로 이루어지는 소위 ONO막으로 된 용량 절연막(15)을 형성한 후, 막두께 200nm의 폴리실리콘막으로 된 플리에트 전극(16)을 형성한다.

다음은, 제4도에 도시된 바와 같이 막두께800nm의 BPSG막으로 된 제3절연막(17)을 퇴적한 후, 900도의 질소 분위기하에서 30분의 어닐을 시행하고 제3절연막(17)을 리플로우되게 하면 메모리 셀 어레이 영역(40)과 주변회로 영역(30)간의 단차영역(50)에 있어 제3절연막(17)의 최대 경사각을 약 30도로 하는 것이 가능하게 되어 후의 배선패턴을 극히 용이하게 행할 수가 있다.

이상과 같이 제1실시예에 의하면, 비트선(9)상의 절연막에 있어 메모리 셀 어레이 영역(40)에 존재하는 부분만을 제거하는 것에 의해 자기정합적으로 전하축적 전극 개구부(13)를 형성하였기 때문에 단순한 구조의 스택형 셀을 높게 형성하여도 메모리 셀 어레이(40)과 주변회로 영역(30)간의 단차를 효과적으로 감소할 수가 있으므로 후의 미세한 배선패턴의 형성을 용이하게 행할 수가 있다.

[제2실시예]

제10도는 본 발명에 제2실시예에 따른 반도체 기억장치의 단면도이다.

제2실시예에 따른 반도체 기억장치는 제10도에 도시된 바와 같이 P형 반도체 기판(1)에 있어서의 메모리 셀 어레이 영역(40)에 상기 P형 반도체 기판(1)을 200nm파내어 형성된 리세스부(60)가 형성되어 있다. 리세스부(60)가 형성된 P형 반도체 기판(1)상에는 제1실시예와 동일하게 메모리 셀 어레이 영역(30) 및 주변 회로영역(30)이 각각 형성되어 있다. 제2실시예에 있어 기타 구성에 대해서는 제1실시예와 같으므로 제1실시예와 동일의 부호를 부여하고, 그에 대한 상세한 설명은 생략한다.

제2실시예에 의하면, 제1실시예에 의해 나타나는 단차완화 효과 외에도 리세스부(60)에 의한 200nm의 단차 완화효과가 부가되어 메모리 셀 어레이 영역(40)과 주변회로 영역(30)간의 단차를 실질적으로 약 400nm감소할 수 있으므로, 후의 미세한 배선패턴의 형성을 한층 용이하게 행할 수가 있다.

[제3실시예]

제11도는 본 발명의 제3실시예에 따른 반도체 기억장치의 단면도이다.

제1실시예에 있어서 메모리 셀 어레이 영역(40)의 전역에 존재하는 절연막을 에칭에 의해 제거하여 전하축적 전극용 개구부(13)를 형성한 것에 대하여, 제3실시예에 있어서는 제11도에 도시된 바와 같이 메모리 셀 어레이 영역(40) 중 적어도 전하축적 전극(14)을 형성하는 영역에 존재하는 절연막만을 에칭에 의해 제거하여 전하축적 전극용 개구부(13)을 형성한다. 에칭에 의해 파내려간 영역내의 전하축적 전극(14)을 형성한다. 제3실시예의 기타구성에 대해서는 제1실시예와 동일하므로 제1실시예와 동일한 부호를 부여하고 그에 대한 상세한 설명은 생략한다.

제3실시예에 의하면, 제1실시예에서 나타나는 단차 완화효과와 같은 효과를 얻게 되어 후의 미세한 배선패턴의 형성을 용이하게 행할 수 있는 동시에, 전하축적 전극(14)을 형성하지 않는 영역의 비트선상 절연막(10)이 두껍게 잔존하게 할 수 있다.

이것에 의해 후에 형성하는 플레이트 전극(제3도 참조, 제11도에서는 도시 생략)과 비트선(9)간의 정전용량을 감소시키고 판독시의 S/N비를 향상되게 할 수가 있다.

상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허 청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (7)

1. 반도체 기판상에 한 쌍의 불순물 확산영역과 워드선에 연결되는 게이트 전극을 갖는 스위칭 트랜지스터, 비트선 및 전하축적 전극을 구비하는 반도체 기억장치의 제조방법에 있어서, 반도체 기판의 상면에 워드선상 절연막을 가지는 워드선을 형성하는 워드선 형성공정과, 반도체 기판상에 상기 반도체 기판과 역도전형의 한 쌍의 불순물 확산영역을 형성하는 불순물 확산공정과, 상기 워드선의 측면에 측벽 절연막을 형성하는 측벽 절연막 형성공정과, 반도체 기판상에 전면에 걸쳐서 제1절연막을 퇴적하는 제1절연막 퇴적공정과, 상기 제1절연막에 상기 한 쌍의 불순물 확산영역중의 한 쪽의 불순물 확산영역과 비트선과의 접촉을 얻기 위한 비트선용 개구부를 형성하는 비트선용 개구부 형성공정과, 상기 비트선용 개구부를 통하여 상면에 비트선상 절연막을 가지는 비트선을 형성하는 비트선 형성공정과, 반도체 기판상에 전면에 걸쳐 제2절연막을 퇴적하는 제2절연막 퇴적공정과, 상기 제1절연막, 비트선상 절연막 및 제2절연막중 적어도 전하축적 전극을 형성하는 영역에 존재하는 절연막을 소정의 두께 만큼 제거하는 것에 의해 상기 제1절연막 및 제2절연막에 상기 한 쌍의 불순물 확산영역중의 다른 쪽의 불순물 확산영역과 전하축적 전극과의 접촉을 얻기 위한 전하축적 전극용 개구부를 형성하는 전하축적 전극용 개구부 형성공정과, 상기 전하축적 전극용 개구부를 통하여 전하축적 전극을 형성하는 전하축적 전극 형성공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
2. 제1항에 있어서, 상기 적어도 전하축적 전극을 형성하는 영역은 상기 워드선, 비트선 및 전하축적 전극이 형성되는 영역인 메로리 셀 어레이 영역의 전체 영역인 것을 특징으로 하는 반도체 기억장치의 제조방법.
3. 제1항에 있어서, 상기 제2절연막 퇴적공정은 상기 제2절연막의 워드선 측벽부중 상기 전하축적 전극용 개구부가 형성되는 영역에 위치하는 것들 사이에는 공간이 형성되는 한편, 상기 제2절연막의 워드선 측벽부중 상기 비트선에 덮여져 있지 않고 또한 상기 전하축적 전극용 개구부가 형성되지 않는 영역에 위치하는 것들 사이에는 공간이 형성되지 않도록 상기 제2절연막을 퇴적하는 공정인 것을 특징으로 하는 반도체 기억장치의 제조방법.
4. 제1항에 있어서, 상기 제2절연막 퇴적공정은 상기 워드선 상기 전하축적 전극용 개구부가 형성되는 영역에 위치하는 것들의 간격 S1과, 상기 워드선중 상기 비트선에 덮여져 있지 않고 또한 상기 전하축적 전극용 개구부가 형성되지 않는 영역에 위치하는 것들의 간격 S2와, 상기 측벽 절연막의 막두께 t1과, 상기 제1절연막의 막두께 t2와, 상기 제2절연막의 막두께 t3와의 사이에 S22(t1+t2+t3)S1의 관계가 성립되도록 상기 제2절연막을 퇴적하는 공정인 것을 특징으로 하는 반도체 기억장치의 제조방법.
5. 제1항에 있어서, 상기 워드선 형성공정 이전에 반도체 기판의 표면부중 상기 워드선, 비트선 및 전하축적 전극이 형성되는 영역인 메모리 셀 어레이 영역에 존재하는 부분을 미리 파내는 기판파는 공정을 추가로 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
6. 반도체 기판상에 한 쌍의 불순물 확산영역과 워드선에 연결되는 게이트 전극을 갖는 스위칭 트랜지스터, 비트선 및 전하축적 전극을 구비하는 반도체 기억장치의 제조방법에 있어서, 반도체 기판의 상면에 워드선상 절연막을 가지는 워드선을 형성하는 워드선 형성공정과, 반도체 기판상에 상기 반도체 기판과 역도전형의 한 쌍의 불순물 확산영역을 형성하는 불순물 확산공정과, 상기 워드선의 측면에 측벽 절연막을 형성하는 측벽 절연막 형성공정과, 반도체 기판상에 전면에 걸쳐서 제1절연막을 퇴적하는 제1절연막 퇴적공정과, 상기 제1절연막에 상기 한 쌍의 불순물 확산영역중의 한 쪽의 불순물 확산영역과 비트선과의 접촉을 얻기 위한 비트선용 개구부를 형성하는 비트선용 개구부 형성공정과, 상기 비트선용 개구부를 통하여 상면에 비트선상 절연막을 가지는 비트선을 형성하는 비트선 형성공정과, 반도체 기판상에 전면에 걸쳐서 제2절연막을, 상기 워드선 상기 전하축적 전극용 개구부가 형성되는 영역에 위치하는 것들의 간격 S1과, 상기 워드선중 상기 비트선에 덮여져 있지 않고 또한 상기 전하축적 전극용 개구부가 형성되지 않은 영역에 위치한 것들의 간격 S2와, 상기 측벽 절연막의 막두께 t1과, 상기 제1절연막의 막두께 t2와, 상기 제2절연막의 막두께 t3와의 사이에 S22(t1+t2+t3)S1의 관계가 성립되도록 퇴적하는 제2절연막 퇴적공정과, 상기 제1절연막, 비트선상 절연막 및 제2절연막중 상기 워드선, 비트선 및 전하축적 전극이 형성되는 영역인 메모리 셀 어레이 영역에 존재하는 절연막을 소정의 두께 만큼 제거하는 것에 의해 상기 제1절연막 및 제2절연막에 상기 한 쌍의 불순물 확산영역중의 다른 쪽의 불순물 확산영역과 전하축적 전극과의 접촉을 얻기 위해 전하축적 전극용 개구부를 형성하는 전하축적 전극용 개구부 형성공정과, 상기 전하축적 전극용 개구부를 통하여 전하축적 전극을 형성하는 전하축적 전극 퇴적공정을 구비하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
7. 반도체 기판상에 워드선, 비트선 및 전하축적 전극을 구비하고 있고, 상기 비트선의 상측에 형성된 절연막에는 다른 부분보다도 움푹 패인 단차부가 형성되어 있고, 상기 단차부에 상기 전하축적 전극이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.