JP3134601B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3134601B2 JP3134601B2 JP05143205A JP14320593A JP3134601B2 JP 3134601 B2 JP3134601 B2 JP 3134601B2 JP 05143205 A JP05143205 A JP 05143205A JP 14320593 A JP14320593 A JP 14320593A JP 3134601 B2 JP3134601 B2 JP 3134601B2
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Description
【０００１】
【産業上の利用分野】この発明は，半導体チップ上にス
タンダードセルを複数個配列して形成したスタンダード
セル列を複数列有するスタンダードセル方式の半導体集
積回路に関し，特に，回路変更用素子領域が自動的に形
成できるセル構造の半導体集積回路に関する。
タンダードセルを複数個配列して形成したスタンダード
セル列を複数列有するスタンダードセル方式の半導体集
積回路に関し，特に，回路変更用素子領域が自動的に形
成できるセル構造の半導体集積回路に関する。
【０００２】
【従来の技術】図５〜図７は，従来における半導体集積
回路の構成を示す説明図である。図５は，従来における
チップレイアウトを示す平面図であり，図において，半
導体チップ５０１上における内部領域内に，ゲート回路
およびフリップ・フロップ等の所定の機能を有するスタ
ンダードセルを並設したスタンダードセル列５０２が複
数列それぞれ配線領域５０３を挟んで配列されている。
なお，５０４はＩ／Ｏ周辺セルである。
回路の構成を示す説明図である。図５は，従来における
チップレイアウトを示す平面図であり，図において，半
導体チップ５０１上における内部領域内に，ゲート回路
およびフリップ・フロップ等の所定の機能を有するスタ
ンダードセルを並設したスタンダードセル列５０２が複
数列それぞれ配線領域５０３を挟んで配列されている。
なお，５０４はＩ／Ｏ周辺セルである。
【０００３】図７は，所定の機能を有するスタンダード
セルの構成を示す説明図であり，図において，７０１は
セル外枠であり，スタンダードセル７０２の配置の基準
となる。また，スタンダードセル内部回路は，パワーラ
イン７０３，拡散層領域７０４，ゲート電極７０５，コ
ンタクト７０６，アルミ配線７０７等により構成されて
おり，セル外枠７０１の外側には回路素子を構成するデ
ータは存在しない。
セルの構成を示す説明図であり，図において，７０１は
セル外枠であり，スタンダードセル７０２の配置の基準
となる。また，スタンダードセル内部回路は，パワーラ
イン７０３，拡散層領域７０４，ゲート電極７０５，コ
ンタクト７０６，アルミ配線７０７等により構成されて
おり，セル外枠７０１の外側には回路素子を構成するデ
ータは存在しない。
【０００４】このようなスタンダードセル７０２がチッ
プ上に配置される場合には，隣接するスタンダードセル
のセル外枠７０１がオンラインとなるように配置され，
スタンダードセル列が形成される。また，隣接するスタ
ンダードセルの間においてパワーライン７０３が接続さ
れることとなり，１つのスタンダードセル列に含まれる
スタンダードセルのパワーライン７０３は全て接続され
ることになる。
プ上に配置される場合には，隣接するスタンダードセル
のセル外枠７０１がオンラインとなるように配置され，
スタンダードセル列が形成される。また，隣接するスタ
ンダードセルの間においてパワーライン７０３が接続さ
れることとなり，１つのスタンダードセル列に含まれる
スタンダードセルのパワーライン７０３は全て接続され
ることになる。
【０００５】上記のレイアウト設計にあっては，通常，
コンピュータを用いる自動配置配線処理により設計さ
れ，不必要なゲート回路等のスタンダードセルは配置さ
れないようにするのが一般的である。これは，自動配置
配線設計のもとになる回路図データには冗長部分が存在
しないためである。
コンピュータを用いる自動配置配線処理により設計さ
れ，不必要なゲート回路等のスタンダードセルは配置さ
れないようにするのが一般的である。これは，自動配置
配線設計のもとになる回路図データには冗長部分が存在
しないためである。
【０００６】
【発明が解決しようとする課題】しかしながら，上記に
示されるような従来における半導体集積回路にあって
は，レイアウト設計あるいはチップ試作後に回路変更が
発生した場合，わずかな回路変更内容であってもスタン
ダードセルの追加や入替えができないため，コンピュー
タによる自動配置配線処理を最初からやり直す必要があ
った。さらに，この場合，すでに開発済みのマスクや拡
散済ウェハ等の資産が使用できなくなり，破棄するしか
なく，それらの資産が無駄になり，開発経費がかさむと
共に，新たにマスク等を開発するための開発期間が大幅
にのびてしまうという不具合があった。
示されるような従来における半導体集積回路にあって
は，レイアウト設計あるいはチップ試作後に回路変更が
発生した場合，わずかな回路変更内容であってもスタン
ダードセルの追加や入替えができないため，コンピュー
タによる自動配置配線処理を最初からやり直す必要があ
った。さらに，この場合，すでに開発済みのマスクや拡
散済ウェハ等の資産が使用できなくなり，破棄するしか
なく，それらの資産が無駄になり，開発経費がかさむと
共に，新たにマスク等を開発するための開発期間が大幅
にのびてしまうという不具合があった。
【０００７】上記の従来技術における不具合を解決する
手段として，例えば，図６に示すようなチップレイアウ
トが，特開平３−６２９４８号公報に開示されている。
図において，半導体チップ５０１の上にスタンダードセ
ル列５０２が形成されている構成は，上記図５に示した
ものと同一である。図６に示した半導体集積回路におけ
る特徴は，配線領域５０３やデッドスペース部分に回路
変更用セル６０１を設けておき，回路変更時に配線層の
みの修正で対応しようとするものである。
手段として，例えば，図６に示すようなチップレイアウ
トが，特開平３−６２９４８号公報に開示されている。
図において，半導体チップ５０１の上にスタンダードセ
ル列５０２が形成されている構成は，上記図５に示した
ものと同一である。図６に示した半導体集積回路におけ
る特徴は，配線領域５０３やデッドスペース部分に回路
変更用セル６０１を設けておき，回路変更時に配線層の
みの修正で対応しようとするものである。
【０００８】しかし，上記方法にあっては，コンピュー
タによる自動配置配線設計後に，人手によって回路変更
用セルを追加する必要があり，このための設計期間が新
たに必要となると共に，人手による設計が介在すること
になるので人為的な設計ミスが生じ易いという不具合が
あった。また，スタンダードセル方式による自動レイア
ウト設計は，本来，人手による設計行為を排除し，設計
精度の向上と開発期間短縮を狙ったものであり，このよ
うな構成の回路変更用セルを追加する方法では充分な解
決手段とはならない。
タによる自動配置配線設計後に，人手によって回路変更
用セルを追加する必要があり，このための設計期間が新
たに必要となると共に，人手による設計が介在すること
になるので人為的な設計ミスが生じ易いという不具合が
あった。また，スタンダードセル方式による自動レイア
ウト設計は，本来，人手による設計行為を排除し，設計
精度の向上と開発期間短縮を狙ったものであり，このよ
うな構成の回路変更用セルを追加する方法では充分な解
決手段とはならない。
【０００９】この発明は，上記に鑑みてなされたもので
あって，スタンダードセル列を複数列に構成するスタン
ダードセル方式の半導体集積回路において，回路変更用
のゲート追加に伴う開発工数と期間の増大，および人為
的な設計ミスの発生による精度低下を排除して，チップ
コストを低減させることを目的とする。
あって，スタンダードセル列を複数列に構成するスタン
ダードセル方式の半導体集積回路において，回路変更用
のゲート追加に伴う開発工数と期間の増大，および人為
的な設計ミスの発生による精度低下を排除して，チップ
コストを低減させることを目的とする。
【００１０】
【課題を解決するための手段】この発明は，上記の目的
を達成するために，半導体チップ上にスタンダードセル
を複数個配列して形成したスタンダードセル列を複数列
有するスタンダードセル方式の半導体集積回路におい
て，前記スタンダードセルの配列方向両側に回路変更時
に用いる複数の回路変更用素子領域を設け，前記回路変
更用素子領域が隣接するスタンダードセル内における素
子領域の一部にオーバラップして配置可能な同一パター
ンを形成した半導体集積回路を提供するものである。
を達成するために，半導体チップ上にスタンダードセル
を複数個配列して形成したスタンダードセル列を複数列
有するスタンダードセル方式の半導体集積回路におい
て，前記スタンダードセルの配列方向両側に回路変更時
に用いる複数の回路変更用素子領域を設け，前記回路変
更用素子領域が隣接するスタンダードセル内における素
子領域の一部にオーバラップして配置可能な同一パター
ンを形成した半導体集積回路を提供するものである。
【００１１】
【作用】この発明による半導体集積回路は，スタンダー
ドセルの配列方向両側に隣接セル内パターンとオーバラ
ップしても影響のない回路変更用素子領域を設け，スタ
ンダードセル列末端にのみ回路変更用ゲート領域が自動
的に形成させるセル構造とすることにより，人手による
回路変更用のセル追加工程を省略する。
ドセルの配列方向両側に隣接セル内パターンとオーバラ
ップしても影響のない回路変更用素子領域を設け，スタ
ンダードセル列末端にのみ回路変更用ゲート領域が自動
的に形成させるセル構造とすることにより，人手による
回路変更用のセル追加工程を省略する。
【００１２】
【実施例】以下，この発明の一実施例を添付図面に基づ
いて説明する。図１は，この発明によるスタンダードセ
ルの構成を示す説明図である。図において，スタンダー
ドセル１０１は，従来におけるスタンダードセルと同一
構成であり，セル外枠１０２も機能ブロックを構成する
素子領域を包含する最小エリアで設定されており，この
セル外枠１０２にセルをすき間なく配置することによ
り，従来と同様なセル列構成を実現することができる。
いて説明する。図１は，この発明によるスタンダードセ
ルの構成を示す説明図である。図において，スタンダー
ドセル１０１は，従来におけるスタンダードセルと同一
構成であり，セル外枠１０２も機能ブロックを構成する
素子領域を包含する最小エリアで設定されており，この
セル外枠１０２にセルをすき間なく配置することによ
り，従来と同様なセル列構成を実現することができる。
【００１３】また，１０３および１０４は回路変更用ゲ
ート領域であり，スタンダードセル１０１の両側におけ
るセル外側１０２の外に形成されている。この回路変更
用ゲート領域１０３，１０４の形成位置は，隣接セルが
配置される方向，すなわち，セル列方向とする。また，
スタンダードセル１０１内の素子パターン１０１ａ，１
０１ｂは回路変更用ゲート領域１０３，１０４と同一パ
ターンとなっており，隣接セルがセル外枠１０２とオン
ラインで配置されても重なり部分の変形は発生しない構
成となっている。また，回路変更用ゲート領域１０３，
１０４は機能ブロックの回路としては接続されておら
ず，その内部において，内部配線用アルミ配線層以外の
拡散層領域１０５，ゲート領域１０６，パワーライン１
０７のみが形成されている。
ート領域であり，スタンダードセル１０１の両側におけ
るセル外側１０２の外に形成されている。この回路変更
用ゲート領域１０３，１０４の形成位置は，隣接セルが
配置される方向，すなわち，セル列方向とする。また，
スタンダードセル１０１内の素子パターン１０１ａ，１
０１ｂは回路変更用ゲート領域１０３，１０４と同一パ
ターンとなっており，隣接セルがセル外枠１０２とオン
ラインで配置されても重なり部分の変形は発生しない構
成となっている。また，回路変更用ゲート領域１０３，
１０４は機能ブロックの回路としては接続されておら
ず，その内部において，内部配線用アルミ配線層以外の
拡散層領域１０５，ゲート領域１０６，パワーライン１
０７のみが形成されている。
【００１４】図２は，上記に示した構成のセルを用いて
形成した半導体チップの各レイアウトを示す説明図であ
る。図２（ａ）は，セル列分割なしの場合，図２（ｂ）
は，セル列分割ありの場合をそれぞれ示している。図に
おいて，２０１は半導体チップ，２０２はＩ／Ｏ周辺セ
ル，２０３は回路変更用として使用できるセルが形成さ
れるセル形成領域である。
形成した半導体チップの各レイアウトを示す説明図であ
る。図２（ａ）は，セル列分割なしの場合，図２（ｂ）
は，セル列分割ありの場合をそれぞれ示している。図に
おいて，２０１は半導体チップ，２０２はＩ／Ｏ周辺セ
ル，２０３は回路変更用として使用できるセルが形成さ
れるセル形成領域である。
【００１５】以上において，回路変更用として使用でき
るセルが形成されるセル形成領域２０３は，必ずセル末
端となり，回路変更が発生した場合にあっては，このセ
ル形成領域２０３のトランジスタを配線層の接続を変更
して利用する。したがって，回路変更用ゲート領域１０
３，１０４がチップレイアウト中あるいはレイアウト後
において独自に確保されるため，人手によって設計を追
加する必要がなく，従来と同じようなセルの配列を行う
だけで，自動的に回路変更用ゲート領域１０３，１０４
をセル列両端に形成することができる。
るセルが形成されるセル形成領域２０３は，必ずセル末
端となり，回路変更が発生した場合にあっては，このセ
ル形成領域２０３のトランジスタを配線層の接続を変更
して利用する。したがって，回路変更用ゲート領域１０
３，１０４がチップレイアウト中あるいはレイアウト後
において独自に確保されるため，人手によって設計を追
加する必要がなく，従来と同じようなセルの配列を行う
だけで，自動的に回路変更用ゲート領域１０３，１０４
をセル列両端に形成することができる。
【００１６】また，回路変更用ゲート領域１０３を上下
方向に設けることにより，スタンダードセル敷きつめ方
式（Ｓｅａ ｏｆ ｃｅｌｌｓ）によるレイアウト設計
にも利用することができる。
方向に設けることにより，スタンダードセル敷きつめ方
式（Ｓｅａ ｏｆ ｃｅｌｌｓ）によるレイアウト設計
にも利用することができる。
【００１７】図３は，スタンダードセル１０１を用いて
セル列を構成した場合を示す説明図である。図におい
て，３０１は隣接セル，３０２はセル間を接続する配
線，３０３はパワーライン幹線である。
セル列を構成した場合を示す説明図である。図におい
て，３０１は隣接セル，３０２はセル間を接続する配
線，３０３はパワーライン幹線である。
【００１８】図３において，セル外枠１０２どうしを従
来と同様にすき間なく配置してセル列とした場合，セル
外枠１０２内における内部回路は従来と同一の構成であ
るため新たな問題は生じない。スタンダードセル１０１
の外枠に形成された回路変更用ゲート領域１０３は，隣
接セル３０１のセル外枠１０２内にオーバラップする形
で形成されるが，隣接セル３０１内のパターンは回路変
更用ゲート領域１０３と同一パターンで構成されている
ため，前記オーバラップによる問題は発生しない。
来と同様にすき間なく配置してセル列とした場合，セル
外枠１０２内における内部回路は従来と同一の構成であ
るため新たな問題は生じない。スタンダードセル１０１
の外枠に形成された回路変更用ゲート領域１０３は，隣
接セル３０１のセル外枠１０２内にオーバラップする形
で形成されるが，隣接セル３０１内のパターンは回路変
更用ゲート領域１０３と同一パターンで構成されている
ため，前記オーバラップによる問題は発生しない。
【００１９】一方，セル末端のスタンダードセル１０１
に形成されている回路変更用ゲート領域１０４は，隣接
セルが存在しないため，そのままの状態で形成され，回
路変更用として使用できる。また，この構成はセル列反
対側末端においても同一である。
に形成されている回路変更用ゲート領域１０４は，隣接
セルが存在しないため，そのままの状態で形成され，回
路変更用として使用できる。また，この構成はセル列反
対側末端においても同一である。
【００２０】さらに，図４は，スタンダードセル１０１
の配置例を示す説明図である。図において，セル外枠１
０２とオンラインで隣接セルが配置される。スタンダー
ドセル１０１内の素子パターン１０１ａと隣接セルの回
路変更用ゲート領域１０３，あるいは素子パターン１０
１ｂと隣接セルの回路変更用ゲート領域１０４は，拡散
領域１０５とゲート領域１０６およびパワーライン１０
７等の基本パターンと同一となっているため，素子パタ
ーン１０１ａと１０１ｂの変形を生じさせることはな
い。また，素子パターン１０１ａと１０１ｂは基本パタ
ーン以外に，コンタクトやアルミ配線等の固有パターン
が形成されているが，基本パターンのみが同一パターン
であり，固有パターンが存在したとしてもセル内のパタ
ーンが変化することはない。
の配置例を示す説明図である。図において，セル外枠１
０２とオンラインで隣接セルが配置される。スタンダー
ドセル１０１内の素子パターン１０１ａと隣接セルの回
路変更用ゲート領域１０３，あるいは素子パターン１０
１ｂと隣接セルの回路変更用ゲート領域１０４は，拡散
領域１０５とゲート領域１０６およびパワーライン１０
７等の基本パターンと同一となっているため，素子パタ
ーン１０１ａと１０１ｂの変形を生じさせることはな
い。また，素子パターン１０１ａと１０１ｂは基本パタ
ーン以外に，コンタクトやアルミ配線等の固有パターン
が形成されているが，基本パターンのみが同一パターン
であり，固有パターンが存在したとしてもセル内のパタ
ーンが変化することはない。
【００２１】したがって，スタンダードセル１０１の配
列方向両側に，隣接セル内パターンとオーバラップして
も影響を及ぼさない回路変更用ゲート領域１０３，１０
４を設けてオーバラップしてセルを配置し，セル列両側
にのみ回路変更用ゲート領域が自動的に形成できる構成
としたため，人手によって回路変更用セルを追加する工
程が不要となり，人為的な設計ミスの発生が回避でき，
開発期間が短縮されて，チップコストを低減することが
できる。
列方向両側に，隣接セル内パターンとオーバラップして
も影響を及ぼさない回路変更用ゲート領域１０３，１０
４を設けてオーバラップしてセルを配置し，セル列両側
にのみ回路変更用ゲート領域が自動的に形成できる構成
としたため，人手によって回路変更用セルを追加する工
程が不要となり，人為的な設計ミスの発生が回避でき，
開発期間が短縮されて，チップコストを低減することが
できる。
【００２２】
【発明の効果】以上説明したように，この発明に係る半
導体集積回路によれば，スタンダードセルの配列方向両
側に隣接セル内パターンとオーバラップしても影響のな
い回路変更用素子領域を設け，スタンダードセル列末端
にのみ回路変更用ゲート領域が自動的に形成させるセル
構造とすることにより，人手による回路変更用のセル追
加工程を省略するため，回路変更用のゲート追加に伴う
開発工数と期間の増大，および人為的な設計ミスの発生
による精度低下を排除して，チップコストを低減させる
ことができる。
導体集積回路によれば，スタンダードセルの配列方向両
側に隣接セル内パターンとオーバラップしても影響のな
い回路変更用素子領域を設け，スタンダードセル列末端
にのみ回路変更用ゲート領域が自動的に形成させるセル
構造とすることにより，人手による回路変更用のセル追
加工程を省略するため，回路変更用のゲート追加に伴う
開発工数と期間の増大，および人為的な設計ミスの発生
による精度低下を排除して，チップコストを低減させる
ことができる。
【図１】この発明に係るスタンダードセルの構成を示す
説明図である。
説明図である。
【図２】図１に示したセルを用いて形成した半導体チッ
プのレイアウト（（ａ）はセル列分割なしの場合，
（ｂ）はセル列分割ありの場合）を示す説明図である。
プのレイアウト（（ａ）はセル列分割なしの場合，
（ｂ）はセル列分割ありの場合）を示す説明図である。
【図３】この発明に係るスタンダードセルを用いて構成
したセル列を示す説明図である。
したセル列を示す説明図である。
【図４】この発明に係るスタンダードセルの配置例を示
す説明図である。
す説明図である。
【図５】従来におけるチップレイアウトを示す平面図で
ある。
ある。
【図６】従来におけるチップレイアウトを示す平面図で
ある。
ある。
【図７】従来におけるスタンダードセルの構成を示す説
明図である。
明図である。
１０１ スタンダードセル １０２ セル外枠 １０３ 回路変更用ゲート領域 １０４ 回路変更用ゲート領域 １０５ 拡散層領域 １０６ ゲート領域 １０７ パワーライン ２０１ 半導体チップ ２０２ Ｉ／Ｏ周辺セル ２０３ セル形成領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82
Claims (1)
- 【請求項１】 半導体チップ上にスタンダードセルを複
数個配列して形成したスタンダードセル列を複数列有す
るスタンダードセル方式の半導体集積回路において、 前記スタンダードセルの各々の配列方向両端に、回路変
更時に用いる複数の回路変更用素子領域を設け、 該回路変更用素子領域のパターンを、隣接するスタンダ
ードセル内に配置された素子領域の一部のパターンと同
一とし、該素子領域の一部にオーバラップして配置可能
としたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05143205A JP3134601B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05143205A JP3134601B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0714922A JPH0714922A (ja) | 1995-01-17 |
| JP3134601B2 true JP3134601B2 (ja) | 2001-02-13 |
Family
ID=15333331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05143205A Expired - Fee Related JP3134601B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134601B2 (ja) |
-
1993
- 1993-06-15 JP JP05143205A patent/JP3134601B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0714922A (ja) | 1995-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |