JPH0745798A - マスタースライス集積回路 - Google Patents
マスタースライス集積回路Info
- Publication number
- JPH0745798A JPH0745798A JP19150193A JP19150193A JPH0745798A JP H0745798 A JPH0745798 A JP H0745798A JP 19150193 A JP19150193 A JP 19150193A JP 19150193 A JP19150193 A JP 19150193A JP H0745798 A JPH0745798 A JP H0745798A
- Authority
- JP
- Japan
- Prior art keywords
- capacitance
- region
- wiring
- master slice
- macro cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】容量素子を形成したマスタースライス半導体集
積回路において、低容量値を有するマクロセルを少ない
基本素子で実現するとともに、各マクロセル間の相対精
度を向上させる。 【構成】一つの半導体領域４の上に、絶縁膜を介して同
一形状のポリシリコン領域３を複数個有するように構成
された容量の基本素子を複数個配置する。一方、マクロ
セルは実現しようとする容量値に応じて、ポリシリコン
領域３上に配置する配線接続開孔部５の位置および個数
を変え、配線領域６とポリシリコン領域３との接続を行
なうことで、各々の所望する容量を実現する。このよう
な構成とすることで、低容量を実現する際は一つの基本
素子を使用するだけでよく、また各々のマクロセル間の
相対精度も向上する。
積回路において、低容量値を有するマクロセルを少ない
基本素子で実現するとともに、各マクロセル間の相対精
度を向上させる。 【構成】一つの半導体領域４の上に、絶縁膜を介して同
一形状のポリシリコン領域３を複数個有するように構成
された容量の基本素子を複数個配置する。一方、マクロ
セルは実現しようとする容量値に応じて、ポリシリコン
領域３上に配置する配線接続開孔部５の位置および個数
を変え、配線領域６とポリシリコン領域３との接続を行
なうことで、各々の所望する容量を実現する。このよう
な構成とすることで、低容量を実現する際は一つの基本
素子を使用するだけでよく、また各々のマクロセル間の
相対精度も向上する。
Description
【０００１】
【産業上の利用分野】本発明は、マスタースライス半導
体集積回路に関し、特に容量素子を回路内に有するアナ
ログ回路の布線設計を容易にするマスタースライス半導
体集積回路に関する。
体集積回路に関し、特に容量素子を回路内に有するアナ
ログ回路の布線設計を容易にするマスタースライス半導
体集積回路に関する。
【０００２】
【従来の技術】従来、マスタースライス半導体集積回路
（以下マスタースライスＩＣと称する。）では、ＣＭＯ
Ｓトランジスタをアレイ状に配置し、これらを結線する
ことにより、デジタルゲートアレイ集積回路を実現して
いる。しかるに近年、アナログ回路の集積回路について
も、開発期間の短縮を主な目的として、マスタースライ
スＩＣへの適用が強く望まれるようになっている。
（以下マスタースライスＩＣと称する。）では、ＣＭＯ
Ｓトランジスタをアレイ状に配置し、これらを結線する
ことにより、デジタルゲートアレイ集積回路を実現して
いる。しかるに近年、アナログ回路の集積回路について
も、開発期間の短縮を主な目的として、マスタースライ
スＩＣへの適用が強く望まれるようになっている。
【０００３】例えば、トランジスタと同様に、抵抗・容
量素子等も各々の基本素子を複数個配置しておき、これ
らを配線することにより所望の回路を構成するものがあ
る。かかる回路は、容量値が一定の基本素子を直・並列
接続することにより、所望の容量値を有する素子を実現
するものである。また、上述した容量値が一定の従来例
と異なり、容量値の異なる基本素子を複数種類用意して
おき、所望の容量値の設定を容易にするものもある。こ
れら従来例では、いずれも容量の基本素子上に配置され
る配線接続用開孔部の位置は固定されているものが一般
的である。
量素子等も各々の基本素子を複数個配置しておき、これ
らを配線することにより所望の回路を構成するものがあ
る。かかる回路は、容量値が一定の基本素子を直・並列
接続することにより、所望の容量値を有する素子を実現
するものである。また、上述した容量値が一定の従来例
と異なり、容量値の異なる基本素子を複数種類用意して
おき、所望の容量値の設定を容易にするものもある。こ
れら従来例では、いずれも容量の基本素子上に配置され
る配線接続用開孔部の位置は固定されているものが一般
的である。
【０００４】図４は従来の一例を説明するためのマスタ
ースライスＩＣの容量配置部分を示す平面図である。図
４に示すように、かかる容量配置はマスタースライス半
導体基板１上に複数個配置された容量の基本素子２に対
し、配線領域６と、容量端子となるポリシリコン領域３
およびポリシリコン領域３直下の薄い絶縁膜を介した半
導体領域４上に配線接続用開孔部５を適当な位置に配置
し、基本素子２を直・並列接続することにより、各々容
量値の異なる複数の容量を実現している。
ースライスＩＣの容量配置部分を示す平面図である。図
４に示すように、かかる容量配置はマスタースライス半
導体基板１上に複数個配置された容量の基本素子２に対
し、配線領域６と、容量端子となるポリシリコン領域３
およびポリシリコン領域３直下の薄い絶縁膜を介した半
導体領域４上に配線接続用開孔部５を適当な位置に配置
し、基本素子２を直・並列接続することにより、各々容
量値の異なる複数の容量を実現している。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のアナログ回路用マスタースライスＩＣにおいて
は、基本素子の直・並列接続によって各種の容量値を実
現しなければならないので、（ａ）低容量を実現するた
めには、多くの基本素子の直列接続を行なうことにな
り、素子の使用効率および配線効率が下がる、（ｂ）上
記（ａ）によって実現した低容量体は、直列に配線領域
の抵抗成分および各基本素子が有する寄生的な対半導体
基板の容量成分によって、基本素子の有する容量および
抵抗の使用個数分の１の容量体は得られず、相対精度を
考慮した設計が行なえない、（ｃ）低容量値の基本素子
の容量の大小にかかわらず一定の距離だけ必要になるた
め、素子配置効率が大となるという欠点を有している。
た従来のアナログ回路用マスタースライスＩＣにおいて
は、基本素子の直・並列接続によって各種の容量値を実
現しなければならないので、（ａ）低容量を実現するた
めには、多くの基本素子の直列接続を行なうことにな
り、素子の使用効率および配線効率が下がる、（ｂ）上
記（ａ）によって実現した低容量体は、直列に配線領域
の抵抗成分および各基本素子が有する寄生的な対半導体
基板の容量成分によって、基本素子の有する容量および
抵抗の使用個数分の１の容量体は得られず、相対精度を
考慮した設計が行なえない、（ｃ）低容量値の基本素子
の容量の大小にかかわらず一定の距離だけ必要になるた
め、素子配置効率が大となるという欠点を有している。
【０００６】
【課題を解決するための手段】本発明のマスタースライ
ス半導体集積回路は、半導体基板上にトランジスタ，抵
抗，容量等の各々の基本素子を複数個配置して得られる
マスタースライス基板と、前記容量素子上に設ける配線
領域開孔部の配置および端子となる配線領域の配置情報
を定義した複数種のマクロセルとを有し、前記容量素子
は一半導体領域を一つの容量端子とし、前記一半導体領
域上には絶縁膜を介して同一形状の複数個のポリシリコ
ン領域を有し、前記マクロセルは同一形状の配線領域か
らなる容量端子部と、実現する容量値に応じて前記ポリ
シリコン領域上に設ける配線領域開孔部の配置情報が異
なるものを複数固有する。
ス半導体集積回路は、半導体基板上にトランジスタ，抵
抗，容量等の各々の基本素子を複数個配置して得られる
マスタースライス基板と、前記容量素子上に設ける配線
領域開孔部の配置および端子となる配線領域の配置情報
を定義した複数種のマクロセルとを有し、前記容量素子
は一半導体領域を一つの容量端子とし、前記一半導体領
域上には絶縁膜を介して同一形状の複数個のポリシリコ
ン領域を有し、前記マクロセルは同一形状の配線領域か
らなる容量端子部と、実現する容量値に応じて前記ポリ
シリコン領域上に設ける配線領域開孔部の配置情報が異
なるものを複数固有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を説明するためのマス
タースライス半導体集積回路の容量配置部を示す平面図
である。図１に示すように、マスタースライス基板１上
には、容量の基本素子２が複数個配置されている。
る。図１は本発明の第１の実施例を説明するためのマス
タースライス半導体集積回路の容量配置部を示す平面図
である。図１に示すように、マスタースライス基板１上
には、容量の基本素子２が複数個配置されている。
【０００８】容量の基本素子２においては、容量部分を
形成するポリシリコン領域３が、全て同一形状で分離し
て半導体領域４上に絶縁膜例えば窒化膜を介して存在し
ている。窒化膜の膜厚を５００オングストローム程度，
誘電率を７．２程度であるとすれば、ポリシリコン領域
３と半導体領域４との単位面積当りの容量は１．３×１
０-3ＰＦ／μｍ2 程度となるので、ポリシリコン領域３
の形成面積を７７０μｍ2 とすれば１ＰＦの容量を実現
でき、この基本素子は最大４ＰＦまでの容量値までマク
ロとして形成できる。すなわち、１つの基本素子内に存
在する４個のポリシリコン領域３を、マクロセル内にお
いて各ポリシリコン領域上に設ける配線領域開孔部５の
配置位置を適当に設定することで、上部の配線領域６に
接続することにより、１ＰＦから４ＰＦまでの容量体を
実現できる。図１は、左より１ＰＦのマクロセル７ａ，
２ＰＦのマクロセル７ｂ、未使用セル，３ＰＦのマクロ
セル７ａ，４ＰＦのマクロセル７ｄを配置した状態を示
している。
形成するポリシリコン領域３が、全て同一形状で分離し
て半導体領域４上に絶縁膜例えば窒化膜を介して存在し
ている。窒化膜の膜厚を５００オングストローム程度，
誘電率を７．２程度であるとすれば、ポリシリコン領域
３と半導体領域４との単位面積当りの容量は１．３×１
０-3ＰＦ／μｍ2 程度となるので、ポリシリコン領域３
の形成面積を７７０μｍ2 とすれば１ＰＦの容量を実現
でき、この基本素子は最大４ＰＦまでの容量値までマク
ロとして形成できる。すなわち、１つの基本素子内に存
在する４個のポリシリコン領域３を、マクロセル内にお
いて各ポリシリコン領域上に設ける配線領域開孔部５の
配置位置を適当に設定することで、上部の配線領域６に
接続することにより、１ＰＦから４ＰＦまでの容量体を
実現できる。図１は、左より１ＰＦのマクロセル７ａ，
２ＰＦのマクロセル７ｂ、未使用セル，３ＰＦのマクロ
セル７ａ，４ＰＦのマクロセル７ｄを配置した状態を示
している。
【０００９】図２（ａ），（ｂ）は共に図１に示すマク
ロセル７ａおよび７ｄのシンボル記号図を示したもので
あり、同様に（ａ′），（ｂ′）は、シンボル記号図に
対応した実際の内部データを示したものである。図２
（ａ），（ｂ）に示すように、マクロセル７ａ，７ｂは
それぞれ外枠８内に同一形状の端子９を有している。ま
た、図２（ａ′），（ｂ′）に示すように、マクロセル
７ａは内部に２つの配線領域開孔部５データと２つの配
線領域６データを有し、マクロセル７ｄは５つの配線領
域開孔部５データと２つの配線領域６データを有してい
る。
ロセル７ａおよび７ｄのシンボル記号図を示したもので
あり、同様に（ａ′），（ｂ′）は、シンボル記号図に
対応した実際の内部データを示したものである。図２
（ａ），（ｂ）に示すように、マクロセル７ａ，７ｂは
それぞれ外枠８内に同一形状の端子９を有している。ま
た、図２（ａ′），（ｂ′）に示すように、マクロセル
７ａは内部に２つの配線領域開孔部５データと２つの配
線領域６データを有し、マクロセル７ｄは５つの配線領
域開孔部５データと２つの配線領域６データを有してい
る。
【００１０】このようにマクロセル７ａ，７ｂ，７ｃ，
７ｄは同一の端子形状を有していながら、内部の配線領
域開孔部５データの差により１ＰＦ〜４ＰＦの異なる容
量値を実現している。
７ｄは同一の端子形状を有していながら、内部の配線領
域開孔部５データの差により１ＰＦ〜４ＰＦの異なる容
量値を実現している。
【００１１】図３は本発明の第２の実施例を説明するた
めの容量基本素子およびマクロセルの構成を示した平面
図である。図３において、図１および図２（ａ），
（ａ′）と同じ番号を付した部分は同一のものを示す。
図３において、１０は第１の容量の端子、１１は第２の
容量の端子、１２は第１および第２容量の共通端子であ
る。
めの容量基本素子およびマクロセルの構成を示した平面
図である。図３において、図１および図２（ａ），
（ａ′）と同じ番号を付した部分は同一のものを示す。
図３において、１０は第１の容量の端子、１１は第２の
容量の端子、１２は第１および第２容量の共通端子であ
る。
【００１２】かかる第２の実施例の容量の基本素子にお
いては、第１の実施例よりも多数のポリシリコン領域３
から構成されており、またマクロセルは一つのマクロセ
ル内に２個の容量を定義しており、その容量比は４：１
となる。
いては、第１の実施例よりも多数のポリシリコン領域３
から構成されており、またマクロセルは一つのマクロセ
ル内に２個の容量を定義しており、その容量比は４：１
となる。
【００１３】このような構成とすることにより、マクロ
セルで実現できる容量値の分解能を上げるだけでなく、
回路特性上相対精度を取る必要のある２個の容量を本マ
クロセルで実現させるようにしておけば、寄生的な容量
及び抵抗が均一に各ポリシリコン領域に付加されている
ため従来の方法によるマクロセルよりも相対精度が向上
する。
セルで実現できる容量値の分解能を上げるだけでなく、
回路特性上相対精度を取る必要のある２個の容量を本マ
クロセルで実現させるようにしておけば、寄生的な容量
及び抵抗が均一に各ポリシリコン領域に付加されている
ため従来の方法によるマクロセルよりも相対精度が向上
する。
【００１４】
【発明の効果】以上説明したように、本発明のマスター
スライス半導体集積回路は、従来よりも少ない素子面積
で低容量値を有する容量基本素子の構造を実現し、マク
ロセルの設計においても少ない基本素子の使用個数で多
くの容量値を形成できる。また、低容量値を有するマク
ロセルの構成方法が、従来の構成よりも寄生容量の付加
が低減可能なため、各々のマクロセルの相対精度を向上
できる。また、さらに高い相対精度を必要とする容量に
ついては、ひとつのマクロセル内に複数個の容量体を構
成することができるという効果がある。
スライス半導体集積回路は、従来よりも少ない素子面積
で低容量値を有する容量基本素子の構造を実現し、マク
ロセルの設計においても少ない基本素子の使用個数で多
くの容量値を形成できる。また、低容量値を有するマク
ロセルの構成方法が、従来の構成よりも寄生容量の付加
が低減可能なため、各々のマクロセルの相対精度を向上
できる。また、さらに高い相対精度を必要とする容量に
ついては、ひとつのマクロセル内に複数個の容量体を構
成することができるという効果がある。
【図１】本発明の第１の実施例を説明するためのマスタ
ースライス半導体集積回路の容量配置部分を示す平面図
である。
ースライス半導体集積回路の容量配置部分を示す平面図
である。
【図２】（ａ），（ｂ）は図１に示したマクロセル７
ａ，および７ｄのシンボル記号図、（ａ′），（ｂ′）
は内部構成を示す平面図である。
ａ，および７ｄのシンボル記号図、（ａ′），（ｂ′）
は内部構成を示す平面図である。
【図３】本発明の第２の実施例を説明するための平面図
である。
である。
【図４】従来例を説明するためのマスタースライス半導
体集積回路の容量配置部分を示す平面図である。
体集積回路の容量配置部分を示す平面図である。
１ マスタースライス半導体基板 ２ 容量の基本素子 ３ ポリシリコン領域 ４ 半導体領域 ５ 配線接続用開孔部 ６ 配線領域 ７ａ，７ｂ，７ｃ，７ｄ マクロセル ８ マクロセル外部 ９ マクロセル端子 １０ 第１の容量の端子 １１ 第２の容量の端子 １２ 第１，第２の容量の共通端子
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｃ
Claims (1)
- 【請求項１】 半導体基板上にトランジスタ，抵抗，容
量等の各々の基本素子を複数個配置して得られるマスタ
ースライス基板と、前記容量素子上に設ける配線領域開
孔部の配置および端子となる配線領域の配置情報を定義
した複数種のマクロセルとを有し、前記容量素子は一半
導体領域を一つの容量端子とし、前記一半導体領域上に
は絶縁膜を介して同一形状の複数個のポリシリコン領域
を有し、前記マクロセルは同一形状の配線領域からなる
容量端子部と、実現する容量値に応じて前記ポリシリコ
ン領域上に設ける配線領域開孔部の異なる配置とを有す
ることを特徴とするマスタースライス集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19150193A JPH0745798A (ja) | 1993-08-03 | 1993-08-03 | マスタースライス集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19150193A JPH0745798A (ja) | 1993-08-03 | 1993-08-03 | マスタースライス集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745798A true JPH0745798A (ja) | 1995-02-14 |
Family
ID=16275706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19150193A Pending JPH0745798A (ja) | 1993-08-03 | 1993-08-03 | マスタースライス集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745798A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110098185A (zh) * | 2018-01-30 | 2019-08-06 | 意法半导体(鲁塞)公司 | 具有电容性去耦结构的标准集成单元 |
-
1993
- 1993-08-03 JP JP19150193A patent/JPH0745798A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110098185A (zh) * | 2018-01-30 | 2019-08-06 | 意法半导体(鲁塞)公司 | 具有电容性去耦结构的标准集成单元 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09223776A (ja) | 集積回路用一体型減結合コンデンサおよび形成方法 | |
| KR0183739B1 (ko) | 감결합 커패시터를 포함하는 반도체 장치 및 그 제조방법 | |
| JPH04335569A (ja) | 半導体装置およびその製造方法 | |
| US4131906A (en) | Dynamic random access memory using MOS FETs and method for manufacturing same | |
| EP0102178B1 (en) | Semiconductor memory device | |
| JP2001060664A (ja) | 半導体装置 | |
| JPH0745798A (ja) | マスタースライス集積回路 | |
| US7502218B2 (en) | Multi-terminal capacitor | |
| JPS61156851A (ja) | 集積回路 | |
| JPS63142656A (ja) | セミカスタム半導体集積回路 | |
| JP3028420B2 (ja) | 半導体集積装置 | |
| JPH02304963A (ja) | 半導体集積回路装置 | |
| KR20060077654A (ko) | 엠보싱형 커패시터의 제조 방법 | |
| JPH036858A (ja) | マスタスライス方式半導体集積回路装置 | |
| JPH1078826A (ja) | 定電圧回路 | |
| JP2606836B2 (ja) | 半導体記憶装置 | |
| JPH0795590B2 (ja) | セミカスタム半導体集積回路の設計方法 | |
| JPS6066449A (ja) | ゲ−トアレ−素子 | |
| JP2636794B2 (ja) | 半導体装置 | |
| JPH06151768A (ja) | 半導体装置およびその製造方法 | |
| JP2778060B2 (ja) | 半導体集積回路装置 | |
| JP2005038882A (ja) | 半導体装置、及び分圧回路 | |
| JPH04306871A (ja) | 半導体集積回路装置 | |
| US6903620B2 (en) | Circuit configuration for setting the input resistance and the input capacitance of an integrated semiconductor circuit chip | |
| JP2001007292A (ja) | 半導体集積回路およびその配置方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000905 |