JPH03235366A

JPH03235366A - マスタースライス方式半導体集積回路装置

Info

Publication number: JPH03235366A
Application number: JP3111990A
Authority: JP
Inventors: Atsushi Kuriyama; 栗山　敦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-02-09
Filing date: 1990-02-09
Publication date: 1991-10-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はマスタースライス方式半導体集積回路装置に関
し、特に、半導体素子の電極と電源配線との抵抗による
接続構造に関する。

［従来の技術］マスタースライス方式半導体集積回路装置は、半導体素
子（トランジスタ、ダイオード、抵抗等）を予め共通の
拡散工程て形成しておき、そのマスタウェハに対し、個
別的マスクパターンによる配線を施すことによって製造
される。この種集積回路にあっては通常、半導体素子の
電極は半導体基板上の第１層に形成され、電源配線は半
導体基板上に複数層にわたり重ねられた配線層の上層部
分に形成される。

第３図は、この種従来例を示す断面図である。

同図に示されるように、半導体基板３０１の表面領域内
には、トランジスタ３０２、抵抗３１８が形成されてお
り、また、半導体基板上には基板絶縁膜３１４を介して
エミッタ電極３０３、ベース電ｆ！３０４、コレクタ電
極３０５、第１の抵抗電極３１９、第２の抵抗電極３２
０および第１層信号配線３２２が、その上には、第１層
間絶縁膜３１５を介して第２１信号配線３１０が、さら
にその上には、第２層間絶縁膜３１６を介して電源配線
３２１が形成され、その上にはカバー膜３１３が形成さ
れている。

第３図に示されるように、トランジスタ３０２のエミッ
タ環＆３０３と電源配線３２１とを抵抗を介して接続す
るには、第１層において、第１層信号配線３２２により
エミッタ電極３０３と第１の抵抗電極３１９とを接続し
、第２の抵抗電極３２０と電源配線３２１とを１層−２
層間スルーホール３２３および２層−３層間スルーホー
ル３２４を介して接続する必要があった。

［発明が解決しようとする課題］この種半導体集積回路装置においては、抵抗の一端は電
源配線に接続されることが多いのであるが、上述した従
来例においては、抵抗は半導体基板内に形成され、電源
配線は複数の配線層のうちの上層部分に形成されている
ため、抵抗と電源配線との接続には、最下層の抵抗電極
から上層の電源パターン層まてスルーホールを形成する
ことが必要となり、構造が複雑になるという欠点があっ
た。また、従来例では、半導体基板に形成される抵抗は
、所望の電気回路を構成するための配線接続がなされる
前に作られていなければならないため、必要以上に多く
の抵抗を形成しておかなければならず、無駄となる抵抗
が多いという欠点があった。さらに、半導体基板に形成
された抵抗の占める面積は半導体素子の占める全面積の
約半分に及んでいるため集積度の向上を妨げているとい
う欠点があった。

［課題を解決するための手段］本発明のマスタースライス方式半導体集積回路装置は、
半導体基板に予め共通の拡散工程により半導体素子を形
成しておき、このマスタウェハに対して個別的マスクパ
ターンを用いて複数層の配線層を敷設することにより形
成されたものであって、半導体基板上の第１配線層には
半導体素子の電極、電源配線層および前記半導体素子の
電極と前記電源配線層との間に接続された抵抗体膜が形
成され、第２層以上の層の配線層が信号配線層として用
いられているものである。

［実施例］次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例を示す断面図である。同図
に示されるように、半導体基板１０１の表面領域内には
、トランジスタ１０２が共通の拡散工程により形成され
ている。個別的配線工程において、基板体基板１０１上
に基板絶縁膜１１４を介して、エミッタ環１１０３、ベ
ース電極１０４およびコレクタ電極１０５を形成し、エ
ミッタ電極１０３の近傍に第１の電源配線１０６を、丈
な５コレクタ電［１０５の近傍には第２の電源配線１０
７を配置する。さらに、エミッタ電極１０３と第１の電
源配線１０６とを接続するように第１の抵抗１０８を形
成し、コレクタ電極１０５と第２の電源配線１０７とを
接続するように第２の抵抗１０９を形成する。第１の抵
抗１０８および第２の抵抗１０９は金属薄膜などで形成
する。第１層間絶縁膜１１５を形成し、その上に２層目
の配線層として第２１信号配線１１０を配置する。

さらに、その上に第２層間絶縁膜１１６を介して３層目
の配線層として第３１信号配線１．１１を配置し、そ上
にカバー膜］１３を形成する。

以上のような構造を採用することにより、エミッタ、電
源配線間およびコレクタ、電源配線間の抵抗を介した接
続構造を非常に簡略化することができる。さらに、所望
の電子回路を構成する上で不必要な抵抗を形成しないよ
うにすることができる。−膜内なマスタースライス方式
半導体集積回路装置では、半導体基板上ですべての抵抗
の占める面積はすべてのトランジスタの占める面積とほ
ぼ同等であったが、本実施例のような抵抗接続構造をと
ると、半導体基板に抵抗を形成する必要がなくなるため
、トランジスタの占める面積をほぼ２倍とすることがで
き、従来と同一面積の半導体基板に構成できる電子回路
の規模を約２倍とすることができる。

第２図は、本発明の他の実施例を示す断面図である。同
図において、第１図の部分と共通する部分には下２桁が
共通する参照番号が付されているので重複する説明は省
略する。

この実施例では、コレクタ電極２０５を２層目まで持ち
上げ、その層で第２の抵抗２０９を介して第２の電源配
線２０７と接続し、また、ベース電極２０４を第３１信
号配線２１１と接続している。第３１信号配線２１１上
には第２層間絶縁膜２１７を介して第４１信号配線２１
２が形成されている。

この実施例では、一種類の電源配線に一層ずつを割り当
てているため電源配線の面積を大きくすることができ、
各電源配線に流すことのできる電流を大きくとることが
でき゛る。

［発明の効果コ以上説明したように、本発明は、マスタースライス方式
半導体集積回路装置において、半導体素子電極と電源配
線とを第１配線層に形成し、それらの間を抵抗で接続す
るようにしたものであるので、本発明によれば、半導体
基板内に抵抗を形成し、これと最上層付近に形成された
電源配線と接続する従来例と比較して、接続構造を簡素
化することができる。また、回路構成上不必要な抵抗は
形成しないで済むので、無駄になる抵抗素子をなくすこ
とができる。

さらに、抵抗を配線層に形成するようにしたことにより
、半導体基板内にトランジスタの占める面積と同程度の
面積を占有して形成されていた抵抗を無くすことができ
るので、この領域にトランジスタを形成することにより
、従来と同じ面積の半導体基板に構成できる電子回路の
規模を約２倍とすることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す断面図、第２図は、
本発明の他の実施例を示す断面図、第３図は、従来例の
断面図である。１０１．２０１．３０１・・半導体基板、　１０２．２
０２．３０２・　トランジスタ、　　１０３．２０３．
３０Ｂ・・エミッタ電極、　　１０４．２０４．３０４
・・ベース電極、　１０５．２０５．３０５・・・コレ
クタ電極、　１０６．２０６・・第１の電源配線、　１
０７．２０７・・・第２の電源配線、１０８．２０８・
・・第１の抵抗、　１０９．２０９・・・第２の抵抗、
　１１０．３１０・・・第２１信号配線、　１１１．２
１１・・・第３１信号配線、　　２１２・・・第４１信
号配線、　１１３．２１３．３１３・・・カバー膜、　
１１４．２１４．３１４・・・基板絶縁膜、　１１５．
２１５．３１５・・・第１層間絶縁膜、　１１６．２１
６．３１６・・第２層間絶縁膜、　２１７・・・第３層
間絶縁膜、　　３１８・・・抵抗、　３２１・・・電源
配線、　３２２・・・第１１信号配線。）０２第１ｖＡ１０１．２０１　　　半導イＡＳ、１（木艮１１０　　
η層綿号西色線１０４．２０４　　公−ス亀棒１１３．２１３　　勺へ−月隻

Claims

【特許請求の範囲】

共通の拡散工程により半導体素子が半導体基板内に作り
込まれたマスタチップに対し、個別的な配線を施して構
成されるマスタースライス方式半導体集積回路装置にお
いて、半導体基板上の第１配線層には半導体素子の電極
、電源配線層および前記半導体素子の電極と前記電源配
線層との間に接続された抵抗体膜が形成され、第２層以
上の配線層が信号配線層として用いられていることを特
徴とするマスタースライス方式半導体集積回路装置。