JPH03235366A - マスタースライス方式半導体集積回路装置 - Google Patents
マスタースライス方式半導体集積回路装置Info
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- JPH03235366A JPH03235366A JP3111990A JP3111990A JPH03235366A JP H03235366 A JPH03235366 A JP H03235366A JP 3111990 A JP3111990 A JP 3111990A JP 3111990 A JP3111990 A JP 3111990A JP H03235366 A JPH03235366 A JP H03235366A
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- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 35
- 239000011229 interlayer Substances 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 2
- 230000008030 elimination Effects 0.000 abstract 1
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- 239000010409 thin film Substances 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はマスタースライス方式半導体集積回路装置に関
し、特に、半導体素子の電極と電源配線との抵抗による
接続構造に関する。
し、特に、半導体素子の電極と電源配線との抵抗による
接続構造に関する。
[従来の技術]
マスタースライス方式半導体集積回路装置は、半導体素
子(トランジスタ、ダイオード、抵抗等)を予め共通の
拡散工程て形成しておき、そのマスタウェハに対し、個
別的マスクパターンによる配線を施すことによって製造
される。この種集積回路にあっては通常、半導体素子の
電極は半導体基板上の第1層に形成され、電源配線は半
導体基板上に複数層にわたり重ねられた配線層の上層部
分に形成される。
子(トランジスタ、ダイオード、抵抗等)を予め共通の
拡散工程て形成しておき、そのマスタウェハに対し、個
別的マスクパターンによる配線を施すことによって製造
される。この種集積回路にあっては通常、半導体素子の
電極は半導体基板上の第1層に形成され、電源配線は半
導体基板上に複数層にわたり重ねられた配線層の上層部
分に形成される。
第3図は、この種従来例を示す断面図である。
同図に示されるように、半導体基板301の表面領域内
には、トランジスタ302、抵抗318が形成されてお
り、また、半導体基板上には基板絶縁膜314を介して
エミッタ電極303、ベース電f!304、コレクタ電
極305、第1の抵抗電極319、第2の抵抗電極32
0および第1層信号配線322が、その上には、第1層
間絶縁膜315を介して第21信号配線310が、さら
にその上には、第2層間絶縁膜316を介して電源配線
321が形成され、その上にはカバー膜313が形成さ
れている。
には、トランジスタ302、抵抗318が形成されてお
り、また、半導体基板上には基板絶縁膜314を介して
エミッタ電極303、ベース電f!304、コレクタ電
極305、第1の抵抗電極319、第2の抵抗電極32
0および第1層信号配線322が、その上には、第1層
間絶縁膜315を介して第21信号配線310が、さら
にその上には、第2層間絶縁膜316を介して電源配線
321が形成され、その上にはカバー膜313が形成さ
れている。
第3図に示されるように、トランジスタ302のエミッ
タ環&303と電源配線321とを抵抗を介して接続す
るには、第1層において、第1層信号配線322により
エミッタ電極303と第1の抵抗電極319とを接続し
、第2の抵抗電極320と電源配線321とを1層−2
層間スルーホール323および2層−3層間スルーホー
ル324を介して接続する必要があった。
タ環&303と電源配線321とを抵抗を介して接続す
るには、第1層において、第1層信号配線322により
エミッタ電極303と第1の抵抗電極319とを接続し
、第2の抵抗電極320と電源配線321とを1層−2
層間スルーホール323および2層−3層間スルーホー
ル324を介して接続する必要があった。
[発明が解決しようとする課題]
この種半導体集積回路装置においては、抵抗の一端は電
源配線に接続されることが多いのであるが、上述した従
来例においては、抵抗は半導体基板内に形成され、電源
配線は複数の配線層のうちの上層部分に形成されている
ため、抵抗と電源配線との接続には、最下層の抵抗電極
から上層の電源パターン層まてスルーホールを形成する
ことが必要となり、構造が複雑になるという欠点があっ
た。また、従来例では、半導体基板に形成される抵抗は
、所望の電気回路を構成するための配線接続がなされる
前に作られていなければならないため、必要以上に多く
の抵抗を形成しておかなければならず、無駄となる抵抗
が多いという欠点があった。さらに、半導体基板に形成
された抵抗の占める面積は半導体素子の占める全面積の
約半分に及んでいるため集積度の向上を妨げているとい
う欠点があった。
源配線に接続されることが多いのであるが、上述した従
来例においては、抵抗は半導体基板内に形成され、電源
配線は複数の配線層のうちの上層部分に形成されている
ため、抵抗と電源配線との接続には、最下層の抵抗電極
から上層の電源パターン層まてスルーホールを形成する
ことが必要となり、構造が複雑になるという欠点があっ
た。また、従来例では、半導体基板に形成される抵抗は
、所望の電気回路を構成するための配線接続がなされる
前に作られていなければならないため、必要以上に多く
の抵抗を形成しておかなければならず、無駄となる抵抗
が多いという欠点があった。さらに、半導体基板に形成
された抵抗の占める面積は半導体素子の占める全面積の
約半分に及んでいるため集積度の向上を妨げているとい
う欠点があった。
[課題を解決するための手段]
本発明のマスタースライス方式半導体集積回路装置は、
半導体基板に予め共通の拡散工程により半導体素子を形
成しておき、このマスタウェハに対して個別的マスクパ
ターンを用いて複数層の配線層を敷設することにより形
成されたものであって、半導体基板上の第1配線層には
半導体素子の電極、電源配線層および前記半導体素子の
電極と前記電源配線層との間に接続された抵抗体膜が形
成され、第2層以上の層の配線層が信号配線層として用
いられているものである。
半導体基板に予め共通の拡散工程により半導体素子を形
成しておき、このマスタウェハに対して個別的マスクパ
ターンを用いて複数層の配線層を敷設することにより形
成されたものであって、半導体基板上の第1配線層には
半導体素子の電極、電源配線層および前記半導体素子の
電極と前記電源配線層との間に接続された抵抗体膜が形
成され、第2層以上の層の配線層が信号配線層として用
いられているものである。
[実施例]
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は、本発明の一実施例を示す断面図である。同図
に示されるように、半導体基板101の表面領域内には
、トランジスタ102が共通の拡散工程により形成され
ている。個別的配線工程において、基板体基板101上
に基板絶縁膜114を介して、エミッタ環1103、ベ
ース電極104およびコレクタ電極105を形成し、エ
ミッタ電極103の近傍に第1の電源配線106を、丈
な5コレクタ電[105の近傍には第2の電源配線10
7を配置する。さらに、エミッタ電極103と第1の電
源配線106とを接続するように第1の抵抗108を形
成し、コレクタ電極105と第2の電源配線107とを
接続するように第2の抵抗109を形成する。第1の抵
抗108および第2の抵抗109は金属薄膜などで形成
する。第1層間絶縁膜115を形成し、その上に2層目
の配線層として第21信号配線110を配置する。
に示されるように、半導体基板101の表面領域内には
、トランジスタ102が共通の拡散工程により形成され
ている。個別的配線工程において、基板体基板101上
に基板絶縁膜114を介して、エミッタ環1103、ベ
ース電極104およびコレクタ電極105を形成し、エ
ミッタ電極103の近傍に第1の電源配線106を、丈
な5コレクタ電[105の近傍には第2の電源配線10
7を配置する。さらに、エミッタ電極103と第1の電
源配線106とを接続するように第1の抵抗108を形
成し、コレクタ電極105と第2の電源配線107とを
接続するように第2の抵抗109を形成する。第1の抵
抗108および第2の抵抗109は金属薄膜などで形成
する。第1層間絶縁膜115を形成し、その上に2層目
の配線層として第21信号配線110を配置する。
さらに、その上に第2層間絶縁膜116を介して3層目
の配線層として第31信号配線1.11を配置し、そ上
にカバー膜]13を形成する。
の配線層として第31信号配線1.11を配置し、そ上
にカバー膜]13を形成する。
以上のような構造を採用することにより、エミッタ、電
源配線間およびコレクタ、電源配線間の抵抗を介した接
続構造を非常に簡略化することができる。さらに、所望
の電子回路を構成する上で不必要な抵抗を形成しないよ
うにすることができる。−膜内なマスタースライス方式
半導体集積回路装置では、半導体基板上ですべての抵抗
の占める面積はすべてのトランジスタの占める面積とほ
ぼ同等であったが、本実施例のような抵抗接続構造をと
ると、半導体基板に抵抗を形成する必要がなくなるため
、トランジスタの占める面積をほぼ2倍とすることがで
き、従来と同一面積の半導体基板に構成できる電子回路
の規模を約2倍とすることができる。
源配線間およびコレクタ、電源配線間の抵抗を介した接
続構造を非常に簡略化することができる。さらに、所望
の電子回路を構成する上で不必要な抵抗を形成しないよ
うにすることができる。−膜内なマスタースライス方式
半導体集積回路装置では、半導体基板上ですべての抵抗
の占める面積はすべてのトランジスタの占める面積とほ
ぼ同等であったが、本実施例のような抵抗接続構造をと
ると、半導体基板に抵抗を形成する必要がなくなるため
、トランジスタの占める面積をほぼ2倍とすることがで
き、従来と同一面積の半導体基板に構成できる電子回路
の規模を約2倍とすることができる。
第2図は、本発明の他の実施例を示す断面図である。同
図において、第1図の部分と共通する部分には下2桁が
共通する参照番号が付されているので重複する説明は省
略する。
図において、第1図の部分と共通する部分には下2桁が
共通する参照番号が付されているので重複する説明は省
略する。
この実施例では、コレクタ電極205を2層目まで持ち
上げ、その層で第2の抵抗209を介して第2の電源配
線207と接続し、また、ベース電極204を第31信
号配線211と接続している。第31信号配線211上
には第2層間絶縁膜217を介して第41信号配線21
2が形成されている。
上げ、その層で第2の抵抗209を介して第2の電源配
線207と接続し、また、ベース電極204を第31信
号配線211と接続している。第31信号配線211上
には第2層間絶縁膜217を介して第41信号配線21
2が形成されている。
この実施例では、一種類の電源配線に一層ずつを割り当
てているため電源配線の面積を大きくすることができ、
各電源配線に流すことのできる電流を大きくとることが
でき゛る。
てているため電源配線の面積を大きくすることができ、
各電源配線に流すことのできる電流を大きくとることが
でき゛る。
[発明の効果コ
以上説明したように、本発明は、マスタースライス方式
半導体集積回路装置において、半導体素子電極と電源配
線とを第1配線層に形成し、それらの間を抵抗で接続す
るようにしたものであるので、本発明によれば、半導体
基板内に抵抗を形成し、これと最上層付近に形成された
電源配線と接続する従来例と比較して、接続構造を簡素
化することができる。また、回路構成上不必要な抵抗は
形成しないで済むので、無駄になる抵抗素子をなくすこ
とができる。
半導体集積回路装置において、半導体素子電極と電源配
線とを第1配線層に形成し、それらの間を抵抗で接続す
るようにしたものであるので、本発明によれば、半導体
基板内に抵抗を形成し、これと最上層付近に形成された
電源配線と接続する従来例と比較して、接続構造を簡素
化することができる。また、回路構成上不必要な抵抗は
形成しないで済むので、無駄になる抵抗素子をなくすこ
とができる。
さらに、抵抗を配線層に形成するようにしたことにより
、半導体基板内にトランジスタの占める面積と同程度の
面積を占有して形成されていた抵抗を無くすことができ
るので、この領域にトランジスタを形成することにより
、従来と同じ面積の半導体基板に構成できる電子回路の
規模を約2倍とすることができる。
、半導体基板内にトランジスタの占める面積と同程度の
面積を占有して形成されていた抵抗を無くすことができ
るので、この領域にトランジスタを形成することにより
、従来と同じ面積の半導体基板に構成できる電子回路の
規模を約2倍とすることができる。
第1図は、本発明の一実施例を示す断面図、第2図は、
本発明の他の実施例を示す断面図、第3図は、従来例の
断面図である。 101.201.301・・半導体基板、 102.2
02.302・ トランジスタ、 103.203.
30B・・エミッタ電極、 104.204.304
・・ベース電極、 105.205.305・・・コレ
クタ電極、 106.206・・第1の電源配線、 1
07.207・・・第2の電源配線、108.208・
・・第1の抵抗、 109.209・・・第2の抵抗、
110.310・・・第21信号配線、 111.2
11・・・第31信号配線、 212・・・第41信
号配線、 113.213.313・・・カバー膜、
114.214.314・・・基板絶縁膜、 115.
215.315・・・第1層間絶縁膜、 116.21
6.316・・第2層間絶縁膜、 217・・・第3層
間絶縁膜、 318・・・抵抗、 321・・・電源
配線、 322・・・第11信号配線。 ) 02 第1vA 101.201 半導イAS、1(木艮110
η層綿号西色線 104.204 公−ス亀棒 113.213 勺へ−月隻
本発明の他の実施例を示す断面図、第3図は、従来例の
断面図である。 101.201.301・・半導体基板、 102.2
02.302・ トランジスタ、 103.203.
30B・・エミッタ電極、 104.204.304
・・ベース電極、 105.205.305・・・コレ
クタ電極、 106.206・・第1の電源配線、 1
07.207・・・第2の電源配線、108.208・
・・第1の抵抗、 109.209・・・第2の抵抗、
110.310・・・第21信号配線、 111.2
11・・・第31信号配線、 212・・・第41信
号配線、 113.213.313・・・カバー膜、
114.214.314・・・基板絶縁膜、 115.
215.315・・・第1層間絶縁膜、 116.21
6.316・・第2層間絶縁膜、 217・・・第3層
間絶縁膜、 318・・・抵抗、 321・・・電源
配線、 322・・・第11信号配線。 ) 02 第1vA 101.201 半導イAS、1(木艮110
η層綿号西色線 104.204 公−ス亀棒 113.213 勺へ−月隻
Claims (1)
- 共通の拡散工程により半導体素子が半導体基板内に作り
込まれたマスタチップに対し、個別的な配線を施して構
成されるマスタースライス方式半導体集積回路装置にお
いて、半導体基板上の第1配線層には半導体素子の電極
、電源配線層および前記半導体素子の電極と前記電源配
線層との間に接続された抵抗体膜が形成され、第2層以
上の配線層が信号配線層として用いられていることを特
徴とするマスタースライス方式半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3111990A JPH03235366A (ja) | 1990-02-09 | 1990-02-09 | マスタースライス方式半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3111990A JPH03235366A (ja) | 1990-02-09 | 1990-02-09 | マスタースライス方式半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03235366A true JPH03235366A (ja) | 1991-10-21 |
Family
ID=12322524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3111990A Pending JPH03235366A (ja) | 1990-02-09 | 1990-02-09 | マスタースライス方式半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03235366A (ja) |
-
1990
- 1990-02-09 JP JP3111990A patent/JPH03235366A/ja active Pending
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