JP2666435B2 - 温度補償レベルシフト回路 - Google Patents
温度補償レベルシフト回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、温度補償レベルシフト回路に関する。より
詳細には、ショットキ接合電界効果トランジスタおよび
ショットキ接合ダイオードにより構成される特に差動増
幅回路の入力レベルシフト回路であって、高温環境でも
安定に動作可能な温度補償レベルシフト回路に関する。
詳細には、ショットキ接合電界効果トランジスタおよび
ショットキ接合ダイオードにより構成される特に差動増
幅回路の入力レベルシフト回路であって、高温環境でも
安定に動作可能な温度補償レベルシフト回路に関する。
従来の技術 第５図（ａ）〜（ｃ）、第６図および第７図を参照し
て、従来のレベルシフト回路およびその動作について説
明する。
て、従来のレベルシフト回路およびその動作について説
明する。
従来のレベルシフト回路の例を第５図（ａ）〜（ｃ）
に示す。第５図（ａ）〜（ｃ）は、それぞれレベルシフ
ト回路の回路図を示している。以下、第５図（ａ）の回
路図に示したレベルシフト回路を中心に従来のレベルシ
フト回路を説明する。
に示す。第５図（ａ）〜（ｃ）は、それぞれレベルシフ
ト回路の回路図を示している。以下、第５図（ａ）の回
路図に示したレベルシフト回路を中心に従来のレベルシ
フト回路を説明する。
第５図（ａ）の回路図に示したレベルシフト回路は、
接地電位にドレイン電極が接続され、ゲート電極を入力
端子とするノーマリーオン型ショットキ接合電界効果ト
ランジスタ（以後DMESFETと略す）501のソース電極にそ
れぞれアノード電極が接続されたショットキ接合ダイオ
ード（以後ダイオードと略す）503と、ダイオード503の
カソード電極にドレイン電極が接続され、ゲート電極お
よびソース電極が負の電源vssに接続されたDMESFET502
と、DMESFET502ドレイン電極に接続された出力端子506
とで主に構成される。
接地電位にドレイン電極が接続され、ゲート電極を入力
端子とするノーマリーオン型ショットキ接合電界効果ト
ランジスタ（以後DMESFETと略す）501のソース電極にそ
れぞれアノード電極が接続されたショットキ接合ダイオ
ード（以後ダイオードと略す）503と、ダイオード503の
カソード電極にドレイン電極が接続され、ゲート電極お
よびソース電極が負の電源vssに接続されたDMESFET502
と、DMESFET502ドレイン電極に接続された出力端子506
とで主に構成される。
以下、第６図および第７図をともに参照して、第５図
（ａ）のレベルシフト回路の動作を説明する。第６図
に、上記ダイオード503の電流−電圧特性の温度特性を
接合温度（以後Tjと略す）が25℃および100℃の場合に
ついて示す。また、第７図に第５図（ａ）〜第５図
（ｃ）の各レベルシフト回路の入出力直流伝達特性を示
す。
（ａ）のレベルシフト回路の動作を説明する。第６図
に、上記ダイオード503の電流−電圧特性の温度特性を
接合温度（以後Tjと略す）が25℃および100℃の場合に
ついて示す。また、第７図に第５図（ａ）〜第５図
（ｃ）の各レベルシフト回路の入出力直流伝達特性を示
す。
第５図（ａ）のレベルシフト回路において、DMESFET5
02は、通常チャネルが開いており、飽和領域動作を行う
ため定電流性を示す。ダイオード503は、Tj＝25℃のと
き、第６図の601曲線の特性を示し、DMESFET502の定電
流値に応じた順方向電圧VfONを発生する。例えば上記の
定電流値が50μＡであればVfONは約0.7Vとなる。DMESFE
T501は、ソースホロワを形成し、DMESFET502の定電流値
に対してオン状態となり、ゲート−ソース電極関にはV
GSON（ａ）なる電圧が発生する。DMESFET501は、そのゲ
ート電極電位が接地電位に対し、しきい値電圧VTD（＜0
v）以下であれば飽和領域動作を行う。従って、例えばD
MESFET501、502のゲート幅が等しく、入力端子504の電
位VINがVIN＜VTDの場合にはVGSON（ａ）＝0vとなり、入
力端子504の電位VINに対し、VfON（ａ）のレベルシフト
が実現される。その結果、出力端子506の電位V
OUT（ａ）はVINの変化に追従し、第７図における曲線70
5で示す入出力直流伝達特性を示す。
02は、通常チャネルが開いており、飽和領域動作を行う
ため定電流性を示す。ダイオード503は、Tj＝25℃のと
き、第６図の601曲線の特性を示し、DMESFET502の定電
流値に応じた順方向電圧VfONを発生する。例えば上記の
定電流値が50μＡであればVfONは約0.7Vとなる。DMESFE
T501は、ソースホロワを形成し、DMESFET502の定電流値
に対してオン状態となり、ゲート−ソース電極関にはV
GSON（ａ）なる電圧が発生する。DMESFET501は、そのゲ
ート電極電位が接地電位に対し、しきい値電圧VTD（＜0
v）以下であれば飽和領域動作を行う。従って、例えばD
MESFET501、502のゲート幅が等しく、入力端子504の電
位VINがVIN＜VTDの場合にはVGSON（ａ）＝0vとなり、入
力端子504の電位VINに対し、VfON（ａ）のレベルシフト
が実現される。その結果、出力端子506の電位V
OUT（ａ）はVINの変化に追従し、第７図における曲線70
5で示す入出力直流伝達特性を示す。
第５図（ｂ）に示したレベルシフト回路は、第５図
（ａ）のレベルシフト回路のDMESFET501をノーマリーオ
フ型ショットキ接合電界効果トランジスタ（以後EMESFE
Tと略す）507で置き換えた構成となっている。また、第
５図（ｃ）に示したレベルシフト回路は、第５図（ａ）
のレベルシフト回路のDMESFET501および502をそれぞれE
MESFET513および514で置き換えた構成となっており、EM
ESFET514のチャネルを開くためバイアス電源519により
ゲートソース電極間電位差Vbiasが印加されている。
（ａ）のレベルシフト回路のDMESFET501をノーマリーオ
フ型ショットキ接合電界効果トランジスタ（以後EMESFE
Tと略す）507で置き換えた構成となっている。また、第
５図（ｃ）に示したレベルシフト回路は、第５図（ａ）
のレベルシフト回路のDMESFET501および502をそれぞれE
MESFET513および514で置き換えた構成となっており、EM
ESFET514のチャネルを開くためバイアス電源519により
ゲートソース電極間電位差Vbiasが印加されている。
第５図（ｂ）および（ｃ）に示したレベルシフト回路
は、どちらも上記の第５図（ａ）のレベルシフト回路と
同様に動作する。すなわち、DMESFET508およびEMESFET5
14は、いずれも通常チャネルが開いており、飽和領域動
作を行うため定電流性を示す。ダイオード509および515
は、ダイオード503と同様Tj＝25℃のとき、第６図の曲
線601の特性を示し、DMESFET508およびEMESFET514の定
電流値に応じた順方向電圧VfONを発生する。EMESFET507
および513は、ソースホロワを形成し、それぞれDMESFET
508およびEMESFET514の定電流値に対しオン状態とな
り、各ゲートソース電極間にはVGSON（ｂ）およびVGSON
（ｃ）なる電圧が発生する。EMESFET507および513はそ
のゲート電極電位が接地電位に対し、しきい値電圧VTE
（＞0v）以下であれば飽和領域動作を行い、それぞれゲ
ート−ソース電極間にVGSON（ｂ）およびVGSON（ｃ）な
る電圧を発生し、入力端子510および516の電位に対し、
VGSON（ｂ）＋VfON（ｂ）およびVGSON（ｃ）＋V
fON（ｃ）なるレベルシフト動作を行う。その結果、第
５図（ｂ）および（ｃ）に示すレベルシフト回路は、第
７図708および709の曲線で示す入出力直流伝達特性を示
す。第５図（ｃ）のレベルシフト回路において、EMESFE
T513および514のゲート幅が等しい場合、バイアス電圧V
biasとVGSON（ｃ）は等しくなる。
は、どちらも上記の第５図（ａ）のレベルシフト回路と
同様に動作する。すなわち、DMESFET508およびEMESFET5
14は、いずれも通常チャネルが開いており、飽和領域動
作を行うため定電流性を示す。ダイオード509および515
は、ダイオード503と同様Tj＝25℃のとき、第６図の曲
線601の特性を示し、DMESFET508およびEMESFET514の定
電流値に応じた順方向電圧VfONを発生する。EMESFET507
および513は、ソースホロワを形成し、それぞれDMESFET
508およびEMESFET514の定電流値に対しオン状態とな
り、各ゲートソース電極間にはVGSON（ｂ）およびVGSON
（ｃ）なる電圧が発生する。EMESFET507および513はそ
のゲート電極電位が接地電位に対し、しきい値電圧VTE
（＞0v）以下であれば飽和領域動作を行い、それぞれゲ
ート−ソース電極間にVGSON（ｂ）およびVGSON（ｃ）な
る電圧を発生し、入力端子510および516の電位に対し、
VGSON（ｂ）＋VfON（ｂ）およびVGSON（ｃ）＋V
fON（ｃ）なるレベルシフト動作を行う。その結果、第
５図（ｂ）および（ｃ）に示すレベルシフト回路は、第
７図708および709の曲線で示す入出力直流伝達特性を示
す。第５図（ｃ）のレベルシフト回路において、EMESFE
T513および514のゲート幅が等しい場合、バイアス電圧V
biasとVGSON（ｃ）は等しくなる。
上記の各レベルシフト回路においては、DMESFET501、
EMESFET507、513のゲート電極電位が接地電位に対し、V
G＞VTDまたはVG＞VTEなる電位関係となると、DMESFET、
EMESFETは非飽和領域動作を行う。そのためVINに対し、
ソース電極電位が追従せずレベルシフトが充分行われな
くなり、第７図に示す様にVOUTのVINに対する変化、い
わゆる直流ゲインが低下する。
EMESFET507、513のゲート電極電位が接地電位に対し、V
G＞VTDまたはVG＞VTEなる電位関係となると、DMESFET、
EMESFETは非飽和領域動作を行う。そのためVINに対し、
ソース電極電位が追従せずレベルシフトが充分行われな
くなり、第７図に示す様にVOUTのVINに対する変化、い
わゆる直流ゲインが低下する。
発明が解決しようとする課題 一般に上記のレベルシフト回路と差動増幅回路とを接
続した回路は、メモリ回路の入力回路、センスアンプ等
に広く使用される。
続した回路は、メモリ回路の入力回路、センスアンプ等
に広く使用される。
この場合、レベルシフト回路は、差動増幅回路駆動ト
ランジスタを飽和領域動作状態で動作させるために必要
となる。しかしながら、上記従来のレベルシフト回路を
使用すると、接地電位をＨレベルとする小振幅入力信号
に対し、以下に示す欠点を有する。
ランジスタを飽和領域動作状態で動作させるために必要
となる。しかしながら、上記従来のレベルシフト回路を
使用すると、接地電位をＨレベルとする小振幅入力信号
に対し、以下に示す欠点を有する。
（１） 第５図（ａ）に示したレベルシフト回路を用い
た場合、DMESFET501が入力信号レベルに対し非飽和領域
動作を行うため、入出力ゲインが得られず入力振幅を減
衰させ、差動回路の動作余裕を低下させる。例えば第７
図に示したようにCML入力レベル（Ｈ＝0v、Ｌ＝0.5v）
に対しては入出力ゲインが0.65程度となってしまう。
た場合、DMESFET501が入力信号レベルに対し非飽和領域
動作を行うため、入出力ゲインが得られず入力振幅を減
衰させ、差動回路の動作余裕を低下させる。例えば第７
図に示したようにCML入力レベル（Ｈ＝0v、Ｌ＝0.5v）
に対しては入出力ゲインが0.65程度となってしまう。
（２） 第５図（ｂ）に示したレベルシフト回路を用い
た場合、EMESFET507とDMESFET508とは、別工程により製
造されるため、素子特性に不均衡が生じ易い。特にEMES
FET507の能力がDMESFET508の能力よりも低くなった場
合、VGSON（ｂ）は、EMESFET507に寄生するダイオード5
21のオン電圧となる。従って、ゲート電極が、入力信号
に対し、ロウインピーダンスとなり入力信号振幅劣化の
原因となることがある。
た場合、EMESFET507とDMESFET508とは、別工程により製
造されるため、素子特性に不均衡が生じ易い。特にEMES
FET507の能力がDMESFET508の能力よりも低くなった場
合、VGSON（ｂ）は、EMESFET507に寄生するダイオード5
21のオン電圧となる。従って、ゲート電極が、入力信号
に対し、ロウインピーダンスとなり入力信号振幅劣化の
原因となることがある。
（３） 第５図（ｃ）に示したレベルシフト回路を用い
た場合、バイアス電圧Vbiasを反映するVGSON（ｃ）がEM
ESFET513のゲート−ソース電極間に発生し、寄生ダイオ
ード522がオフした状態、例えばVGSON（ｃ）＝0.5vに設
定する事が可能となる。しかしながら、Tjが100℃まで
上昇すると、ダイオード515の特性が、第６図の曲線602
に示すように変化する。そのためVGSON（ｃ）＝0.5vに
おいても寄生ダイオードがオン状態となるためゲート電
極がロウインピーダンス化する。高温環境においても入
力インピーダンスを低下させないためには、EMESFET513
のゲート幅を充分大きくとる方法があるが、素子寸法が
増大する。
た場合、バイアス電圧Vbiasを反映するVGSON（ｃ）がEM
ESFET513のゲート−ソース電極間に発生し、寄生ダイオ
ード522がオフした状態、例えばVGSON（ｃ）＝0.5vに設
定する事が可能となる。しかしながら、Tjが100℃まで
上昇すると、ダイオード515の特性が、第６図の曲線602
に示すように変化する。そのためVGSON（ｃ）＝0.5vに
おいても寄生ダイオードがオン状態となるためゲート電
極がロウインピーダンス化する。高温環境においても入
力インピーダンスを低下させないためには、EMESFET513
のゲート幅を充分大きくとる方法があるが、素子寸法が
増大する。
従って、本発明の目的は、上記従来技術の問題点を解
決した、高温環境においても入力インピーダンスが低下
しないレベルシフト回路を提供することにある。
決した、高温環境においても入力インピーダンスが低下
しないレベルシフト回路を提供することにある。
問題点を解決するための手段 本発明に従うと、接地電位にドレイン電極が接続さ
れ、ゲート電極およびソース電極が短絡され、バイアス
端子となっているノーマリーオン型ショットキ接合電解
効果トランジスタと、アノード電極が前記バイアス端子
に接続され、カソード電極が負の電源に接続されている
ショットキ接合ダイオードとで構成されたバイアス発生
回路と、 前記接地電位にドレイン電極が接続され、ゲート電極
を入力端子とする第１のノーマリーオフ型ショットキ接
合電界効果トランジスタと、アノード電極が前記第１の
ノーマリーオフ型ショットキ接合電界効果トランジスタ
のソース電極に接続されたショットキ接合ダイオード
と、ゲート電極が前記バイアス発生回路の前記バイアス
端子に接続され、ドレイン電極が前記ショットキ接合ダ
イオードのカソード電極に接続された出力端子となって
いる第２のノーマリーオフ型ショットキ接合電界効果ト
ランジスタと、前記第２のノーマリーオフ型ショットキ
接合電界効果トランジスタのソース電極と、前記負の電
源との間に接続された抵抗素子とで構成される複数のレ
ベルシフト回路とを具備し、前記各ノーマリーオフ型シ
ョットキ接合電界効果トランジスタのゲート−ソース電
極間電圧が温度補償されることを特徴とする温度補償レ
ベルシフト回路が提供される。
れ、ゲート電極およびソース電極が短絡され、バイアス
端子となっているノーマリーオン型ショットキ接合電解
効果トランジスタと、アノード電極が前記バイアス端子
に接続され、カソード電極が負の電源に接続されている
ショットキ接合ダイオードとで構成されたバイアス発生
回路と、 前記接地電位にドレイン電極が接続され、ゲート電極
を入力端子とする第１のノーマリーオフ型ショットキ接
合電界効果トランジスタと、アノード電極が前記第１の
ノーマリーオフ型ショットキ接合電界効果トランジスタ
のソース電極に接続されたショットキ接合ダイオード
と、ゲート電極が前記バイアス発生回路の前記バイアス
端子に接続され、ドレイン電極が前記ショットキ接合ダ
イオードのカソード電極に接続された出力端子となって
いる第２のノーマリーオフ型ショットキ接合電界効果ト
ランジスタと、前記第２のノーマリーオフ型ショットキ
接合電界効果トランジスタのソース電極と、前記負の電
源との間に接続された抵抗素子とで構成される複数のレ
ベルシフト回路とを具備し、前記各ノーマリーオフ型シ
ョットキ接合電界効果トランジスタのゲート−ソース電
極間電圧が温度補償されることを特徴とする温度補償レ
ベルシフト回路が提供される。
本発明の温度補償レベルシフト回路は、前記レベルシ
フト回路を２組具備し、それぞれの出力端子が、差動増
幅回路の１対の入力端子に接続されることが好ましい。
また、前記ノーマリーオフ型ショットキ接合電界効果ト
ランジスタおよびショットキ接合ダイオードとが、同一
製造工程によって製造されていることが好ましい。
フト回路を２組具備し、それぞれの出力端子が、差動増
幅回路の１対の入力端子に接続されることが好ましい。
また、前記ノーマリーオフ型ショットキ接合電界効果ト
ランジスタおよびショットキ接合ダイオードとが、同一
製造工程によって製造されていることが好ましい。
作用 本発明の温度補償レベルシフト回路は、複数のレベル
シフト回路を具備し、各レベルシフト回路の定電流源EM
ESFETの寄生ダイオードと同一特性を有するダイオード
をバイアス発生回路に具備している。このダイオードに
よりレベルシフト回路定電流源EMESFETのゲート電極バ
イアスを制御するため、高温環境においても安定に動作
するものである。
シフト回路を具備し、各レベルシフト回路の定電流源EM
ESFETの寄生ダイオードと同一特性を有するダイオード
をバイアス発生回路に具備している。このダイオードに
よりレベルシフト回路定電流源EMESFETのゲート電極バ
イアスを制御するため、高温環境においても安定に動作
するものである。
以下、本発明を実施例により、さらに詳しく説明する
が、以下の開示は本発明の単なる実施例に過ぎず、本発
明の技術的範囲を何等制限するものではない。
が、以下の開示は本発明の単なる実施例に過ぎず、本発
明の技術的範囲を何等制限するものではない。
実施例１ 本発明の温度補償レベルシフト回路を第１図を参照し
て説明する。
て説明する。
第１図に、本発明の温度補償レベルシフト回路の一例
と差動増幅回路とを連結した回路の回路図を示す。第１
図の回路は、正補両相入力の入力端子VINおよび▲
▼から入力される信号をそれぞれ入力とする第１およ
び第２のレベルシフト回路およびバイアス発生回路で構
成された本発明の温度補償レベルシフト回路と、差動増
幅回路とをそれぞれ接点117および118で接続したもので
ある。
と差動増幅回路とを連結した回路の回路図を示す。第１
図の回路は、正補両相入力の入力端子VINおよび▲
▼から入力される信号をそれぞれ入力とする第１およ
び第２のレベルシフト回路およびバイアス発生回路で構
成された本発明の温度補償レベルシフト回路と、差動増
幅回路とをそれぞれ接点117および118で接続したもので
ある。
第１図の回路において、ドレイン電極が接地電位に接
続されたDMESFET115は、ゲート−ソース電極が短絡さ
れ、定電流素子として用いられている。DMESFET115のソ
ース電極には、ダイオード108のアノード電極がバイア
ス端子となる接点120で接続され、ダイオード108のカソ
ード電極は、負の電源vssに接続されている。以上の構
成によりDMESFET115およびダイオード108は、接点120を
バイアス端子とするバイアス発生回路となる。
続されたDMESFET115は、ゲート−ソース電極が短絡さ
れ、定電流素子として用いられている。DMESFET115のソ
ース電極には、ダイオード108のアノード電極がバイア
ス端子となる接点120で接続され、ダイオード108のカソ
ード電極は、負の電源vssに接続されている。以上の構
成によりDMESFET115およびダイオード108は、接点120を
バイアス端子とするバイアス発生回路となる。
ドレイン電極が接地電位に接続され、ゲート電極が入
力端子VINに接続されているEMESFET101のソース電極に
は、ダイオード106のアノード電極が接続されている。
ダイオード106のカソード電極には、EMESFET102のドレ
イン電極が接続され、EMESFET102のゲート電極は接点12
0に接続され、ソース電極は抵抗素子109を介して負の電
源vssに接続されて、第１のレベルシフト回路を構成し
ている。また、上記第１のレベルシフト回路と同様に、
ドレイン電極が接地電位に接続され、ゲート電極が入力
端子▲▼に接続され、さらにソース電極にダイオ
ード107のアノード電極が接続されているEMESFET103
と、ドレイン電極がダイオード107のカソード電極にの
接続され、ゲート電極が接点120に接続され、さらにソ
ース電極が抵抗素子110を介して負の電源vssに接続され
ているEMESFET104が第２のレベルシフト回路を構成して
いる。
力端子VINに接続されているEMESFET101のソース電極に
は、ダイオード106のアノード電極が接続されている。
ダイオード106のカソード電極には、EMESFET102のドレ
イン電極が接続され、EMESFET102のゲート電極は接点12
0に接続され、ソース電極は抵抗素子109を介して負の電
源vssに接続されて、第１のレベルシフト回路を構成し
ている。また、上記第１のレベルシフト回路と同様に、
ドレイン電極が接地電位に接続され、ゲート電極が入力
端子▲▼に接続され、さらにソース電極にダイオ
ード107のアノード電極が接続されているEMESFET103
と、ドレイン電極がダイオード107のカソード電極にの
接続され、ゲート電極が接点120に接続され、さらにソ
ース電極が抵抗素子110を介して負の電源vssに接続され
ているEMESFET104が第２のレベルシフト回路を構成して
いる。
第１および第２のレベルシフト回路は、接点117およ
び接点119で差動回路の一対の入力端子にそれぞれ接続
されている。
び接点119で差動回路の一対の入力端子にそれぞれ接続
されている。
以下、第２図および第３図を共に参照して、上記の温
度補償レベルシフト回路の動作を説明する。
度補償レベルシフト回路の動作を説明する。
第２図は、本実施例の温度補償レベルシフト回路の入
出力伝達特性を示した図であり、第３図は、第１図の各
接点におけるレベル関係を示す図である。第２図におい
て、直線201および201′は、それぞれ上記のレベルシフ
ト回路のTj＝25℃およびTj＝100℃のときのEMESFET101
のソース電極電位を示す。また、直線202および202′
は、それぞれTj＝25℃およびTj＝100℃のときの上記第
１のレベルシフト回路の出力電位を示す。第３図におい
て、曲線301および301′は、それぞれTj＝25℃およびTj
＝100℃のときのEMESFET101のソース電極電位を示し、
曲線▲▼および▲▼′は、それぞれTj＝25
℃およびTj＝100℃のときのEMESFET103のソース電極電
位を示す。さらに、曲線302および302′は、それぞれTj
＝25℃およびTj＝100℃のときの上記第１のレベルシフ
ト回路の出力電位を示し、曲線▲▼および▲
▼′は、それぞれTj＝25℃およびTj＝100℃のときの
上記第２のレベルシフト回路の出力電位を示す。また、
直線303および303′は、それぞれTj＝25℃およびTj＝10
0℃のときのEMESFET102のゲート電極電位を示し、直線3
04および304′は、それぞれTj＝25℃およびTj＝100℃の
ときのEMESFET102のソース電極電位を示す。
出力伝達特性を示した図であり、第３図は、第１図の各
接点におけるレベル関係を示す図である。第２図におい
て、直線201および201′は、それぞれ上記のレベルシフ
ト回路のTj＝25℃およびTj＝100℃のときのEMESFET101
のソース電極電位を示す。また、直線202および202′
は、それぞれTj＝25℃およびTj＝100℃のときの上記第
１のレベルシフト回路の出力電位を示す。第３図におい
て、曲線301および301′は、それぞれTj＝25℃およびTj
＝100℃のときのEMESFET101のソース電極電位を示し、
曲線▲▼および▲▼′は、それぞれTj＝25
℃およびTj＝100℃のときのEMESFET103のソース電極電
位を示す。さらに、曲線302および302′は、それぞれTj
＝25℃およびTj＝100℃のときの上記第１のレベルシフ
ト回路の出力電位を示し、曲線▲▼および▲
▼′は、それぞれTj＝25℃およびTj＝100℃のときの
上記第２のレベルシフト回路の出力電位を示す。また、
直線303および303′は、それぞれTj＝25℃およびTj＝10
0℃のときのEMESFET102のゲート電極電位を示し、直線3
04および304′は、それぞれTj＝25℃およびTj＝100℃の
ときのEMESFET102のソース電極電位を示す。
DMESFET115は、上記のようにゲート−ソース電極が短
絡されている定電流素子であり、接点120の電位にかか
わらずダイオード108に定電流を供給する。ダイオード1
08はこの状態で、第６図曲線601に示すように、Tj＝25
℃において順方向立上がり電圧VfONを発生する。
絡されている定電流素子であり、接点120の電位にかか
わらずダイオード108に定電流を供給する。ダイオード1
08はこの状態で、第６図曲線601に示すように、Tj＝25
℃において順方向立上がり電圧VfONを発生する。
EMESFET102において、ゲート電極は、負の電源VSSの
電位に対し、VfONにバイアスされるのでEMESFET102は、
飽和領域動作を行い、定電流性を示す。抵抗素子109の
抵抗値は、この定電流が抵抗素子109を流れた場合、ゲ
ート−ソース電極間電位差VGSON102が寄生ダイオード12
4のオン電圧に達しない程度に、ソース電極121の電位が
VSSよりも高くなるように選択されている。一方、EMESF
ET101のゲート−ソース電極間電位差VGSON101は、従来
例の第５図（ｃ）の回路において説明したように、V
GSON102を反映した電圧を発生する。例えばEMESFET101
および102が、同一のゲート幅を有する場合、VGSON102
＝VGSON101となり、従って、寄生ダイオード123は、寄
生ダイオード124と同様にオフ状態となる。EMESFET102
は、抵抗素子109が存在しても定電流動作を行うので、
入力電位VINに対し、第１のレベルシフト回路の出力電
位である接点117の電位V117は、第２図の直線202に示さ
れるように V117＝VIN−VGSON101−VfON となる。
電位に対し、VfONにバイアスされるのでEMESFET102は、
飽和領域動作を行い、定電流性を示す。抵抗素子109の
抵抗値は、この定電流が抵抗素子109を流れた場合、ゲ
ート−ソース電極間電位差VGSON102が寄生ダイオード12
4のオン電圧に達しない程度に、ソース電極121の電位が
VSSよりも高くなるように選択されている。一方、EMESF
ET101のゲート−ソース電極間電位差VGSON101は、従来
例の第５図（ｃ）の回路において説明したように、V
GSON102を反映した電圧を発生する。例えばEMESFET101
および102が、同一のゲート幅を有する場合、VGSON102
＝VGSON101となり、従って、寄生ダイオード123は、寄
生ダイオード124と同様にオフ状態となる。EMESFET102
は、抵抗素子109が存在しても定電流動作を行うので、
入力電位VINに対し、第１のレベルシフト回路の出力電
位である接点117の電位V117は、第２図の直線202に示さ
れるように V117＝VIN−VGSON101−VfON となる。
Tjが上昇し、100℃となった場合には、第６図の曲線6
02に示すようにダイオード108の順方向の立上がり電圧
は低下し、VfON′となる。このとき、EMESFET102のゲー
ト電極電位もVfONからVfON′に低下する。そのためEMES
FET102のゲート−ソース電極間電位差もVGSON102′とな
り、寄生ダイオード124は、抵抗素子109の電圧発生機構
によりオフ状態となる。従って、EMESFET101の寄生ダイ
オード123もVGSON101′にバイアスされオフ状態とな
る。この時の入力電位VINに対する第１のレベルシフト
回路の出力電位である接点117の電位V117′は第２図20
2′で示されるように V117′＝VIN−VGSON101′−VfON′ となる。
02に示すようにダイオード108の順方向の立上がり電圧
は低下し、VfON′となる。このとき、EMESFET102のゲー
ト電極電位もVfONからVfON′に低下する。そのためEMES
FET102のゲート−ソース電極間電位差もVGSON102′とな
り、寄生ダイオード124は、抵抗素子109の電圧発生機構
によりオフ状態となる。従って、EMESFET101の寄生ダイ
オード123もVGSON101′にバイアスされオフ状態とな
る。この時の入力電位VINに対する第１のレベルシフト
回路の出力電位である接点117の電位V117′は第２図20
2′で示されるように V117′＝VIN−VGSON101′−VfON′ となる。
従って、上記のレベルシフト回路においては、Tjが上
昇した場合でも、EMESFET101、102のゲート−ソース電
極間電位差は、ダイオード108の温度特性により温度補
償されるものである。
昇した場合でも、EMESFET101、102のゲート−ソース電
極間電位差は、ダイオード108の温度特性により温度補
償されるものである。
第２のレベルシフト回路は、EMESFET103のゲート電極
に第１のレベルシフト回路の入力と逆相の信号▲
▼が入力し、EMESFET104のゲート電極は、第１のレベル
シフト回路のEMESFET102のゲート電極と共通に接点120
に接続されている。従って、第２のレベルシフト回路
も、第３図の曲線▲▼、▲▼、▲
▼および▲▼に示すように上記の第１のレベル
シフト回路と同様に動作する。
に第１のレベルシフト回路の入力と逆相の信号▲
▼が入力し、EMESFET104のゲート電極は、第１のレベル
シフト回路のEMESFET102のゲート電極と共通に接点120
に接続されている。従って、第２のレベルシフト回路
も、第３図の曲線▲▼、▲▼、▲
▼および▲▼に示すように上記の第１のレベル
シフト回路と同様に動作する。
本実施例の温度補償レベルシフト回路では、第５図
（ｃ）に示した従来のレベルシフト回路の入力リーク電
流が、Tj＝100℃の時に約70μＡであったものが、1/7に
低減可能となった。
（ｃ）に示した従来のレベルシフト回路の入力リーク電
流が、Tj＝100℃の時に約70μＡであったものが、1/7に
低減可能となった。
従って、上記の第１および第２のレベルシフト回路
は、正補両相入力VINおよび▲▼に対応し、レベ
ルシフト電圧を接点117および119に発生する。接合温度
Tjの上昇によってレベルシフト電圧は低下するが、差動
増幅回路は同相入力成分に対しては、ゲインがほぼ“0"
であるため、安定に動作するものである。
は、正補両相入力VINおよび▲▼に対応し、レベ
ルシフト電圧を接点117および119に発生する。接合温度
Tjの上昇によってレベルシフト電圧は低下するが、差動
増幅回路は同相入力成分に対しては、ゲインがほぼ“0"
であるため、安定に動作するものである。
実施例２ 第４図に、本発明の温度補償レベルシフト回路の他の
実施例の回路図を示す。第４図に示す本発明の温度補償
レベルシフト回路は、本発明の実施例１ものと同様なバ
イアス発生回路と、やはり実施例１の第１および第２の
レベルシフト回路と同様な３組のレベルシフト回路とで
構成されるものである。
実施例の回路図を示す。第４図に示す本発明の温度補償
レベルシフト回路は、本発明の実施例１ものと同様なバ
イアス発生回路と、やはり実施例１の第１および第２の
レベルシフト回路と同様な３組のレベルシフト回路とで
構成されるものである。
すなわち、ドレイン電極が接地電位に接続されたDMES
FET401は、ゲート−ソース電極が短絡され、定電流素子
として用いられている。DMESFET401のソース電極には、
ダイオード402のアノード電極が接点404で接続され、ダ
イオード402のカソード電極は、負の電源vssに接続され
ている。さらに、抵抗素子403が接点404に接続され、上
記のDMESFET401およびダイオード402とともに接点405を
バイアス端子とするバイアス発生回路を構成している。
FET401は、ゲート−ソース電極が短絡され、定電流素子
として用いられている。DMESFET401のソース電極には、
ダイオード402のアノード電極が接点404で接続され、ダ
イオード402のカソード電極は、負の電源vssに接続され
ている。さらに、抵抗素子403が接点404に接続され、上
記のDMESFET401およびダイオード402とともに接点405を
バイアス端子とするバイアス発生回路を構成している。
また、それぞれドレイン電極が接地電位に接続され、
ゲート電極が入力端子VIN1、VIN2およびVIN3に接続され
ているEMESFET411、413および415のソース電極には、そ
れぞれダイオード417、418および419のアノード電極が
接続されている。ダイオード417、418および419のカソ
ード電極には、EMESFET412、414および416のドレイン電
極が接続され、EMESFET412、414および416のゲート電極
はそれぞれバイアス端子405に接続され、ソース電極は
それぞれ抵抗素子420、421および422を介して負の電源v
ssに接続されて、第１、第２および第３のレベルシフト
回路を構成している。
ゲート電極が入力端子VIN1、VIN2およびVIN3に接続され
ているEMESFET411、413および415のソース電極には、そ
れぞれダイオード417、418および419のアノード電極が
接続されている。ダイオード417、418および419のカソ
ード電極には、EMESFET412、414および416のドレイン電
極が接続され、EMESFET412、414および416のゲート電極
はそれぞれバイアス端子405に接続され、ソース電極は
それぞれ抵抗素子420、421および422を介して負の電源v
ssに接続されて、第１、第２および第３のレベルシフト
回路を構成している。
各レベルシフト回路の動作は、上記の実施例１のレベ
ルシフト回路と同様である。本実施例の温度補償レベル
シフト回路においては、第１、第２および第３のレベル
シフト回路がバイアス端子405に接続されるので、定電
流EMESFET412、414および416のそれぞれの寄生ダイオー
ドリーク電流が重畳されて抵抗素子403を流れる。従っ
て、接点404よりバイアス端子405の電位は低くなり、定
電流EMESFET412、414および416のそれぞれのゲート−ソ
ース電極間電位差は、抵抗素子403を使用しない場合と
較べ、さらに低下する。そのため入力端子VIN1、VIN2お
よびVIN3それぞれに流入する入力リーク電流も、抵抗素
子403を用いない場合に較べ、さらに減少する。また、
接合温度Tjが上昇しても実施例１の温度補償レベルシフ
ト回路と同様ダイオード402の温度特性により、EMESFET
412、414および416のゲート−ソース電極間電位差は、
温度補償されるものである。
ルシフト回路と同様である。本実施例の温度補償レベル
シフト回路においては、第１、第２および第３のレベル
シフト回路がバイアス端子405に接続されるので、定電
流EMESFET412、414および416のそれぞれの寄生ダイオー
ドリーク電流が重畳されて抵抗素子403を流れる。従っ
て、接点404よりバイアス端子405の電位は低くなり、定
電流EMESFET412、414および416のそれぞれのゲート−ソ
ース電極間電位差は、抵抗素子403を使用しない場合と
較べ、さらに低下する。そのため入力端子VIN1、VIN2お
よびVIN3それぞれに流入する入力リーク電流も、抵抗素
子403を用いない場合に較べ、さらに減少する。また、
接合温度Tjが上昇しても実施例１の温度補償レベルシフ
ト回路と同様ダイオード402の温度特性により、EMESFET
412、414および416のゲート−ソース電極間電位差は、
温度補償されるものである。
発明の効果 以上説明したように、本発明の温度補償レベルシフト
は、接合温度が高温となった場合でもレベルシフト回路
の入力インピーダンスの低下を防ぐことが可能であり、
また、接地電位付近の小信号振幅を減衰させることなく
レベルシフトする。
は、接合温度が高温となった場合でもレベルシフト回路
の入力インピーダンスの低下を防ぐことが可能であり、
また、接地電位付近の小信号振幅を減衰させることなく
レベルシフトする。
これは、本発明の温度補償レベルシフト回路が、従来
のEMESFET構成によるレベルシフト回路の定電流源EMESF
ETのゲート電圧をダイオードの順方向電圧によりバイア
スし、定電流源EMESFETのソース電極と負電源との間に
抵抗を具備する構成を有するためである。
のEMESFET構成によるレベルシフト回路の定電流源EMESF
ETのゲート電圧をダイオードの順方向電圧によりバイア
スし、定電流源EMESFETのソース電極と負電源との間に
抵抗を具備する構成を有するためである。
従って、本発明により、入力リーク電流の小さく、ま
た、振幅劣化の少ないため差動増幅回路の誤動作を防ぐ
ことが可能な差動増幅回路入力用レベルシフト回路が提
供される。
た、振幅劣化の少ないため差動増幅回路の誤動作を防ぐ
ことが可能な差動増幅回路入力用レベルシフト回路が提
供される。
第１図は、本発明の温度補償レベルシフト回路と差動増
幅回路とを連結した回路の一例の回路図であり、 第２図は、第１図の温度補償レベルシフト回路の入出力
直流伝達特性図であり、 第３図は、第１図の温度補償レベルシフト回路のレベル
関係図であり、 第４図は、本発明の温度補償レベルシフト回路の他の実
施例の回路図であり、 第５図（ａ）〜（ｃ）は、それぞれ従来のレベルシフト
回路の回路図であり、 第６図は、レベルシフト回路に用いられるショットキ接
合ダイオードの電圧−電流特性およびその温度依存性を
示す図であり、 第７図は、従来のレベルシフト回路の入出力直流伝達特
性である。 〔主な参照番号〕 101、102、103、104、111、112、411、412、413、414、
415、416、507、513、514……EMESFET、 113、115、401、501、502、508……DMESFET、 106、107、108、402、417、418、419、503、509、515…
…ダイオード、 109、110、R1、R2、403、420、421、422……抵抗素子、 123、124、520、521、522……寄生ダイオード、 117、119……レベルシフト回路出力接点
幅回路とを連結した回路の一例の回路図であり、 第２図は、第１図の温度補償レベルシフト回路の入出力
直流伝達特性図であり、 第３図は、第１図の温度補償レベルシフト回路のレベル
関係図であり、 第４図は、本発明の温度補償レベルシフト回路の他の実
施例の回路図であり、 第５図（ａ）〜（ｃ）は、それぞれ従来のレベルシフト
回路の回路図であり、 第６図は、レベルシフト回路に用いられるショットキ接
合ダイオードの電圧−電流特性およびその温度依存性を
示す図であり、 第７図は、従来のレベルシフト回路の入出力直流伝達特
性である。 〔主な参照番号〕 101、102、103、104、111、112、411、412、413、414、
415、416、507、513、514……EMESFET、 113、115、401、501、502、508……DMESFET、 106、107、108、402、417、418、419、503、509、515…
…ダイオード、 109、110、R1、R2、403、420、421、422……抵抗素子、 123、124、520、521、522……寄生ダイオード、 117、119……レベルシフト回路出力接点
Claims (3)
- 【請求項１】接地電位にドレイン電極が接続され、ゲー
ト電極およびソース電極が短絡され、バイアス端子とな
っているノーマリーオン型ショットキ接合電界効果トラ
ンジスタと、アノード電極が前記バイアス端子に接続さ
れ、カソード電極が負の電源に接続されているショット
キ接合ダイオードとで構成されたバイアス発生回路と、 前記接地電位にドレイン電極が接続され、ゲート電極を
入力端子とする第１のノーマリーオフ型ショットキ接合
電界効果トランジスタと、アノード電極が前記第１のノ
ーマリーオフ型ショットキ接合電界効果トランジスタの
ソース電極に接続されたショットキ接合ダイオードと、
ゲート電極が前記バイアス発生回路の前記バイアス端子
に接続され、ドレイン電極が前記ショットキ接合ダイオ
ードのカソード電極に接続された出力端子となっている
第２のノーマリーオフ型ショットキ接合電界効果トラン
ジスタと、前記第２のノーマリーオフ型ショットキ接合
電界効果トランジスタのソース電極と、前記負の電源と
の間に接続された抵抗素子とで構成される複数のレベル
シフト回路とを具備し、前記各ノーマリーオフ型ショッ
トキ接合電界効果トランジスタのゲート−ソース電極間
電圧が温度補償されることを特徴とする温度補償レベル
シフト回路。 - 【請求項２】前記レベルシフト回路を２組具備し、それ
ぞれの出力端子が、差動増幅回路の１対の入力端子に接
続されることを特徴とする請求項（１）に記載の温度補
償レベルシフト回路。 - 【請求項３】前記ノーマリーオフ型ショットキ接合電界
効果トランジスタおよびショットキ接合ダイオードと
が、同一製造工程によって製造されていることを特徴と
する請求項（１）または（２）に記載の温度補償レベル
シフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302571A JP2666435B2 (ja) | 1988-11-30 | 1988-11-30 | 温度補償レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302571A JP2666435B2 (ja) | 1988-11-30 | 1988-11-30 | 温度補償レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02149014A JPH02149014A (ja) | 1990-06-07 |
| JP2666435B2 true JP2666435B2 (ja) | 1997-10-22 |
Family
ID=17910580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302571A Expired - Lifetime JP2666435B2 (ja) | 1988-11-30 | 1988-11-30 | 温度補償レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666435B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3315178B2 (ja) * | 1993-02-19 | 2002-08-19 | 三菱電機株式会社 | レベルシフト回路 |
| JP3171177B2 (ja) * | 1998-12-15 | 2001-05-28 | 日本電気株式会社 | レベルシフト回路、該レベルシフト回路を用いた入力回路及び出力回路 |
| CN115933795B (zh) * | 2023-01-06 | 2023-06-20 | 南京邮电大学 | 一种应用于电源管理单元的超低功耗基准电流源电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194511A (ja) * | 1988-01-28 | 1989-08-04 | Fujitsu Ltd | 集積回路 |
-
1988
- 1988-11-30 JP JP63302571A patent/JP2666435B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02149014A (ja) | 1990-06-07 |
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