JPH04328397A - 定電位発生用半導体装置 - Google Patents
定電位発生用半導体装置Info
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- JPH04328397A JPH04328397A JP3099224A JP9922491A JPH04328397A JP H04328397 A JPH04328397 A JP H04328397A JP 3099224 A JP3099224 A JP 3099224A JP 9922491 A JP9922491 A JP 9922491A JP H04328397 A JPH04328397 A JP H04328397A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000001629 suppression Effects 0.000 claims description 9
- 230000007257 malfunction Effects 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 15
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はある回路に定電位を与え
るのに使用される定電位発生用半導体装置に関し、例え
ばメモリ装置のあるセルからのデータを読み出すビット
線の電位を予め定電位に設定するのに用いて好適な定電
位発生用半導体装置に関する。
るのに使用される定電位発生用半導体装置に関し、例え
ばメモリ装置のあるセルからのデータを読み出すビット
線の電位を予め定電位に設定するのに用いて好適な定電
位発生用半導体装置に関する。
【０００２】
【従来の技術】図７は従来の定電位発生用半導体装置の
回路図である。この回路は、簡単には、入力端Ｖ１にＬ
（接地）レベル入力を与えた第１動作時には、出力端Ｖ
ｏｕｔ から２つの電源電位Ｖｃｃ，Ｖｓｓの中間の任
意の定電位、例えば１／２ Ｖｃｃの定電位が出力され
、入力端Ｖ１にＨレベル入力を与えた第２動作時には出
力端Ｖｏｕｔ がＬレベルに固定される、回路である。 出力定電位を１／２ Ｖｃｃとした場合には第１動作時
において、出力端Ｖｏｕｔ の電位が１／２ Ｖｃｃか
らずれたときには、後述の出力トランジスタＮ１４，Ｐ
１４のオン、オフにより、１／２ Ｖｃｃに調整される
。
回路図である。この回路は、簡単には、入力端Ｖ１にＬ
（接地）レベル入力を与えた第１動作時には、出力端Ｖ
ｏｕｔ から２つの電源電位Ｖｃｃ，Ｖｓｓの中間の任
意の定電位、例えば１／２ Ｖｃｃの定電位が出力され
、入力端Ｖ１にＨレベル入力を与えた第２動作時には出
力端Ｖｏｕｔ がＬレベルに固定される、回路である。 出力定電位を１／２ Ｖｃｃとした場合には第１動作時
において、出力端Ｖｏｕｔ の電位が１／２ Ｖｃｃか
らずれたときには、後述の出力トランジスタＮ１４，Ｐ
１４のオン、オフにより、１／２ Ｖｃｃに調整される
。
【０００３】図７において、Ｎｃｈ及びＰｃｈトランジ
スタ（出力トランジスタ）Ｎ１４，Ｐ１４が、電源Ｖｃ
ｃ，Ｖｓｓ間に直列に接続されて出力回路ＯＣを構成し
ている。これらのトランジスタＮ１４，Ｐ１４の接続点
Ｃ１に前記出力端Ｖｏｕｔ が接続されている。
スタ（出力トランジスタ）Ｎ１４，Ｐ１４が、電源Ｖｃ
ｃ，Ｖｓｓ間に直列に接続されて出力回路ＯＣを構成し
ている。これらのトランジスタＮ１４，Ｐ１４の接続点
Ｃ１に前記出力端Ｖｏｕｔ が接続されている。
【０００４】上記２つのトランジスタＮ１４，Ｐ１４の
ゲートには、ノード１１，１３を介して、基準電位出力
回路ＲＯＣの２つの出力端Ｃ２，Ｃ４がそれぞれ接続さ
れてる。基準電位出力回路ＲＯＣは、上記第１動作時に
、接続点Ｃ１からの出力Ｖｏｕｔ を自動的に１／２
Ｖｃｃに制御するためのものである。この回路ＲＯＣは
、電源Ｖｃｃ，Ｖｓｓ間に、ＰｃｈトランジスタＰ１１
，ＮｃｈトランジスタＮ１１，Ｐチャンネルトランジス
タＰ１２及びＮｃｈトランジスタＮ１２を直列に接続し
たものである。さらに、トランジスタＰ１１，Ｎ１１の
接続点（出力端）Ｃ２をトランジスタＮ１１のゲートに
接続している。トランジスタＮ１１，Ｐ１２の接続点Ｃ
３をノード１２によってトランジスタＰ１２のバックゲ
ート（基板）に接続している。このトランジスタＰ１２
のゲートをトランジスタＰ１２，Ｎ１２の接続点（出力
端）Ｃ４に接続している。トランジスタＰ１１，Ｎ１２
のコンダクタンスｇｍ をトランジスタＮ１１，Ｐ１２
のそれよりも極端に小さく設定することによりノード１
１の電位は、（Ｖｃ３＋ＶｔｈＮ１１ ）となっている
。ノード１３の電位は、（Ｖｃ３−ＶｔｈＰ１２ ）と
なっている。出力電圧Ｖｏｕｔ の設定は、トランジス
タＰ１１，Ｎ１２のレシオで決定される点Ｃ３の電位Ｖ
ｃ３により、任意に行なうことが可能である。以下には
、Ｖｃ３が１／２ Ｖｃｃである場合を例にとって説明
する。これにより、上記第１動作時には、出力端Ｖｏｕ
ｔ の出力が１／２ Ｖｃｃのときには、出力トランジ
スタＮ１４，Ｐ１４が共にオフし、その出力が１／２
Ｖｃｃからずれたときには出力トランジスタＮ１４，Ｐ
１４のいずれかがオンして、出力を１／２ Ｖｃｃとな
るように制御する。ただし、出力に不感帯を設けて、出
力トランジスタＮ１４，Ｐ１４が同時にオンして貫通電
流が流れるのを防止するため、トランジスタＰ１２，Ｐ
１４のしきい値ＶｔｈＰ１２ ，ＶｔｈＰ１４ を、｜
ＶｔｈＰ１２ ｜＜｜ＶｔｈＰ１４ ｜としている。こ
れは、トランジスタＰ１２のバックゲートを、先述のよ
うに、ノード１１よりも低電位のノード１２に接続する
ことによって達成される。また、トランジスタＮ１１，
Ｎ１４のしきい値ＶｔｈＮ１１ ，ＶｔｈＮ１４ をＶ
ｔｈＮ１１ ＜ＶｔｈＮ１４ をして、さらに不感帯を
広げることも可能である。これは、トランジスタＮ１４
のチャンネル長をトランジスタＮ１１のそれに比べて大
きくすることによって達成される。これにより、出力は
Ｖｔｈｄ （＝ＶｔｈｄＰ＋ＶｔｈｄＮ）（ただし、Ｖ
ｔｈｄＰ＝｜ＶｔｈＰ１４ ｜−｜ＶｔｈＰ１２ ｜，
ＶｔｈｄＮ＝ＶｔｈＮ１４−ＶｔｈＮ１１ ）だけの不
感帯を有することになる。
ゲートには、ノード１１，１３を介して、基準電位出力
回路ＲＯＣの２つの出力端Ｃ２，Ｃ４がそれぞれ接続さ
れてる。基準電位出力回路ＲＯＣは、上記第１動作時に
、接続点Ｃ１からの出力Ｖｏｕｔ を自動的に１／２
Ｖｃｃに制御するためのものである。この回路ＲＯＣは
、電源Ｖｃｃ，Ｖｓｓ間に、ＰｃｈトランジスタＰ１１
，ＮｃｈトランジスタＮ１１，Ｐチャンネルトランジス
タＰ１２及びＮｃｈトランジスタＮ１２を直列に接続し
たものである。さらに、トランジスタＰ１１，Ｎ１１の
接続点（出力端）Ｃ２をトランジスタＮ１１のゲートに
接続している。トランジスタＮ１１，Ｐ１２の接続点Ｃ
３をノード１２によってトランジスタＰ１２のバックゲ
ート（基板）に接続している。このトランジスタＰ１２
のゲートをトランジスタＰ１２，Ｎ１２の接続点（出力
端）Ｃ４に接続している。トランジスタＰ１１，Ｎ１２
のコンダクタンスｇｍ をトランジスタＮ１１，Ｐ１２
のそれよりも極端に小さく設定することによりノード１
１の電位は、（Ｖｃ３＋ＶｔｈＮ１１ ）となっている
。ノード１３の電位は、（Ｖｃ３−ＶｔｈＰ１２ ）と
なっている。出力電圧Ｖｏｕｔ の設定は、トランジス
タＰ１１，Ｎ１２のレシオで決定される点Ｃ３の電位Ｖ
ｃ３により、任意に行なうことが可能である。以下には
、Ｖｃ３が１／２ Ｖｃｃである場合を例にとって説明
する。これにより、上記第１動作時には、出力端Ｖｏｕ
ｔ の出力が１／２ Ｖｃｃのときには、出力トランジ
スタＮ１４，Ｐ１４が共にオフし、その出力が１／２
Ｖｃｃからずれたときには出力トランジスタＮ１４，Ｐ
１４のいずれかがオンして、出力を１／２ Ｖｃｃとな
るように制御する。ただし、出力に不感帯を設けて、出
力トランジスタＮ１４，Ｐ１４が同時にオンして貫通電
流が流れるのを防止するため、トランジスタＰ１２，Ｐ
１４のしきい値ＶｔｈＰ１２ ，ＶｔｈＰ１４ を、｜
ＶｔｈＰ１２ ｜＜｜ＶｔｈＰ１４ ｜としている。こ
れは、トランジスタＰ１２のバックゲートを、先述のよ
うに、ノード１１よりも低電位のノード１２に接続する
ことによって達成される。また、トランジスタＮ１１，
Ｎ１４のしきい値ＶｔｈＮ１１ ，ＶｔｈＮ１４ をＶ
ｔｈＮ１１ ＜ＶｔｈＮ１４ をして、さらに不感帯を
広げることも可能である。これは、トランジスタＮ１４
のチャンネル長をトランジスタＮ１１のそれに比べて大
きくすることによって達成される。これにより、出力は
Ｖｔｈｄ （＝ＶｔｈｄＰ＋ＶｔｈｄＮ）（ただし、Ｖ
ｔｈｄＰ＝｜ＶｔｈＰ１４ ｜−｜ＶｔｈＰ１２ ｜，
ＶｔｈｄＮ＝ＶｔｈＮ１４−ＶｔｈＮ１１ ）だけの不
感帯を有することになる。
【０００５】上記第１及び第２動作の切り換えは、制御
回路ＣＣによって行われる。即ち、ノード１１と電源Ｖ
ｓｓとの間に、ＮｃｈトランジスタＮ１３が接続されて
いる。ノード１３と電源Ｖｃｃとの間に、Ｐｃｈトラン
ジスタ１３が接続されている。これらの切り換え用トラ
ンジスタＮ１３，Ｐ１３は常に同時にオン／オフされる
。つまり、第１動作時には共にオフし、第２動作時には
共にオンする。これを達成するため、トランジスタＮ１
３はインバータＩＮＶを介して、トランジスタＰ１３は
直接、ノア回路ＮＯＲの出力端に接続されている。この
ノア回路ＮＯＲの一方の入力端に前記入力端Ｖ１が接続
され、他方の入力端に電源Ｖｓｓが接続されている。こ
れにより、後述するように、入力端Ｖ１をＬレベル（Ｖ
ｓｓ）とすれば第１動作状態となり、Ｈレベル（Ｖｃｃ
）とすれば第２動作状態となる。さらに、第２動作状態
時は、出力流Ｖｏｕｔ をＬレベルに固定するため、出
力端Ｖｏｕｔと電源Ｖｓｓとの間にＮｃｈトランジスタ
Ｎ１５を接続し、このゲートを出力端Ｖｏｕｔ に接続
している。
回路ＣＣによって行われる。即ち、ノード１１と電源Ｖ
ｓｓとの間に、ＮｃｈトランジスタＮ１３が接続されて
いる。ノード１３と電源Ｖｃｃとの間に、Ｐｃｈトラン
ジスタ１３が接続されている。これらの切り換え用トラ
ンジスタＮ１３，Ｐ１３は常に同時にオン／オフされる
。つまり、第１動作時には共にオフし、第２動作時には
共にオンする。これを達成するため、トランジスタＮ１
３はインバータＩＮＶを介して、トランジスタＰ１３は
直接、ノア回路ＮＯＲの出力端に接続されている。この
ノア回路ＮＯＲの一方の入力端に前記入力端Ｖ１が接続
され、他方の入力端に電源Ｖｓｓが接続されている。こ
れにより、後述するように、入力端Ｖ１をＬレベル（Ｖ
ｓｓ）とすれば第１動作状態となり、Ｈレベル（Ｖｃｃ
）とすれば第２動作状態となる。さらに、第２動作状態
時は、出力流Ｖｏｕｔ をＬレベルに固定するため、出
力端Ｖｏｕｔと電源Ｖｓｓとの間にＮｃｈトランジスタ
Ｎ１５を接続し、このゲートを出力端Ｖｏｕｔ に接続
している。
【０００６】次に、図７の回路動作を説明する。
【０００７】入力端Ｖ１をＶｓｓレベルとすると第１動
作状態となる。即ち、トランジスタＮ１５のほか、制御
トランジスタＮ１３，Ｐ１３も共にオフし、ノード１１
，１３を電源Ｖｃｃ，Ｖｓｓから切り離した状態とする
。このとき、ノード１１，１３の電位は基準電位出力回
路ＲＯＣからの出力によって決まる。即ち、前述のよう
にノード１１の電位は（１／２ Ｖｃｃ＋ＶｔｈＮ１１
）となり、ノード１３の電位は（１／２ Ｖｃｃ−Ｖ
ｔｈＰ１２ ）となる。このため、出力端Ｖｏｕｔ の
電位が（１／２ Ｖｃｃ−ＶｔｈｄＮ）と（１／２ Ｖ
ｃｃ＋ＶｔｈｄＰ）の間の不感帯にあるときには出力ト
ランジスタＮ１４，Ｐ１４は共にオフする。ただし、出
力が不感帯の範囲を越えて変動した場合には、トランジ
スタＮ１４，Ｐ１４のいずれかがオンして、出力を不感
帯の間に制御する。
作状態となる。即ち、トランジスタＮ１５のほか、制御
トランジスタＮ１３，Ｐ１３も共にオフし、ノード１１
，１３を電源Ｖｃｃ，Ｖｓｓから切り離した状態とする
。このとき、ノード１１，１３の電位は基準電位出力回
路ＲＯＣからの出力によって決まる。即ち、前述のよう
にノード１１の電位は（１／２ Ｖｃｃ＋ＶｔｈＮ１１
）となり、ノード１３の電位は（１／２ Ｖｃｃ−Ｖ
ｔｈＰ１２ ）となる。このため、出力端Ｖｏｕｔ の
電位が（１／２ Ｖｃｃ−ＶｔｈｄＮ）と（１／２ Ｖ
ｃｃ＋ＶｔｈｄＰ）の間の不感帯にあるときには出力ト
ランジスタＮ１４，Ｐ１４は共にオフする。ただし、出
力が不感帯の範囲を越えて変動した場合には、トランジ
スタＮ１４，Ｐ１４のいずれかがオンして、出力を不感
帯の間に制御する。
【０００８】入力端Ｖ１をＶｃｃレベルとすると、第２
動作状態となる。即ち、制御トランジスタＮ１３，Ｐ１
３が共にオンする。これにより、ノード１１はＶｓｓレ
ベルとなり、トランジスタＮ１４はオフする。ノード１
３はＶｃｃレベルとなり、トランジスタＰ１４はオフす
る。これにより、出力端Ｖｏｕｔ はノード１１，１３
の影響を受けない状態になる。このとき、トランジスタ
Ｎ１５がオンする。これにより、出力端Ｖｏｕｔ はＶ
ｓｓレベルに固定される。
動作状態となる。即ち、制御トランジスタＮ１３，Ｐ１
３が共にオンする。これにより、ノード１１はＶｓｓレ
ベルとなり、トランジスタＮ１４はオフする。ノード１
３はＶｃｃレベルとなり、トランジスタＰ１４はオフす
る。これにより、出力端Ｖｏｕｔ はノード１１，１３
の影響を受けない状態になる。このとき、トランジスタ
Ｎ１５がオンする。これにより、出力端Ｖｏｕｔ はＶ
ｓｓレベルに固定される。
【０００９】図８は、他の従来例を示す回路図である。
図８の回路は、出力端Ｖｏｕｔ の不感帯の幅を狭くす
るために、トランジスタＰ１２のバックゲートのバイア
スをノード１１からとるようにしたものである。即ち、
図８の回路が図７の回路と異なる点は、以下の通りであ
る。 即ち、新たにＰｃｈトランジスタＰ２５を設ける。イン
バータ回路ＩＮＶの出力をＰｃｈトランジスタＰ２５の
ゲートに接続し、ＰｃｈトランジスタＰ２５のソースを
ノード１１に接続し、ドレインをノード２６を介してＰ
ｃｈトランジスタＰ１２のバイアスに接続している。こ
れにより、図８の回路では、ＰｃｈトランジスタＰ１２
のバイアス電位レベル（ノード２６の電位レベル）は、
ノード１１の電位レベルまで引上げられている。ノード
１１はノード１２の電位よりＮｃｈトランジスタＮ１１
の閾値分だけ電位が高い。このように、ノード２６の電
位を引き上げることによって、ＰｃｈトランジスタＰ１
２の閾値が上がり、ＰｃｈトランジスタＰ１４とＰ１２
の閾値差が小さくなる。これにより、図７の場合よりも
、出力端子Ｖｏｕｔ の不感帯が狭くなっている。
るために、トランジスタＰ１２のバックゲートのバイア
スをノード１１からとるようにしたものである。即ち、
図８の回路が図７の回路と異なる点は、以下の通りであ
る。 即ち、新たにＰｃｈトランジスタＰ２５を設ける。イン
バータ回路ＩＮＶの出力をＰｃｈトランジスタＰ２５の
ゲートに接続し、ＰｃｈトランジスタＰ２５のソースを
ノード１１に接続し、ドレインをノード２６を介してＰ
ｃｈトランジスタＰ１２のバイアスに接続している。こ
れにより、図８の回路では、ＰｃｈトランジスタＰ１２
のバイアス電位レベル（ノード２６の電位レベル）は、
ノード１１の電位レベルまで引上げられている。ノード
１１はノード１２の電位よりＮｃｈトランジスタＮ１１
の閾値分だけ電位が高い。このように、ノード２６の電
位を引き上げることによって、ＰｃｈトランジスタＰ１
２の閾値が上がり、ＰｃｈトランジスタＰ１４とＰ１２
の閾値差が小さくなる。これにより、図７の場合よりも
、出力端子Ｖｏｕｔ の不感帯が狭くなっている。
【００１０】
【発明が解決しようとする課題】図７（図８）の回路に
おいて、第２動作状態時には、ノード１５、１１が接地
レベルに固定され、ノード１３、１４が電源電位に固定
される。このとき、ＰｃｈトランジスタＰ１２のバイア
スのノード１２は、ＮｃｈトランジスタＮ１１およびＰ
ｃｈトランジスタＰ１２（Ｐ２５）が非導通状態になっ
ているため、フローティング状態になってしまう。この
トランジスタＰ１２の断面図が図９に示される。上記の
第２動作状態は、ノード１２（２６）のバイアス層であ
るＮウエル１はフローティング状態となっている。一方
、Ｐ＋ のドレインＤのノード１３にはＰｃｈトランジ
スタＰ１３を介して電源電位が与えられている。今、ノ
ード１２（２６）の電位がノード１３よりも低いとする
。この場合には、ＰｃｈトランジスタＰ１３からの電源
電荷が、ノード１３のＰ＋ 層（ドレインＤ）から、ノ
ード１２（２６）のＮウエル１を介して、Ｐタイプ層３
に注入されてしまう。この場合、電源からＰタイプ層３
に常時電荷が注入されることになり、スタンバイ電流が
増加するという不具合が生じる。
おいて、第２動作状態時には、ノード１５、１１が接地
レベルに固定され、ノード１３、１４が電源電位に固定
される。このとき、ＰｃｈトランジスタＰ１２のバイア
スのノード１２は、ＮｃｈトランジスタＮ１１およびＰ
ｃｈトランジスタＰ１２（Ｐ２５）が非導通状態になっ
ているため、フローティング状態になってしまう。この
トランジスタＰ１２の断面図が図９に示される。上記の
第２動作状態は、ノード１２（２６）のバイアス層であ
るＮウエル１はフローティング状態となっている。一方
、Ｐ＋ のドレインＤのノード１３にはＰｃｈトランジ
スタＰ１３を介して電源電位が与えられている。今、ノ
ード１２（２６）の電位がノード１３よりも低いとする
。この場合には、ＰｃｈトランジスタＰ１３からの電源
電荷が、ノード１３のＰ＋ 層（ドレインＤ）から、ノ
ード１２（２６）のＮウエル１を介して、Ｐタイプ層３
に注入されてしまう。この場合、電源からＰタイプ層３
に常時電荷が注入されることになり、スタンバイ電流が
増加するという不具合が生じる。
【００１１】またＰタイプ層３は、多くの場合、バイア
ス回路によって負の電位に設定されている。しかし、Ｎ
ウエル１を介しての電荷注入量がバイアス回路のバイア
ス能力を上回る場合は、Ｐタイプ層３に正常なバイアス
電圧がかからなくなる。これにより、Ｐタイプ層３内に
ある他の素子の誤動作を引き起こすこともある。
ス回路によって負の電位に設定されている。しかし、Ｎ
ウエル１を介しての電荷注入量がバイアス回路のバイア
ス能力を上回る場合は、Ｐタイプ層３に正常なバイアス
電圧がかからなくなる。これにより、Ｐタイプ層３内に
ある他の素子の誤動作を引き起こすこともある。
【００１２】本発明は、上記に鑑みてなされたもので、
その目的は、スタンバイ電流の増加や他の回路の誤動作
を防止可能とした定電位発生用半導体装置を得ることに
ある。
その目的は、スタンバイ電流の増加や他の回路の誤動作
を防止可能とした定電位発生用半導体装置を得ることに
ある。
【００１３】
【課題を解決するための手段】本発明の装置は、基準電
位を発生する基準電位発生回路と、第１動作状態時に前
記基準電位が入力され、この基準電位の値により予め定
めた電位の出力を出力端に出力する出力回路と、入力端
に加えられた切換信号のレベルに応じて、前記第１動作
状態と、前記基準電位の値とは無関係に前記出力回路が
制御される第２動作状態とを切り換える、切換制御回路
と、前記第２動作状態時に、前記基準電位発生回路中の
トランジスタのドレインとバックゲートとの電位差を抑
制する電位差抑制回路と、を備える備えるものとして構
成される。
位を発生する基準電位発生回路と、第１動作状態時に前
記基準電位が入力され、この基準電位の値により予め定
めた電位の出力を出力端に出力する出力回路と、入力端
に加えられた切換信号のレベルに応じて、前記第１動作
状態と、前記基準電位の値とは無関係に前記出力回路が
制御される第２動作状態とを切り換える、切換制御回路
と、前記第２動作状態時に、前記基準電位発生回路中の
トランジスタのドレインとバックゲートとの電位差を抑
制する電位差抑制回路と、を備える備えるものとして構
成される。
【００１４】
【作用】入力端にあるレベルの入力を加えると、基準電
位発生回路からの基準電位が出力回路に加えられるのが
阻止され、出力端が出力回路から切り離された第２動作
状態となる。この第２動作状態時において、基準電位発
生回路中のトランジスタのドレインとバックゲートとの
間の電位差が電位差抑制回路によって制御される。これ
により、トランジスタのドレイン側ノードからバックゲ
ート（半導体基板）側ノードに電荷が流入されるのが防
止される。
位発生回路からの基準電位が出力回路に加えられるのが
阻止され、出力端が出力回路から切り離された第２動作
状態となる。この第２動作状態時において、基準電位発
生回路中のトランジスタのドレインとバックゲートとの
間の電位差が電位差抑制回路によって制御される。これ
により、トランジスタのドレイン側ノードからバックゲ
ート（半導体基板）側ノードに電荷が流入されるのが防
止される。
【００１５】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１６】図１は本発明の一実施例の回路図である。
図１の回路は、図７で説明したのと同様の第２動作状態
時において、トランジスタＰ１２のバックゲート（半導
体基板）をＶｃｃレベルとすることにより、バックゲー
ト（ノード１２）とドレイン（ノード１３）の電位差を
小さくして、ノード１３からノード１２への電荷の流入
が生じないようにしたものである。
時において、トランジスタＰ１２のバックゲート（半導
体基板）をＶｃｃレベルとすることにより、バックゲー
ト（ノード１２）とドレイン（ノード１３）の電位差を
小さくして、ノード１３からノード１２への電荷の流入
が生じないようにしたものである。
【００１７】同図において、ＰｃｈトランジスタＰ３５
は、そのドレインがＰｃｈトランジスタＰ１２のバイア
ス点及びノード１２に接続され、ソースが電源に接続さ
れ、ゲートがノード１５に接続されている。その他の構
成は図７と同様である。また、ＰｃｈトランジスタＰ１
２の断面が図９に示されるのも同様である。
は、そのドレインがＰｃｈトランジスタＰ１２のバイア
ス点及びノード１２に接続され、ソースが電源に接続さ
れ、ゲートがノード１５に接続されている。その他の構
成は図７と同様である。また、ＰｃｈトランジスタＰ１
２の断面が図９に示されるのも同様である。
【００１８】上記図１の回路の動作を説明する。
【００１９】入力端子Ｖ１の電位を電源電位Ｖｃｃとし
た第２動作時には、前述のように、ノード１５、１１が
接地レベルＶｓｓに、ノード１３、１４が電源電位Ｖｃ
ｃに固定されることになる。これに加えて、従来はフロ
ーティングとなっていたノード１２の電位が、Ｐｃｈト
ランジスタＰ３５により、電源電位Ｖｃｃまで引上げら
れる。つまり、このＰｃｈトランジスタＰ３５のゲート
は、ＰｃｈトランジスタＰ１３のゲート及びノア回路Ｎ
ＯＲの出力端に接続されている。これにより、ノード１
２はノード１３と同じ電源電位の高いレベルになる。こ
のため、ノード１２に接続されているＰｃｈトランジス
タＰ１２のＮウエルの電位がノード１３の電位よりも低
くはならない。このためノード１３から、Ｎウエル１を
介して、Ｐタイプ層３への電荷注入が発生しない。これ
により、従来発生していたスタンバイ電流の増加や他の
回路の誤動作が防止される。
た第２動作時には、前述のように、ノード１５、１１が
接地レベルＶｓｓに、ノード１３、１４が電源電位Ｖｃ
ｃに固定されることになる。これに加えて、従来はフロ
ーティングとなっていたノード１２の電位が、Ｐｃｈト
ランジスタＰ３５により、電源電位Ｖｃｃまで引上げら
れる。つまり、このＰｃｈトランジスタＰ３５のゲート
は、ＰｃｈトランジスタＰ１３のゲート及びノア回路Ｎ
ＯＲの出力端に接続されている。これにより、ノード１
２はノード１３と同じ電源電位の高いレベルになる。こ
のため、ノード１２に接続されているＰｃｈトランジス
タＰ１２のＮウエルの電位がノード１３の電位よりも低
くはならない。このためノード１３から、Ｎウエル１を
介して、Ｐタイプ層３への電荷注入が発生しない。これ
により、従来発生していたスタンバイ電流の増加や他の
回路の誤動作が防止される。
【００２０】図２は、本発明の他の実施例の回路図であ
る。この図２は、動作原理は図１と同じである。同図に
おいて、ＰｃｈトランジスタＰ４６は、そのドレインが
ＰｃｈトランジスタＰ１２のバイアス及びノード２６に
接続され、ソースが電源に接続され、ゲートがノード１
５に接続されている。その他の構成については図８と同
様である。
る。この図２は、動作原理は図１と同じである。同図に
おいて、ＰｃｈトランジスタＰ４６は、そのドレインが
ＰｃｈトランジスタＰ１２のバイアス及びノード２６に
接続され、ソースが電源に接続され、ゲートがノード１
５に接続されている。その他の構成については図８と同
様である。
【００２１】入力端子Ｖ１の電位を電源電位まで引上げ
た第２動作状態時には、先述のようにノード１５、１１
が接地レベルに、ノード１３、１４が電源電位に固定さ
れる。これに加えて、ＰｃｈトランジスタＰ４６により
、ノード１２に接続されているＰｃｈトランジスタＰ１
２のＮウエル１の電位を、ドレイン（ノード１３）より
も低いレベルにならないようにできる。このため、ドレ
イン内（ノード１３）からＰタイプ層３へのＮウエル１
を介しての電荷注入が発生しない。このため、従来発生
していたスタンバイ電流の増加や他の回路の誤動作を防
止することができる。
た第２動作状態時には、先述のようにノード１５、１１
が接地レベルに、ノード１３、１４が電源電位に固定さ
れる。これに加えて、ＰｃｈトランジスタＰ４６により
、ノード１２に接続されているＰｃｈトランジスタＰ１
２のＮウエル１の電位を、ドレイン（ノード１３）より
も低いレベルにならないようにできる。このため、ドレ
イン内（ノード１３）からＰタイプ層３へのＮウエル１
を介しての電荷注入が発生しない。このため、従来発生
していたスタンバイ電流の増加や他の回路の誤動作を防
止することができる。
【００２２】図１におけるトランジスタＰ３５、図２に
おけるトランジスタＰ４６のソースノードを、図３，図
４に示すように、ノード１３に接続しても同様の効果が
得られる。
おけるトランジスタＰ４６のソースノードを、図３，図
４に示すように、ノード１３に接続しても同様の効果が
得られる。
【００２３】図５は、本発明の別の実施例の回路図であ
る。図５は第２動作状態時に、制御トランジスタＮ１３
，Ｐ１３のオンによるレベル変化が基準電位発生回路Ｒ
ＯＣへの接続点Ｃ２，Ｃ４に伝わらないようにして、ト
ランジスタＰ１２のバックゲート（ノード１２）とドレ
イン（ノード５３）との間に電位差が生じないようにし
たものである。
る。図５は第２動作状態時に、制御トランジスタＮ１３
，Ｐ１３のオンによるレベル変化が基準電位発生回路Ｒ
ＯＣへの接続点Ｃ２，Ｃ４に伝わらないようにして、ト
ランジスタＰ１２のバックゲート（ノード１２）とドレ
イン（ノード５３）との間に電位差が生じないようにし
たものである。
【００２４】図５から明らかなように、Ｎｃｈトランジ
スタＮ１４のゲートに接続されるノード５６と、Ｐｃｈ
トランジスタＰ１１とＮｃｈトランジスタＮ１１の接続
点に接続されるノード５１との間に、Ｎｃｈトランジス
タＮ５６とＰｃｈトランジスタＰ５５からなるＭＯＳス
イッチＳＷ１ が挿入、接続されている。また、Ｐｃｈ
トランジスタＰ１４のゲートに接続されるノード５７と
、ＰｃｈトランジスタＰ１２とＮｃｈトランジスタＮ１
２の接続点に接続されるノード５３との間に、Ｐｃｈト
ランジスタＰ５６とＮｃｈトランジスタＮ５７からなる
ＭＯＳスイッチＳＷ２ が挿入、接続されている。また
、ノア回路ＮＯＲの一方の入力端には入力端子Ｖ１が、
他方の入力端には入力端子Ｖ２がそれぞれ接続されてい
る。 その他の構成は図７の回路と同様である。
スタＮ１４のゲートに接続されるノード５６と、Ｐｃｈ
トランジスタＰ１１とＮｃｈトランジスタＮ１１の接続
点に接続されるノード５１との間に、Ｎｃｈトランジス
タＮ５６とＰｃｈトランジスタＰ５５からなるＭＯＳス
イッチＳＷ１ が挿入、接続されている。また、Ｐｃｈ
トランジスタＰ１４のゲートに接続されるノード５７と
、ＰｃｈトランジスタＰ１２とＮｃｈトランジスタＮ１
２の接続点に接続されるノード５３との間に、Ｐｃｈト
ランジスタＰ５６とＮｃｈトランジスタＮ５７からなる
ＭＯＳスイッチＳＷ２ が挿入、接続されている。また
、ノア回路ＮＯＲの一方の入力端には入力端子Ｖ１が、
他方の入力端には入力端子Ｖ２がそれぞれ接続されてい
る。 その他の構成は図７の回路と同様である。
【００２５】入力端子Ｖ１の電圧を電源電圧Ｖｃｃまで
上昇させた第２動作状態時には、ノード５７はＰｃｈト
ランジスタＰ１３を介して電源電位まで上昇する。しか
し、ノード５３とノード５７の間に接続されているＭＯ
ＳスイッチＳＷ２ が閉じているので、ノード５３の電
位は上昇しない。また、この場合、ノード１４の電位は
電源電位となる。これにより、ＮｃｈトランジスタＮ１
３が導通し、ノード５６が接地電位に固定される。しか
し、ノード５１とノード５６の間に介在するＭＯＳスイ
ッチＳＷ１ が閉じているのでノード５１は接地電位に
はならない。したがって、ノード１２に接続されている
ＰｃｈトランジスタＰ１２のＮウエル１の電位はドレイ
ンＤ（ノード５３）よりも低いレベルにはならない。こ
のため、ノード５３（ドレインＤ）からＰタイプ層３へ
、Ｎウエル１を介して、電荷が注入されることはない。 したがって、従来発生していたスタンバイ電流の増加や
他の回路の誤動作は防止される。
上昇させた第２動作状態時には、ノード５７はＰｃｈト
ランジスタＰ１３を介して電源電位まで上昇する。しか
し、ノード５３とノード５７の間に接続されているＭＯ
ＳスイッチＳＷ２ が閉じているので、ノード５３の電
位は上昇しない。また、この場合、ノード１４の電位は
電源電位となる。これにより、ＮｃｈトランジスタＮ１
３が導通し、ノード５６が接地電位に固定される。しか
し、ノード５１とノード５６の間に介在するＭＯＳスイ
ッチＳＷ１ が閉じているのでノード５１は接地電位に
はならない。したがって、ノード１２に接続されている
ＰｃｈトランジスタＰ１２のＮウエル１の電位はドレイ
ンＤ（ノード５３）よりも低いレベルにはならない。こ
のため、ノード５３（ドレインＤ）からＰタイプ層３へ
、Ｎウエル１を介して、電荷が注入されることはない。 したがって、従来発生していたスタンバイ電流の増加や
他の回路の誤動作は防止される。
【００２６】図６は、本発明の更に別の実施例の回路図
である。図６の動作原理は、図５と同様である。
である。図６の動作原理は、図５と同様である。
【００２７】図６から明らかなように、Ｐｃｈトランジ
スタＰ１２のバイアスは、ノード１２からではなく、ノ
ード５１から供給される。その他の構成は図５と同様で
ある。
スタＰ１２のバイアスは、ノード１２からではなく、ノ
ード５１から供給される。その他の構成は図５と同様で
ある。
【００２８】入力端子Ｖ１の電圧を電源電圧まで上昇さ
せた第２動作状態時には、ノード５７はＰｃｈトランジ
スタＰ１３を介して電源電位まで上昇する。しかし、ノ
ード５３とノード５７の間に接続されているＭＯＳスイ
ッチＳＷ２ が閉じているので、ノード５３の電位は上
昇しない。また、この場合、ノード１４の電位は電源電
位となる。これにより、ＮｃｈトランジスタＮ１３が導
通し、ノード５６を接地電位に固定する。しかし、ノー
ド５１とノード５６の間に介在するＭＯＳスイッチＳＷ
１ が閉じているのでノード５１は接地電位にはならな
い。 したがって、ノード５１に接続されているトランジスタ
Ｐ１２のＮウエル１の電位はドレインＤ（ノード５３）
より低いレベルにはならない。このため、ノード５３か
らＰタイプ層３へ、Ｎウエル１を介して、電荷が注入さ
れることはない。
せた第２動作状態時には、ノード５７はＰｃｈトランジ
スタＰ１３を介して電源電位まで上昇する。しかし、ノ
ード５３とノード５７の間に接続されているＭＯＳスイ
ッチＳＷ２ が閉じているので、ノード５３の電位は上
昇しない。また、この場合、ノード１４の電位は電源電
位となる。これにより、ＮｃｈトランジスタＮ１３が導
通し、ノード５６を接地電位に固定する。しかし、ノー
ド５１とノード５６の間に介在するＭＯＳスイッチＳＷ
１ が閉じているのでノード５１は接地電位にはならな
い。 したがって、ノード５１に接続されているトランジスタ
Ｐ１２のＮウエル１の電位はドレインＤ（ノード５３）
より低いレベルにはならない。このため、ノード５３か
らＰタイプ層３へ、Ｎウエル１を介して、電荷が注入さ
れることはない。
【００２９】したがって、従来発生していたスタンバイ
電流の増加や他の回路の誤動作を防止することができる
。
電流の増加や他の回路の誤動作を防止することができる
。
【００３０】なお、図５、図６の回路は入力端子Ｖ１，
Ｖ２を有する。入力端子Ｖ２をＶｃｃレベルとして第２
動作状態とすることもできる。この場合には、出力端Ｖ
ｏｕｔ はフローティング状態とされる。
Ｖ２を有する。入力端子Ｖ２をＶｃｃレベルとして第２
動作状態とすることもできる。この場合には、出力端Ｖ
ｏｕｔ はフローティング状態とされる。
【００３１】図１〜６における基準電位出力回路ＲＯＣ
中のトランジスタＰ１１，Ｎ１２に代えて他の限流手段
、例えば、抵抗素子を用いることもできる。
中のトランジスタＰ１１，Ｎ１２に代えて他の限流手段
、例えば、抵抗素子を用いることもできる。
【００３２】
【発明の効果】以上述べたように、本発明によれば、定
電位発生用半導体装置において、スタンバイ電流の増加
や他の回路の誤動作を防止することができる。
電位発生用半導体装置において、スタンバイ電流の増加
や他の回路の誤動作を防止することができる。
【図１】本発明の第１実施例に係る半導体装置の回路図
である。
である。
【図２】本発明の第２実施例に係る半導体装置の回路図
である。
である。
【図３】本発明の第３実施例に係る半導体装置の回路図
である。
である。
【図４】本発明の第４実施例に係る半導体装置の回路図
である。
である。
【図５】本発明の第５実施例に係る半導体装置の回路図
である。
である。
【図６】本発明の第６実施例に係る半導体装置の回路図
である。
である。
【図７】従来の半導体装置の一例の回路図である。
【図８】従来の半導体装置の他の例の回路図である。
【図９】Ｐｃｈトランジスタの断面構造図である。
ＯＵＴ 出力端子
Ｖ１，Ｖ２ 入力端子
ＩＮＶ インバータ回路
ＮＯＲ ノア回路
Ｐ１１〜Ｐ１４ ＰｃｈトランジスタＮ１１〜Ｎ１５
ＮｃｈトランジスタＰ２６ Ｐｃｈトランジスタ Ｐ３５ Ｎｃｈトランジスタ Ｐ４６ Ｐｃｈトランジスタ Ｎ５６，Ｎ５７ ＰｃｈトランジスタＰ５５，Ｐ５６
Ｐｃｈトランジスタ１１〜１５ ノード ２６ ノード ５１ ノード ５３ ノード ５６，５７ ノード
ＮｃｈトランジスタＰ２６ Ｐｃｈトランジスタ Ｐ３５ Ｎｃｈトランジスタ Ｐ４６ Ｐｃｈトランジスタ Ｎ５６，Ｎ５７ ＰｃｈトランジスタＰ５５，Ｐ５６
Ｐｃｈトランジスタ１１〜１５ ノード ２６ ノード ５１ ノード ５３ ノード ５６，５７ ノード
Claims (15)
- 【請求項１】基準電位を発生する基準電位発生回路と、
第１動作状態時に前記基準電位が入力され、この基準電
位の値により予め定めた電位の出力を出力端に出力する
出力回路と、入力端に加えられた切換信号のレベルに応
じて、前記第１動作状態と、前記基準電位の値とは無関
係に前記出力回路が制御される第２動作状態とを切り換
える、切換制御回路と、前記第２動作状態時に、前記基
準電位発生回路中のトランジスタのドレインとバックゲ
ートとの電位差を抑制する電位差抑制回路と、を備える
ことを特徴とする、定電位発生用半導体装置。 - 【請求項２】前記出力回路は、第１電源と第２電源との
間に第１導電型第１トランジスタと第２導電型第２トラ
ンジスタを直列に接続されたものであり、前記第１及び
第２トランジスタの接続点が前記出力端に接続されてお
り、前記基準電位発生回路は第１及び第２基準電位出力
端を有し、それらの出力端は前記出力回路の第１及び第
２トランジスタのゲートに、前記出力端の電位が予め定
めた値にあるときには前記第１及び第２トランジスタが
共にオフし、前記予め定めた値から変動したときには、
前記第１及び第２トランジスタの一方がオンして前記出
力端を前記第１及び第２電源のいずれかに導通させて前
記出力端の電位を前記予め定めた値に調整する第１及び
第２基準電位を出力するものである、請求項１記載の装
置。 - 【請求項３】前記基準電位発生回路は、前記第１及び第
２電源間に、第２導電型第３トランジスタ、第１導電型
第４トランジスタ、第２導電型第５トランジスタ及び第
１導電型第６トランジスタを直列に接続し、前記第３及
び第６トランジスタのゲートをそれぞれ前記第２及び第
１電源に接続し、第４トランジスタのゲートを前記第３
及び第４トランジスタの接続である接続点に接続し、第
５トランジスタのゲートを前記第５及び第６トランジス
タの接続点である第２接続点に接続し、前記第１及び第
２接続点がそれぞれ前記第１及び第２基準電位出力端と
して用いられている、請求項２記載の装置。 - 【請求項４】前記第５トランジスタのバックゲートが前
記第４及び第５トランジスタの接続点である第３接続点
に接続されている、請求項３記載の装置。 - 【請求項５】前記第５トランジスタのバックゲートを、
前記第１及び第２動作時にそれぞれオン及びオフする第
７トランジスタを介して前記第１接続点に接続した、請
求項３記載の装置。 - 【請求項６】前記第５トランジスタのバックゲートを、
前記第１接続点に直接接続した、請求項３記載の装置。 - 【請求項７】前記電位差抑制回路は、前記第５トランジ
スタのバックゲートを、前記第１及び第２動作時にそれ
ぞれオン及びオフする第８トランジスタを介して、前記
第１電源に接続したものである、請求項４記載の装置。 - 【請求項８】前記電位差抑制回路は、前記第５トランジ
スタのバックゲートを、前記第１及び第２動作時にそれ
ぞれオン及びオフする第８トランジスタを介して、前記
第２接続点に接続したものである、請求項４記載の装置
。 - 【請求項９】前記電位差抑制回路は、前記第５トランジ
スタのバックゲートを、前記第１及び第２動作時にそれ
ぞれオフ及びオンする第９トランジスタを介して、前記
第１電源に接続したものである、請求項５記載の装置。 - 【請求項１０】前記電位差抑制回路は、前記第５トラン
ジスタのバックゲートを、前記第１及び第２動作時にそ
れぞれオフ及びオンする第９トランジスタを介して、前
記第２接続点に接続したものである、請求項５記載の装
置。 - 【請求項１１】前記電位差抑制回路は、前記第１接続点
と前記第１トランジスタのゲートとの間に前記第１及び
第２動作状態時にそれぞれオン及びオフする第１スイッ
チを接続し、前記第２接続点と前記第２トランジスタの
ゲートとの間に前記第１及び第２動作状態時にそれぞれ
オン及びオフする第２スイッチを接続したものとして構
成される、請求項４記載の装置。 - 【請求項１２】前記電位差抑制回路は、前記第１接続点
と前記第１トランジスタのゲートとの間に前記第１及び
第２動作状態時にそれぞれオン及びオフする第１スイッ
チを接続し、前記第２接続点と前記第２トランジスタの
ゲートとの間に前記第１及び第２動作状態時にそれぞれ
オン及びオフする第２スイッチを接続したものとして構
成される、請求項６記載の装置。 - 【請求項１３】前記切換制御回路は、前記第１トランジ
スタのゲートを、前記第１及び第２動作状態時にそれぞ
れオフおよびオンする第３スイッチを介して、前記第２
電源に接続し、前記第２トランジスタのゲートを、前記
第１及び第２動作状態時にそれぞれオフ及びオンする第
４スイッチを介して、前記第１電源に接続したものとし
て構成される、請求項２〜１２の１に記載の装置。 - 【請求項１４】前記電位差制御回路は、前記第２作動状
態時に、前記出力回路に固定電位を与える手段を有する
、請求項１記載の装置。 - 【請求項１５】前記電位制御回路は、前記第２作動状態
時に、前記基準電位発生回路と前記出力回路とを電気的
切り離す手段を有する、請求項１記載の装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9922491A JP2647276B2 (ja) | 1991-04-30 | 1991-04-30 | 定電位発生用半導体装置 |
| KR1019920007151A KR950006961B1 (ko) | 1991-04-30 | 1992-04-28 | 정전위발생용 반도체장치 |
| US07/875,301 US5319256A (en) | 1991-04-30 | 1992-04-29 | Semiconductor device for generating constant potential |
| DE69215425T DE69215425T2 (de) | 1991-04-30 | 1992-04-30 | Halbleitervorrichtung zum Erzeugen von konstanter Spannung |
| EP92107414A EP0511675B1 (en) | 1991-04-30 | 1992-04-30 | Semiconductor device for generating constant potential |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9922491A JP2647276B2 (ja) | 1991-04-30 | 1991-04-30 | 定電位発生用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04328397A true JPH04328397A (ja) | 1992-11-17 |
| JP2647276B2 JP2647276B2 (ja) | 1997-08-27 |
Family
ID=14241696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9922491A Expired - Lifetime JP2647276B2 (ja) | 1991-04-30 | 1991-04-30 | 定電位発生用半導体装置 |
Country Status (5)
| Country | Link |
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| EP (1) | EP0511675B1 (ja) |
| JP (1) | JP2647276B2 (ja) |
| KR (1) | KR950006961B1 (ja) |
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|---|---|---|---|---|
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| US5534789A (en) * | 1995-08-07 | 1996-07-09 | Etron Technology, Inc. | Mixed mode output buffer circuit for CMOSIC |
| WO2001046768A1 (en) * | 1999-12-21 | 2001-06-28 | Koninklijke Philips Electronics N.V. | Voltage regulator provided with a current limiter |
| JP4291295B2 (ja) * | 2005-04-08 | 2009-07-08 | エルピーダメモリ株式会社 | 論理回路 |
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|---|---|---|---|---|
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| JPS61163655A (ja) * | 1985-01-14 | 1986-07-24 | Toshiba Corp | 相補型半導体集積回路 |
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| JPH083766B2 (ja) * | 1986-05-31 | 1996-01-17 | 株式会社東芝 | 半導体集積回路の電源電圧降下回路 |
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- 1991-04-30 JP JP9922491A patent/JP2647276B2/ja not_active Expired - Lifetime
-
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- 1992-04-28 KR KR1019920007151A patent/KR950006961B1/ko not_active IP Right Cessation
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- 1992-04-30 DE DE69215425T patent/DE69215425T2/de not_active Expired - Fee Related
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Also Published As
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