JPS61293017A - アナログ・スイツチ回路 - Google Patents
アナログ・スイツチ回路Info
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- JPS61293017A JPS61293017A JP61097806A JP9780686A JPS61293017A JP S61293017 A JPS61293017 A JP S61293017A JP 61097806 A JP61097806 A JP 61097806A JP 9780686 A JP9780686 A JP 9780686A JP S61293017 A JPS61293017 A JP S61293017A
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- source
- gate
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ信号路を導通又は非導通にするアナ
ログ・スイッチ回路に関する。
ログ・スイッチ回路に関する。
アナログ（又はソリッド−ステート）スイッチは、デジ
タル制御信号に応じてこのスイッチの入力端子から出力
端子への電流の流れを制御するために、電子回路に広く
利用されている。かかるスイッチは、そのスイッチング
素子として電界効果トランジスタ、例えば金属・酸化膜
・半導体型電界効果トランジスタ（ＭＯＳＦＥＴ ）又
は接合型電界効果トランジスタ（ＪＦＥＴ）で構成して
もよい。この電界効果トランジスタのソースは入力端子
に接続され、ドレインは出力端子に接続され、ゲートは
グ−ト信号を受ける駆動回路に接続される。１９７６年
にシリコニクス・インコーポレーティドから出版された
［アナログ−スイッチ及びその応用（Ａｎａｌｏｇ ５
ｗ１ｔｃｈｅｓ ａｎｄ Ｔｈｅｉｒ Ａｐｐｌｉｃａ
ｔｉｏｎｓ） Ｊの２〜３ページに示されている如く、
最も簡略化した形式では駆動回路をバイポーラ・トラン
ジスタ又はＦＥＴで構成してもよい。
タル制御信号に応じてこのスイッチの入力端子から出力
端子への電流の流れを制御するために、電子回路に広く
利用されている。かかるスイッチは、そのスイッチング
素子として電界効果トランジスタ、例えば金属・酸化膜
・半導体型電界効果トランジスタ（ＭＯＳＦＥＴ ）又
は接合型電界効果トランジスタ（ＪＦＥＴ）で構成して
もよい。この電界効果トランジスタのソースは入力端子
に接続され、ドレインは出力端子に接続され、ゲートは
グ−ト信号を受ける駆動回路に接続される。１９７６年
にシリコニクス・インコーポレーティドから出版された
［アナログ−スイッチ及びその応用（Ａｎａｌｏｇ ５
ｗ１ｔｃｈｅｓ ａｎｄ Ｔｈｅｉｒ Ａｐｐｌｉｃａ
ｔｉｏｎｓ） Ｊの２〜３ページに示されている如く、
最も簡略化した形式では駆動回路をバイポーラ・トラン
ジスタ又はＦＥＴで構成してもよい。
アナログ信号路からの電流の漏れを最少にし、高速スイ
ッチングを得るために、駆動回路のバイポーラ書トラン
ジスタのコレクタ及びＦＥＴスイッチング素子のゲート
間にダイオードを挿入してもよい。スイッチが閉じると
、ダイオードはＦＥＴスイッチング素子のゲート漏れ電
流のみを伝導するが、スイッチが開くと、このダイオー
ドは逆ダイオード漏れ電流のみを伝導する。
ッチングを得るために、駆動回路のバイポーラ書トラン
ジスタのコレクタ及びＦＥＴスイッチング素子のゲート
間にダイオードを挿入してもよい。スイッチが閉じると
、ダイオードはＦＥＴスイッチング素子のゲート漏れ電
流のみを伝導するが、スイッチが開くと、このダイオー
ドは逆ダイオード漏れ電流のみを伝導する。
接合ＭＥＳＦＥＴ技術と共に実施できるスイッチ・トポ
ロギーが１９８４年に発行された１９８４ ＧＯＭＡＣ
会議録の４４３〜４４７ページに記載されたダブリュ・
イー・ハルの［発光硬化ガリウム・ヒ素バンド・ギャッ
プ・リファレンスの設計（Ｄｅｓｉｇｎ ｏｆ ａ Ｒ
ａｄｉａｔｉｏｎＨａｒｄｅｎｅｄ ＧａＡｓ Ｂａｎ
ｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ）Ｊに開示されている
。このスイッチは第３図に示す如く、実際のスイッチ素
子である接合ＭＥＳＦＥＴ（イ）と、ソース。
ロギーが１９８４年に発行された１９８４ ＧＯＭＡＣ
会議録の４４３〜４４７ページに記載されたダブリュ・
イー・ハルの［発光硬化ガリウム・ヒ素バンド・ギャッ
プ・リファレンスの設計（Ｄｅｓｉｇｎ ｏｆ ａ Ｒ
ａｄｉａｔｉｏｎＨａｒｄｅｎｅｄ ＧａＡｓ Ｂａｎ
ｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ）Ｊに開示されている
。このスイッチは第３図に示す如く、実際のスイッチ素
子である接合ＭＥＳＦＥＴ（イ）と、ソース。
フォロワートランジスタ（財）と、このトランジスタ（
ハ）用にティルミ流を供給する電流源（ハ）と、トラン
ジスタ（イ）のゲートに接続された抵抗器（ハ）と、こ
の抵抗器（ハ）及び電流源（ハ）間に接続されたレベル
・シフト回路間と、制御電圧φに応じて制御電流Ｉｃｔ
ｒｌを切替えるトランジスタ０２とを具えている。
ハ）用にティルミ流を供給する電流源（ハ）と、トラン
ジスタ（イ）のゲートに接続された抵抗器（ハ）と、こ
の抵抗器（ハ）及び電流源（ハ）間に接続されたレベル
・シフト回路間と、制御電圧φに応じて制御電流Ｉｃｔ
ｒｌを切替えるトランジスタ０２とを具えている。
制御電圧φが低のとき、トランジスタ０■は非導通であ
ル、トランジスタ（ハ）のケ９−ト電圧は、レベル・シ
フト回路（ト）によるレベル・シフトを伴なってトラン
ジスタ（ハ）のソース電圧に追従する。トランジスタ（
イ）のゲート・チャンネル接合を順バイアスすることな
く、そして駆動回路から注入された電荷によシ信号路を
不安定にするとと々く、トランジスタ（イ）を導通状態
に、即ち閉じた状態に維持するように、トランジスタ（
イ）のｆ−）が（トランジスタ（ハ）のソース・フォロ
ア動作によ＃））そのトランジスタのソースに追従する
ために、レベルφシ２トを設定する。制御電圧φが高に
なると、トランジスタ０２がオンになり、抵抗器（ハ）
を介して引込まれた増加電流によシ、トランジスタｅの
がオフになるのに充分なだけトランジスタ（イ）のｒ−
）電位が降下する。よって、スイッチ動作を行なう（本
明細書において、閉又はオンのスイッチは導通して、そ
の入力端子から出力端子に電流路を形成する。
ル、トランジスタ（ハ）のケ９−ト電圧は、レベル・シ
フト回路（ト）によるレベル・シフトを伴なってトラン
ジスタ（ハ）のソース電圧に追従する。トランジスタ（
イ）のゲート・チャンネル接合を順バイアスすることな
く、そして駆動回路から注入された電荷によシ信号路を
不安定にするとと々く、トランジスタ（イ）を導通状態
に、即ち閉じた状態に維持するように、トランジスタ（
イ）のｆ−）が（トランジスタ（ハ）のソース・フォロ
ア動作によ＃））そのトランジスタのソースに追従する
ために、レベルφシ２トを設定する。制御電圧φが高に
なると、トランジスタ０２がオンになり、抵抗器（ハ）
を介して引込まれた増加電流によシ、トランジスタｅの
がオフになるのに充分なだけトランジスタ（イ）のｒ−
）電位が降下する。よって、スイッチ動作を行なう（本
明細書において、閉又はオンのスイッチは導通して、そ
の入力端子から出力端子に電流路を形成する。
一方、開又はオフのスイッチは非導通であシ、電流を流
さない。）。
さない。）。
第３図に示した回路には、ある特定の欠点がある。特に
、この回路はユニポーラ動作に限定される。即ち、トラ
ンジスタ（ハ）及び０ネのソースが共に接地されている
ので、トランジスタ翰に供給される入力信号は正電位で
なければならない。スイッチング作用を行なうために、
制御電流■。ｔｒｉはオン及びオフに切替えられるので
、電源電流に大きな変動が現われる。その結果、重大な
電源ノイズが発生し、２次周辺路によす１アナログ信号
路が不安定になる。トランジスタ（イ）のゲート電圧変
動が、レベル・シフト回路（イ）を流れる電流を大きく
変化（５’Ｊ させるので、ソース−フォロワ・トランジスタ（ハ）を
流れる電流も逆極性で同様な量だけ変化する。
、この回路はユニポーラ動作に限定される。即ち、トラ
ンジスタ（ハ）及び０ネのソースが共に接地されている
ので、トランジスタ翰に供給される入力信号は正電位で
なければならない。スイッチング作用を行なうために、
制御電流■。ｔｒｉはオン及びオフに切替えられるので
、電源電流に大きな変動が現われる。その結果、重大な
電源ノイズが発生し、２次周辺路によす１アナログ信号
路が不安定になる。トランジスタ（イ）のゲート電圧変
動が、レベル・シフト回路（イ）を流れる電流を大きく
変化（５’Ｊ させるので、ソース−フォロワ・トランジスタ（ハ）を
流れる電流も逆極性で同様な量だけ変化する。
そして、トランジスタ（ハ）を流れる電流のこの変化に
よシ、スイッチを閉じた後にトランジスタ（ハ）のソー
ス電圧を安定化するのに要する時間が長くなる。最後に
、ソース０フオロワｏトランジスタ（ハ）を流れる電流
が変化することによ）、そのソース電圧も変化する。こ
の電圧変化はトランジスタ（ハ）のゲート・ソース容量
を介して伝わシ、トランジスタ（イ）のソースにおける
アナログ信号を不安定にする。
よシ、スイッチを閉じた後にトランジスタ（ハ）のソー
ス電圧を安定化するのに要する時間が長くなる。最後に
、ソース０フオロワｏトランジスタ（ハ）を流れる電流
が変化することによ）、そのソース電圧も変化する。こ
の電圧変化はトランジスタ（ハ）のゲート・ソース容量
を介して伝わシ、トランジスタ（イ）のソースにおける
アナログ信号を不安定にする。
したがって本発明の目的は、アナログ入力信号の極性に
制限−（なく、アナログ信号路の安定したアナログ・ス
イッチ回路の提供にある。
制限−（なく、アナログ信号路の安定したアナログ・ス
イッチ回路の提供にある。
〔問題点を解決するための手段及び作用〕本発明によれ
ば、第１デイプレツシヨン（ｄｅｐｌｅｔｉｏｎ）モー
ドＭＥＳＦＥＴ（ＤＦＥＴ）のソース及びドレインが、
スイッチの被制御電流路となる。第１ＤＦＥＴ ノｆ
−）−ソース電圧（Ｖｇ ｓ ）がこの第１ ＤＦＥＴ
のピンチオフ電圧（Ｖ、）よりも高いが低いかに応じて
、このスイッチは開又は閉になる。ゲート及びソースが
相互接続された第２ ＤＦＥＴを介して、第１ＤＦＥＴ
のゲート正電位源に接続する。第１ ＤＦＥＴのゲート
は更に第１回路ノードにも接続する。ソース・フォロワ
として接続した第３ ＤＦＥＴのドレインは、正電位源
に接続し、そのゲートは第１ ＤＦＥＴのソースに接続
する。第１ダイオード（単方向性導電素子）は、そのア
ノードを第１回路ノードに接続し、カソードを第２回路
ノードに接続する。
ば、第１デイプレツシヨン（ｄｅｐｌｅｔｉｏｎ）モー
ドＭＥＳＦＥＴ（ＤＦＥＴ）のソース及びドレインが、
スイッチの被制御電流路となる。第１ＤＦＥＴ ノｆ
−）−ソース電圧（Ｖｇ ｓ ）がこの第１ ＤＦＥＴ
のピンチオフ電圧（Ｖ、）よりも高いが低いかに応じて
、このスイッチは開又は閉になる。ゲート及びソースが
相互接続された第２ ＤＦＥＴを介して、第１ＤＦＥＴ
のゲート正電位源に接続する。第１ ＤＦＥＴのゲート
は更に第１回路ノードにも接続する。ソース・フォロワ
として接続した第３ ＤＦＥＴのドレインは、正電位源
に接続し、そのゲートは第１ ＤＦＥＴのソースに接続
する。第１ダイオード（単方向性導電素子）は、そのア
ノードを第１回路ノードに接続し、カソードを第２回路
ノードに接続する。
第２ダイオード（単方向性導電素子）は、そのカソード
を第２回路ノードに接続し、アノードを第３ ＤＦＥＴ
のソースに接続する。少なくとも１個の付加ダイオード
を第１ダイオードと非並列（逆極性）に第１及び第２回
路ノード間に接続する。第１ダイオードの両端に接続さ
れた電流方向制御回路網に供給された制御信号の状態に
応じて、定電流源は第１ダイオード又は付加ダイオード
を介して電流を引込む。
を第２回路ノードに接続し、アノードを第３ ＤＦＥＴ
のソースに接続する。少なくとも１個の付加ダイオード
を第１ダイオードと非並列（逆極性）に第１及び第２回
路ノード間に接続する。第１ダイオードの両端に接続さ
れた電流方向制御回路網に供給された制御信号の状態に
応じて、定電流源は第１ダイオード又は付加ダイオード
を介して電流を引込む。
第１／イオードを介して電流が引込まれると、はぼ等し
い電流が第２〆イオードを介しても引込まれる。その結
果、（第２及び第３ ＤＦＥＴの相対幅及び定電流源に
よシ引込まれる電流に応じて）第１ ＤＦＥＴのｖｇｌ
ｌは零又はそれ以下に維持されて、スイッチはオンする
。電流が付加ダイオードを介して引込まれると、この付
加ダイオードの電圧降下によシ、第１ ＤＦＥＴのｖｇ
ｌｌがＶ、よシ低くなるので、スイッチはオフする。ソ
ース・フォロワは、第１ＤＦＥＴのソース電位を検知し
、第１ ＤＦＥＴのグー）−ソース接合が順バイアスに
なるのを防止するので、駆動回路及び被制御電流路間の
いかなるオーミック相互作用も防ぐ。
い電流が第２〆イオードを介しても引込まれる。その結
果、（第２及び第３ ＤＦＥＴの相対幅及び定電流源に
よシ引込まれる電流に応じて）第１ ＤＦＥＴのｖｇｌ
ｌは零又はそれ以下に維持されて、スイッチはオンする
。電流が付加ダイオードを介して引込まれると、この付
加ダイオードの電圧降下によシ、第１ ＤＦＥＴのｖｇ
ｌｌがＶ、よシ低くなるので、スイッチはオフする。ソ
ース・フォロワは、第１ＤＦＥＴのソース電位を検知し
、第１ ＤＦＥＴのグー）−ソース接合が順バイアスに
なるのを防止するので、駆動回路及び被制御電流路間の
いかなるオーミック相互作用も防ぐ。
第１図は本発明の好適な実施例の回路図であ）、このス
イッチ回路はデイゾレション・モード電界効果トランジ
スタ（２）、（４）、（６）、（８）、αＱ及び０φを
具えている。
イッチ回路はデイゾレション・モード電界効果トランジ
スタ（２）、（４）、（６）、（８）、αＱ及び０φを
具えている。
ゲート・ソース電圧Ｖ□に対するドレイン電流ＩｄのＤ
ＦＥＴ特性曲線を第２図に示す。この特性では、■ が
負のピンチオフ電圧ｖｐを越える間にドレイン電流が流
れ、７ｇ８がＶ、よシ高いと、７ｇ８の増加に従ってド
レイン電流も増加する。
ＦＥＴ特性曲線を第２図に示す。この特性では、■ が
負のピンチオフ電圧ｖｐを越える間にドレイン電流が流
れ、７ｇ８がＶ、よシ高いと、７ｇ８の増加に従ってド
レイン電流も増加する。
トランジスタ（２）をソース・フォロワとして接続する
ので、このトランジスタ（２）のソース電位はそのゲー
ト電位に追従する。
ので、このトランジスタ（２）のソース電位はそのゲー
ト電位に追従する。
制御電圧φが高のとき（７が低のとき）、トランジスタ
（８）は導通し、トランジスタ←りは非導通である。な
お、トランジスタ（８）及びＣＬＯは電流方向制御回路
として作用する。定電流源として作用するトランジスタ
α→によシ引込まれる電流■ｓａは、トランジスタ（８
）を通過し、その一部はダイオード（第２単方向性導電
素子）α◆及びソース・フォロワ・トランジスタ（２）
を介して流れ、残りはダイオード（第１単方向性導電素
子）◇→及びプルアップ・トランジスタ（４）を介して
流れる。よって、トランジスタ（６）のゲートは、トラ
ンジスタ（２）のソース及びゲートと同じ電位である。
（８）は導通し、トランジスタ←りは非導通である。な
お、トランジスタ（８）及びＣＬＯは電流方向制御回路
として作用する。定電流源として作用するトランジスタ
α→によシ引込まれる電流■ｓａは、トランジスタ（８
）を通過し、その一部はダイオード（第２単方向性導電
素子）α◆及びソース・フォロワ・トランジスタ（２）
を介して流れ、残りはダイオード（第１単方向性導電素
子）◇→及びプルアップ・トランジスタ（４）を介して
流れる。よって、トランジスタ（６）のゲートは、トラ
ンジスタ（２）のソース及びゲートと同じ電位である。
よって、トランジスタ（６）のゲートは、そのソースと
同電位であるので、トランジスタ（６）は導通し、スイ
ッチが閉じる。
同電位であるので、トランジスタ（６）は導通し、スイ
ッチが閉じる。
制御信号φが低のとき、トランジスタ（８）は非道通で
、トランジスタｃＬ時は導通なのでＩＩＩがトランジス
タαりを介して流れ始める。トランジスタσ１に流れる
電流は、一方はダイオード列（第３単方向性導電素子α
→及びトランジスタ（２）で他方はトランジスタ（４）
に分流される。トランジスタ（２）のソースからの電流
路に挿入されたダイオードの電圧降下により、トランジ
スタ（６）のゲート電位をこのトランジスタのソース電
位よシも確実に低くする・ダイオード列α→のダイオー
ド数を選択することによシ、トランジスタ（６）のｖｇ
、をＶ、よシ低くできるので、確実にトランジスタ（６
）をオフにし、スイッチを開く。
、トランジスタｃＬ時は導通なのでＩＩＩがトランジス
タαりを介して流れ始める。トランジスタσ１に流れる
電流は、一方はダイオード列（第３単方向性導電素子α
→及びトランジスタ（２）で他方はトランジスタ（４）
に分流される。トランジスタ（２）のソースからの電流
路に挿入されたダイオードの電圧降下により、トランジ
スタ（６）のゲート電位をこのトランジスタのソース電
位よシも確実に低くする・ダイオード列α→のダイオー
ド数を選択することによシ、トランジスタ（６）のｖｇ
、をＶ、よシ低くできるので、確実にトランジスタ（６
）をオフにし、スイッチを開く。
制御信号に影響されない単一の電流源（トランジスタ（
２））を利用することにより、アナログ・スイッチ素子
の状態に関係なく、Ｖｄｄ及び７０間の一定な静的電流
の流れを維持する。またこのことによシ、第３図の回路
と比較して大幅に電源ノイズが減る。トランジスタ（２
）及び（４）を流れる電流は、スイッチ状態と充分に独
立しているので、セットリング−タイムを短縮でき、ト
ランジスタ（２）のダ−ト・ソース容量の充放電による
信号路へのフィードスルーを最少にする。
２））を利用することにより、アナログ・スイッチ素子
の状態に関係なく、Ｖｄｄ及び７０間の一定な静的電流
の流れを維持する。またこのことによシ、第３図の回路
と比較して大幅に電源ノイズが減る。トランジスタ（２
）及び（４）を流れる電流は、スイッチ状態と充分に独
立しているので、セットリング−タイムを短縮でき、ト
ランジスタ（２）のダ−ト・ソース容量の充放電による
信号路へのフィードスルーを最少にする。
第１図の回路は、ｒＩＮ（入力）」及び「０ＵＴ（出力
）」で示したように電流路内に接続するのが望ましい。
）」で示したように電流路内に接続するのが望ましい。
即ち、ＩＮ端子を信号源に接続し、サンプル・ホールド
回路又は比較器の信号を受ける装置に出力端子を接続す
る。この接続方向が望ましい。その理由は、反対方向に
おいては、入力端子に接続されたトランジスタ（２）の
ゲートによシ、入力信号の電位が変化すると、このトラ
ンジスタ（２）のゲート電位も変化し、これら電位の変
化がトランジスタ（２）のソース、ダイオードα→及び
ダイオード列０→を介してトランジスタ（６）のゲート
に伝わり、更に容量的に出力ノードに伝わるので、トラ
ンジスタ（６）の状態が影響され、入力から出力にプロ
ーパイされるからである。図示した方向の場合、スイッ
チが開いたとき、トランジスタ（２）のゲート電位が基
本的には安定になり、入力信号の電位変化はトランジス
タ（６）の状態に影響しない。
回路又は比較器の信号を受ける装置に出力端子を接続す
る。この接続方向が望ましい。その理由は、反対方向に
おいては、入力端子に接続されたトランジスタ（２）の
ゲートによシ、入力信号の電位が変化すると、このトラ
ンジスタ（２）のゲート電位も変化し、これら電位の変
化がトランジスタ（２）のソース、ダイオードα→及び
ダイオード列０→を介してトランジスタ（６）のゲート
に伝わり、更に容量的に出力ノードに伝わるので、トラ
ンジスタ（６）の状態が影響され、入力から出力にプロ
ーパイされるからである。図示した方向の場合、スイッ
チが開いたとき、トランジスタ（２）のゲート電位が基
本的には安定になり、入力信号の電位変化はトランジス
タ（６）の状態に影響しない。
第１図のスイッチ回路は、例えばアナログ・デジタル変
換器において、サンプル−ホールド回路による入力信号
の高速サンプリングの制御に利用してもよいし、比較器
に利用してもよい。かかる比較器における本発明のスイ
ッチ回路の利用例は、１９８５年４月２６日出願の米国
特許出願第７２７，４８２号に示されている。
換器において、サンプル−ホールド回路による入力信号
の高速サンプリングの制御に利用してもよいし、比較器
に利用してもよい。かかる比較器における本発明のスイ
ッチ回路の利用例は、１９８５年４月２６日出願の米国
特許出願第７２７，４８２号に示されている。
本発明は、第１図に示した特定のスイッチ回路に限定さ
れるものではなく、本発明の要旨を逸脱することなく種
々の変更が可能でちる。例えば、電位レベルを適当にシ
フトすることにより、この回路ハエンハンスメント・モ
ードＭＥＳＦＥＴ （ＥＦＥＴ）を用いても実現できる
。第１図に示したダイオードはダイオード接続接合トラ
ンジスタでも構成でき、またトランジスタ（２）及び（
６）がＥＦＥＴならばトランジスタ（４）及び（ハ）は
ＤＦＥＴにできる。本発明は特にＦＥＴに適用できるが
、ソースに対しゲートを順バイアスにすると、電荷が被
制御電流路に注入されるので、この接合を順バイアスす
るのを避けることが望ましい。ＭＯ８素子では酸化層が
ゲートを基板から絶縁するのでこの問題は生じないが、
ＪＦＥＴ（ｐｎ接合を高める不純物が拡散されるか打
込まれる）又はＭＥＳＦＥＴにおいてはこの問題が生じ
る。
れるものではなく、本発明の要旨を逸脱することなく種
々の変更が可能でちる。例えば、電位レベルを適当にシ
フトすることにより、この回路ハエンハンスメント・モ
ードＭＥＳＦＥＴ （ＥＦＥＴ）を用いても実現できる
。第１図に示したダイオードはダイオード接続接合トラ
ンジスタでも構成でき、またトランジスタ（２）及び（
６）がＥＦＥＴならばトランジスタ（４）及び（ハ）は
ＤＦＥＴにできる。本発明は特にＦＥＴに適用できるが
、ソースに対しゲートを順バイアスにすると、電荷が被
制御電流路に注入されるので、この接合を順バイアスす
るのを避けることが望ましい。ＭＯ８素子では酸化層が
ゲートを基板から絶縁するのでこの問題は生じないが、
ＪＦＥＴ（ｐｎ接合を高める不純物が拡散されるか打
込まれる）又はＭＥＳＦＥＴにおいてはこの問題が生じ
る。
上述の如く本発明のアナログ番スイッチ回路によれば、
信号路の電位は駆動回路に影響されず、また電源ノイズ
も減少する。また入力信号の電位変化もスイッチ回路の
状態に影響を与えない。よって、信号路の安定したアナ
ログ・スイッチ回路が得られる。
信号路の電位は駆動回路に影響されず、また電源ノイズ
も減少する。また入力信号の電位変化もスイッチ回路の
状態に影響を与えない。よって、信号路の安定したアナ
ログ・スイッチ回路が得られる。
第１図は本発明の好適な実施例の回路図、第２図ハデイ
プレションーモード電界効果トランジスタの特性図、第
３図は従来のスイッチ回路の回路図である。 図において、（２）、（４）及び（６）は夫々第３．第
２及び第１電界効果トランジスタ、（８）及び０時は電
流方向制御回路、（６）は定電流源、α→、ＯＱ及びａ
椋は夫々第２゜第１及び第３単方向性導電素子である。
プレションーモード電界効果トランジスタの特性図、第
３図は従来のスイッチ回路の回路図である。 図において、（２）、（４）及び（６）は夫々第３．第
２及び第１電界効果トランジスタ、（８）及び０時は電
流方向制御回路、（６）は定電流源、α→、ＯＱ及びａ
椋は夫々第２゜第１及び第３単方向性導電素子である。
Claims (1)
- 【特許請求の範囲】 ドレイン及びソースが入力端及び出力端となる第１電界
効果トランジスタと、 ソース及びゲートが上記第１電界効果トランジスタのゲ
ートに接続されドレインが電圧源に接続された第２電界
効果トランジスタと、 ゲートが上記第１電界効果トランジスタのソースに接続
され、ドレインが電圧源に接続された第３電界効果トラ
ンジスタと、 定電流源と、 該定電流源の電流を第１端又は第２端に選択的に流し、
該第２端が上記第１電界効果トランジスタのゲートに接
続された電流方向制御回路と、該電流方向制御回路の第
１端及び第２端間に接続された第１単方向性導電素子と
、 上記第３電界効果トランジスタのソース及び上記電流方
向制御回路の第１端間に接続された第２単方向性導電素
子と、 上記電流方向制御回路の第１端及び第２端間に上記第１
単方向性導電素子と逆極向に接続された少なくとも１個
の第３単方向性導電素子とを備えたアナログ・スイッチ
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/727,483 US4712025A (en) | 1985-04-26 | 1985-04-26 | Analog switch |
| US727483 | 1985-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61293017A true JPS61293017A (ja) | 1986-12-23 |
| JPH0446487B2 JPH0446487B2 (ja) | 1992-07-30 |
Family
ID=24922851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61097806A Granted JPS61293017A (ja) | 1985-04-26 | 1986-04-26 | アナログ・スイツチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4712025A (ja) |
| JP (1) | JPS61293017A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179634U (ja) * | 1988-06-08 | 1989-12-22 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4795920A (en) * | 1987-08-03 | 1989-01-03 | American Telephone And Telegraph Company | Method and apparatus for sourcing and sinking current |
| US4843354A (en) * | 1987-12-28 | 1989-06-27 | Motorola, Inc. | Broad band microwave biasing networks suitable for being provided in monolithic integrated circuit form |
| US4896061A (en) * | 1988-12-13 | 1990-01-23 | Siemens Aktiengesellschaft | GaAs analog switch cell with wide linear dynamic range from DC to GHz |
| US5053653A (en) * | 1989-02-28 | 1991-10-01 | Analog Devices, Inc. | JFET analog switch with gate current control |
| US5055723A (en) * | 1989-02-28 | 1991-10-08 | Precision Monolithics, Inc. | Jfet analog switch with gate current control |
| JP7206630B2 (ja) * | 2018-05-08 | 2023-01-18 | 株式会社デンソー | 抑制回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3586880A (en) * | 1969-08-11 | 1971-06-22 | Astrodata Inc | Isolation and compensation of sample and hold circuits |
| US3610953A (en) * | 1970-03-03 | 1971-10-05 | Gordon Eng Co | Switching system |
| US4323796A (en) * | 1980-01-30 | 1982-04-06 | Motorola, Inc. | Low transient feedthru FET sample and hold gate |
-
1985
- 1985-04-26 US US06/727,483 patent/US4712025A/en not_active Expired - Fee Related
-
1986
- 1986-04-26 JP JP61097806A patent/JPS61293017A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179634U (ja) * | 1988-06-08 | 1989-12-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0446487B2 (ja) | 1992-07-30 |
| US4712025A (en) | 1987-12-08 |
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