JP2829773B2 - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- JP2829773B2 JP2829773B2 JP13713190A JP13713190A JP2829773B2 JP 2829773 B2 JP2829773 B2 JP 2829773B2 JP 13713190 A JP13713190 A JP 13713190A JP 13713190 A JP13713190 A JP 13713190A JP 2829773 B2 JP2829773 B2 JP 2829773B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、低い電源電圧、基準電圧で、比較対象とな
る入力電圧が広範囲に変動しても正常に動作するコンパ
レータ回路に関する。
る入力電圧が広範囲に変動しても正常に動作するコンパ
レータ回路に関する。
第２図、第３図、第４図、第５図はそれぞれ従来のコ
ンパレータ回路の例を示す。
ンパレータ回路の例を示す。
第２図に示すものは、それぞれのエミッタが定電流回
路１を介して電源に接続された差動回路の一方のPNPト
ランジスタQ1のベースに入力電圧が印加される入力端子
８が接続され、他方のPNPトランジスタQ2のベースに基
準電圧が印加される入力端子９が接続され、Q1のコレク
タが接地され、Q2のコレクタがエミッタが接地されたPN
PトランシスタQ8のコレクタ、ベースに接続され、Q8と
カレントミラー構成に接続されたPNPトランジスタQ9の
コレクタが定電流回路２を介して電源に接続され、この
コレクタに出力端子10が接続されたものである。
路１を介して電源に接続された差動回路の一方のPNPト
ランジスタQ1のベースに入力電圧が印加される入力端子
８が接続され、他方のPNPトランジスタQ2のベースに基
準電圧が印加される入力端子９が接続され、Q1のコレク
タが接地され、Q2のコレクタがエミッタが接地されたPN
PトランシスタQ8のコレクタ、ベースに接続され、Q8と
カレントミラー構成に接続されたPNPトランジスタQ9の
コレクタが定電流回路２を介して電源に接続され、この
コレクタに出力端子10が接続されたものである。
この回路では、入力電圧をVIN、基準電圧をVREF、Q8
のベース・エミッタ間順方向電圧をVBE8とすると、VBE8
≦VREF＜VINのとき、Q8,Q9がオンとなり、出力電圧VOUT
が“L"レベルになる。
のベース・エミッタ間順方向電圧をVBE8とすると、VBE8
≦VREF＜VINのとき、Q8,Q9がオンとなり、出力電圧VOUT
が“L"レベルになる。
逆に、VIN＜VREFのときは、Q8,Q9がオフとなり、出力
電圧VOUTが“H"レベルになる。
電圧VOUTが“H"レベルになる。
第３図に示すものは、差動回路のベースに入力電圧が
印加される側のトランジスタQ1のコレクタにカレントミ
ラー回路のトランジスタQ10が接続されたものである。
印加される側のトランジスタQ1のコレクタにカレントミ
ラー回路のトランジスタQ10が接続されたものである。
この回路では、Q10のベース・エミッタ間順方向電圧
をVBE10とすると、VBE10≦・VIN＜VREFのとき、Q10,Q11
がオンとなり、出力電圧VOUTが“L"レベルになり、逆に
VIN＞VREFのときは、Q10,Q11がオフとなり、出力電圧V
OUTが“H"レベルになる。
をVBE10とすると、VBE10≦・VIN＜VREFのとき、Q10,Q11
がオンとなり、出力電圧VOUTが“L"レベルになり、逆に
VIN＞VREFのときは、Q10,Q11がオフとなり、出力電圧V
OUTが“H"レベルになる。
第４図に示す回路では、VIN＞VREFのとき、Q1,Q12,Q
13,Q18がオン、Q2,Q14,Q15,Q16,Q17がオフとなり、出力
電圧VOUTが“L"レベルになる。
13,Q18がオン、Q2,Q14,Q15,Q16,Q17がオフとなり、出力
電圧VOUTが“L"レベルになる。
逆に、VIN＞VREFのときは、Q1,Q12,Q13,Q18がオフ、Q
2,Q14,Q15,Q16,Q17がオンとなり、出力電圧VOUTが“H"
レベルになる。
2,Q14,Q15,Q16,Q17がオンとなり、出力電圧VOUTが“H"
レベルになる。
第５図に示す回路では、VIN＜VREFのとき、Q20,Q25が
オフ,Q19,Q21,Q22,Q23,Q24がオンとなり、出力電圧VOUT
が“L"レベルになる。逆にVIN＜VREFのときは、Q19,
Q20,Q24,Q25がオン、Q21,Q22,Q23がオフとなり、出力電
圧が“H"レベルになる。
オフ,Q19,Q21,Q22,Q23,Q24がオンとなり、出力電圧VOUT
が“L"レベルになる。逆にVIN＜VREFのときは、Q19,
Q20,Q24,Q25がオン、Q21,Q22,Q23がオフとなり、出力電
圧が“H"レベルになる。
第２図に示す回路では、電源電圧VCCをVREF＋VBE2＋V
sat1程度に低くできる利点があるが、VREF＜VBE8の条件
のときは、たとえVIN＞VREFとなってもQ8,Q9がオンにな
らず、出力電圧VOUTが“L"にならないという欠点があっ
た。VBE2,VBE8はそれぞれQ2,Q8のベース・エミッタ間順
方向電圧、Vsat1は定電流回路１のトランジスタの飽和
電圧である。
sat1程度に低くできる利点があるが、VREF＜VBE8の条件
のときは、たとえVIN＞VREFとなってもQ8,Q9がオンにな
らず、出力電圧VOUTが“L"にならないという欠点があっ
た。VBE2,VBE8はそれぞれQ2,Q8のベース・エミッタ間順
方向電圧、Vsat1は定電流回路１のトランジスタの飽和
電圧である。
第３図に示す回路では、電源電圧VCCをVREF＋VBE2＋V
sat1程度に低くできる利点があるが、VIN＜VBE10の条件
のときは、たとえVIN＜VREFとなってもQ10,Q11がオンに
ならず、出力電圧VOUTが“L"にならないという欠点があ
った。VBE10はQ10のベース・エミッタ間順方向電圧であ
る。
sat1程度に低くできる利点があるが、VIN＜VBE10の条件
のときは、たとえVIN＜VREFとなってもQ10,Q11がオンに
ならず、出力電圧VOUTが“L"にならないという欠点があ
った。VBE10はQ10のベース・エミッタ間順方向電圧であ
る。
第４図に示す回路では、入力電圧VIN、基準電圧VREF
が0Vに近い電圧でも動作する利点があるが、電源電圧V
CCがVREF＋VBE16＋VBE17＋Vsat1よりも高くないと機能
しないという欠点があった。VBE17,VBE16はそれぞれ
Q17,Q16のベース・エミッタ間順方向電圧である。
が0Vに近い電圧でも動作する利点があるが、電源電圧V
CCがVREF＋VBE16＋VBE17＋Vsat1よりも高くないと機能
しないという欠点があった。VBE17,VBE16はそれぞれ
Q17,Q16のベース・エミッタ間順方向電圧である。
第５図に示す回路では、入力電圧VIN、基準電圧VREF
が低い電圧（約Vsat7）でも動作し、そのうえ、電源電
圧VCCをVREF＋VBE24＋Vsat6もしくはVREF＋VBE21＋V
BE23程度に低くできる利点があるが、VINがVCC−Vsat5
よりも高い条件のときは、たとえVIN＞VREFとなってもQ
20,Q25がオンにならず、出力電圧VOUTが“H"にならない
という欠点があった。VBE21,VBE23,VBE24はそれぞれ
Q21,Q23,Q24のベース・エミッタ間順方向電圧、Vsat5,V
sat6,Vsat7はそれぞれ定電流回路5,6,7のトランジスタ
の飽和電圧である。
が低い電圧（約Vsat7）でも動作し、そのうえ、電源電
圧VCCをVREF＋VBE24＋Vsat6もしくはVREF＋VBE21＋V
BE23程度に低くできる利点があるが、VINがVCC−Vsat5
よりも高い条件のときは、たとえVIN＞VREFとなってもQ
20,Q25がオンにならず、出力電圧VOUTが“H"にならない
という欠点があった。VBE21,VBE23,VBE24はそれぞれ
Q21,Q23,Q24のベース・エミッタ間順方向電圧、Vsat5,V
sat6,Vsat7はそれぞれ定電流回路5,6,7のトランジスタ
の飽和電圧である。
本発明は上記のそれぞれの欠点を解消するためになさ
れたもので、低い基準電圧、電源電圧で、しかも、広い
範囲の入力電圧で正常に動作するコンパレータ回路を提
供することを目的とする。
れたもので、低い基準電圧、電源電圧で、しかも、広い
範囲の入力電圧で正常に動作するコンパレータ回路を提
供することを目的とする。
本発明は上記目的を達成するため、入力電圧がベース
に印加されるトランジスタQ1と基準電圧がベースに印加
されるトランジスタQ2それぞれのエミッタが定電流回路
１を介して電源に接続された差動回路において、前記ト
ランジスタQ1のコレクタが接地され、前記トランジスタ
Q2のコレクタが、トランジスタQ3のコレクタに接続さ
れ、該トランジスタQ3のベースは、抵抗R2を介してトラ
ンジスタQ4のベース及びコレクタの接続されるととも
に、抵抗R2を介してトランジスタQ5のベースに接続さ
れ、該トランジスタQ3のエミッタは、抵抗R1を介して接
地されるとともに、前記トランジスタQ5のエミッタに接
続され、前記トランジスタQ4のコレクタは、定電流回路
４を介して電源に接続され、該トランジスタQ4のエミッ
タは、抵抗３を介して接地され、前記トランジスタQ5の
コレクタは、トランジスタQ6のコレクタ及びゲートに接
続されるとともに、該トランジスタQ6とカレントミラー
構造に接続されたトランジスタQ7のベースに接続され、
前記トランジスタQ6,Q7それぞれのエミッタは、電源に
接続され、前記トランジスタQ7のコレクタは、定電流回
路３を介して接地されるとともに、出力が取り出される
構成としたものである。
に印加されるトランジスタQ1と基準電圧がベースに印加
されるトランジスタQ2それぞれのエミッタが定電流回路
１を介して電源に接続された差動回路において、前記ト
ランジスタQ1のコレクタが接地され、前記トランジスタ
Q2のコレクタが、トランジスタQ3のコレクタに接続さ
れ、該トランジスタQ3のベースは、抵抗R2を介してトラ
ンジスタQ4のベース及びコレクタの接続されるととも
に、抵抗R2を介してトランジスタQ5のベースに接続さ
れ、該トランジスタQ3のエミッタは、抵抗R1を介して接
地されるとともに、前記トランジスタQ5のエミッタに接
続され、前記トランジスタQ4のコレクタは、定電流回路
４を介して電源に接続され、該トランジスタQ4のエミッ
タは、抵抗３を介して接地され、前記トランジスタQ5の
コレクタは、トランジスタQ6のコレクタ及びゲートに接
続されるとともに、該トランジスタQ6とカレントミラー
構造に接続されたトランジスタQ7のベースに接続され、
前記トランジスタQ6,Q7それぞれのエミッタは、電源に
接続され、前記トランジスタQ7のコレクタは、定電流回
路３を介して接地されるとともに、出力が取り出される
構成としたものである。
第１図は本発明の一実施例を示す。
図において第２図、第３図、第４図、第５図の符号と
同一符号は同一または相当するものを示し、1,3,4は定
電流回路、8,9は入力端子、10は出力端子、Q1,Q2,Q6,Q7
はPNPトランジスタ、Q3,Q4,Q5はNPNトランジスタ、R1,R
2,R3は抵抗である。
同一符号は同一または相当するものを示し、1,3,4は定
電流回路、8,9は入力端子、10は出力端子、Q1,Q2,Q6,Q7
はPNPトランジスタ、Q3,Q4,Q5はNPNトランジスタ、R1,R
2,R3は抵抗である。
この回路では、VIn＜VREFのとき、Q1がオン、Q2、Q3
がオフとなる。このときQ5のコレクタ電流は、抵抗R1と
R3の抵抗値を等しいとすると、Q4のコレクタ電流、即
ち、定電流回路４の電流値と等しくなる。このとき、Q7
のコレクタ電流値も、定電流回路４の電流値と等しくな
る。
がオフとなる。このときQ5のコレクタ電流は、抵抗R1と
R3の抵抗値を等しいとすると、Q4のコレクタ電流、即
ち、定電流回路４の電流値と等しくなる。このとき、Q7
のコレクタ電流値も、定電流回路４の電流値と等しくな
る。
また、VIn＞VREFのときは、Q1がオフ、Q2、Q3がオン
となる。その結果、Q5のエミッタ電位が、（定電流回路
１の電流値）×（抵抗R1の抵抗）分だけ上昇し、Q5のコ
レクタ電流値は、定電流回路４の電流値より小さくな
り、Q7のコレクタ電流値も小さくなる。定電流回路３の
電流値を定電流回路４の電流値より小さく、かつVIn＞V
REFのときQ7のコレクタ電流値より大きく設定すれば、V
In＜VREFのとき、Q7のコレクタ電流は、定電流回路４の
電流値と等しいから、Q7のコレクタ電流は、定電流回路
３の電流値より大きくなり、VOUTは“H"レベルとなる。
また、VIn＞VREFのときは、Q7のコレクタ電流は定電源
回路３の電流値より小さくなり、VOUTは“L"レベルとな
る。
となる。その結果、Q5のエミッタ電位が、（定電流回路
１の電流値）×（抵抗R1の抵抗）分だけ上昇し、Q5のコ
レクタ電流値は、定電流回路４の電流値より小さくな
り、Q7のコレクタ電流値も小さくなる。定電流回路３の
電流値を定電流回路４の電流値より小さく、かつVIn＞V
REFのときQ7のコレクタ電流値より大きく設定すれば、V
In＜VREFのとき、Q7のコレクタ電流は、定電流回路４の
電流値と等しいから、Q7のコレクタ電流は、定電流回路
３の電流値より大きくなり、VOUTは“H"レベルとなる。
また、VIn＞VREFのときは、Q7のコレクタ電流は定電源
回路３の電流値より小さくなり、VOUTは“L"レベルとな
る。
そして、０≦VINの広い範囲の入力電圧で動作し、し
かも、Vsat3＋VR1≦VREFのように低い基準電圧で正常に
動作する。また、電源電圧VCCはVREF＋VBE2＋Vsat1程度
あればよく、低い電源電圧で動作する。Vsat3,Vsat1は
それぞれQ3、定電流回路１のトランジスタの飽和電圧、
VBE2はQ2のベース・エミッタ間順方向電圧、VR1は抵抗R
1による降下電圧である。
かも、Vsat3＋VR1≦VREFのように低い基準電圧で正常に
動作する。また、電源電圧VCCはVREF＋VBE2＋Vsat1程度
あればよく、低い電源電圧で動作する。Vsat3,Vsat1は
それぞれQ3、定電流回路１のトランジスタの飽和電圧、
VBE2はQ2のベース・エミッタ間順方向電圧、VR1は抵抗R
1による降下電圧である。
以上説明したように、本発明によれば、低い電源電
圧、基準電圧、広い範囲の入力電圧の場合でも正常に動
作することになる。
圧、基準電圧、広い範囲の入力電圧の場合でも正常に動
作することになる。
第１図は本発明の一実施例を示す回路図、第２図、第３
図、第４図、第５図はそれぞれ従来のこの種のコンパレ
ータ回路の例を示す回路図である。 1,3,4……低電流回路、8,9……入力端子、10……出力端
子、Q1,Q2,Q3,Q4,Q5,Q6、Q7……トランジスタ、R1,R2,R
3……抵抗。 なお各図中同一符号は同一または相当するものを示す。
図、第４図、第５図はそれぞれ従来のこの種のコンパレ
ータ回路の例を示す回路図である。 1,3,4……低電流回路、8,9……入力端子、10……出力端
子、Q1,Q2,Q3,Q4,Q5,Q6、Q7……トランジスタ、R1,R2,R
3……抵抗。 なお各図中同一符号は同一または相当するものを示す。
Claims (1)
- 【請求項１】入力電圧がベースに印加されるトランジス
タQ1と基準電圧がベースに印加されるトランジスタQ2そ
れぞれのエミッタが定電流回路１を介して電源に接続さ
れた差動回路において、 前記トランジスタQ1のコレクタが接地され、 前記トランジスタQ2のコレクタが、トランジスタQ3のコ
レクタに接続され、 該トランジスタQ3のベースは、抵抗R2を介してトランジ
スタQ4のベース及びコレクタの接続されるとともに、抵
抗R2を介してトランジスタQ5のベースに接続され、該ト
ランジスタQ3のエミッタは、抵抗R1を介して接地される
とともに、前記トランジスタQ5のエミッタに接続され、 前記トランジスタQ4のコレクタは、定電流回路４を介し
て電源に接続され、該トランジスタQ4のエミッタは、抵
抗３を介して接地され、 前記トランジスタQ5のコレクタは、トランジスタQ6のコ
レクタ及びゲートに接続されるとともに、該トランジス
タQ6とカレントミラー構造に接続されたトランジスタQ7
のベースに接続され、 前記トランジスタQ6,Q7それぞれのエミッタは、電源に
接続され、 前記トランジスタQ7のコレクタは、定電流回路３を介し
て接地されるとともに、出力が取り出されることを特徴
とするコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13713190A JP2829773B2 (ja) | 1990-05-29 | 1990-05-29 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13713190A JP2829773B2 (ja) | 1990-05-29 | 1990-05-29 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432312A JPH0432312A (ja) | 1992-02-04 |
| JP2829773B2 true JP2829773B2 (ja) | 1998-12-02 |
Family
ID=15191544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13713190A Expired - Fee Related JP2829773B2 (ja) | 1990-05-29 | 1990-05-29 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829773B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110113034A (zh) * | 2019-05-22 | 2019-08-09 | 澳特翼南京电子科技有限公司 | 一种高精度宽范围电压比较电路 |
-
1990
- 1990-05-29 JP JP13713190A patent/JP2829773B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432312A (ja) | 1992-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |