JP4468196B2 - デジタルpll回路 - Google Patents
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- 238000012937 correction Methods 0.000 claims description 56
- 238000001514 detection method Methods 0.000 claims description 24
- 230000001360 synchronised effect Effects 0.000 claims description 19
- 238000006243 chemical reaction Methods 0.000 claims description 15
- 230000032683 aging Effects 0.000 claims description 11
- 230000007774 longterm Effects 0.000 claims description 10
- 230000008859 change Effects 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 13
- 230000010355 oscillation Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229910052792 caesium Inorganic materials 0.000 description 1
- TVFDJXOCXUVLDH-UHFFFAOYSA-N caesium atom Chemical compound [Cs] TVFDJXOCXUVLDH-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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Description
簡単な例で説明すると,図1において,D/A変換器5のビット幅が3ビット,出力電圧幅が1V,電圧制御発振器(VCO)6の周波数可変特性が1ppm/Vとする場合,周波数の設定分解能は,
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し,
ホールドオーバが検知される時に,前記ホールドオーバ部は,前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とする
ことを特徴とするデジタルPLL回路。
前記ホールドオーバ部は,前記位相差検知回路から出力される所定ビット数のデジタル信号に対し,上位Nビットと下位Mビットに分離する回路と,
前記分離される下位Mビットの値に対応した加算周期を設定する周期変換回路と,
所定の加算値を所定周期で出力する補正値出力回路と,
前記補正値出力回路から加算値を前記周期変換回路出設定される加算周期の期間中前記分離される上位Nビットの値に加算する加算回路を有し,
前記加算回路の出力をホールドオーバ時に前記スレーブ発振器の制御信号値とすることを特徴とするデジタルPLL回路。
さらに入力として,前記位相差検知回路の出力と前記ホールドオーバ部の出力を入力し,一方のみを選択出力するセレクタを有し,
前記ホールドオーバ時に,前記ホールドオーバ部の出力を選択出力することを特徴とするデジタルPLL回路。
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,
前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,
前記平均値回路の出力を上位Nビットに丸める丸め処理回路
前記平均値回路の出力からホールドオーバ時の前記スレーブ発振器の発振特性を求め,該発振特性と逆の特性を与えるアナログ補正値を生成する回路と,
前記アナログ補正値を前記スレーブ発振器の制御値とすることを特徴とする
ことを特徴とするデジタルPLL回路。
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,
前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,
前記平均値回路の出力を上位Nビットに丸め,下位Mビットを切り捨て処理する丸め処理回路と,
カウンタと,
前記カウンタの計数値の閾値を前記丸め処理回路で切り捨てられた下位Mビットの大きさに対応して設定し,前記カウンタの計数値が前記設定された閾値を超えるときに付勢信号を出力するカウント値判定回路と,
前記カウント値判定回路から前記付勢信号が出力されるとき所定の補正値を出力する補正値生成回路と,
前記補正値生成回路の出力を前記丸め処理回路からの上位Nビットに加算する加算回路と,
ホールドオーバ時に,前記加算回路の出力を前記スレーブ発振器の制御値として出力するセレクタとを
有することを特徴とするデジタルPLL回路。
さらに,前記第1のメモリよりも長い,前記スレーブ発振器に対する制御値の履歴を格納する第2のメモリと,
前記第2のメモリの出力からホールドオーバ時の前記スレーブ発振器の発振特性を求める回路と,
前記求められたスレーブ発振器の発振特性と逆の特性を与える補正値を生成する補正値変換回路と,
前記補正値変換回路の出力を前記丸め処理回路からの上位Nビットに加算する加算器を有する
ことを特徴とするデジタルPLL回路。
101 光/電気変換器
102,7 1/N分周器
1 デジタル位相比較器(DPD)
2 内部高精度発振器
3 アナログPLL回路
4 デジタルループフィルタ(DLF)
5 D/A変換器
6 電圧制御発振器(VCO)
8 直接デジタル合成器(DDS)
10 ホールドオーバ回路
11 メモリ
12 丸め処理回路
13 セレクタ
14 上位ビット分離回路
15 下位ビット分離回路
16 周期変換回路
17 補正値(+α)出力回路
18 加算回路
Claims (4)
- デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって、
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と、
前記スレーブ発振器の出力と、入力する基準クロックの位相差を検知し、前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と、
前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し、
前記ホールドオーバ部は、前記位相差検知回路から出力される所定ビット数のデジタル信号に対し、上位Nビットと下位Mビットに分離する回路と、
前記分離される下位Mビットの値に対応した加算周期を設定する周期変換回路と、
所定の加算値を前記加算周期で出力する補正値出力回路と、
前記補正値出力回路からの加算値を前記周期変換回路で設定される加算周期で、前記分離される上位Nビットの値に加算する加算回路を有し、
前記加算回路の出力をホールドオーバ時に前記スレーブ発振器の制御信号値とする
ことを特徴とするデジタルPLL回路。 - 請求項1において、
さらに入力として、前記位相差検知回路の出力と前記ホールドオーバ部の出力を入力し、一方のみを選択出力するセレクタを有し、
前記ホールドオーバ時に、前記ホールドオーバ部の出力を選択出力することを特徴とするデジタルPLL回路。 - デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって、
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と、
前記スレーブ発振器の出力と、入力する基準クロックの位相差を検知し、前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と、
前記位相差検知回路の出力を蓄積格納するメモリと、
前記メモリに格納された前記位相差検知回路の出力の平均値を求める平均値回路と、
前記平均値回路の出力を上位Nビットに丸め、下位Mビットを切り捨て処理する丸め処理回路と、
カウンタと、
前記カウンタの計数値の閾値を前記丸め処理回路で切り捨てられた下位Mビットの大きさに対応して設定し、前記カウンタの計数値が前記設定された閾値を超えるときに付勢信号を出力するカウント値判定回路と、
前記カウント値判定回路から前記付勢信号が出力されるとき所定の補正値を出力する補正値生成回路と、
前記補正値生成回路の出力を前記丸め処理回路からの上位Nビットに加算する加算回路と、
ホールドオーバ時に、前記加算回路の出力を前記スレーブ発振器の制御信号値として出力するセレクタとを有する
ことを特徴とするデジタルPLL回路。 - 請求項3において、
更に、前記スレーブ発振器の長期エージングによる誤差の補正信号を生成する補正信号出力回路を有し、
前記補正信号出力回路は、
前記位相差検知回路の出力の履歴データを格納する第2のメモリと、
前記第2のメモリに格納された履歴データに基づき、前記スレーブ発振器の長期エージングレートを算出する回路と、
前記算出される長期エージングレートに対応する周波数偏差変化の傾きに対し反対向きの変化を与える極性信号を生成する回路を備え、
前記極性信号が、前記カウント値判定回路からの前記付勢信号に加算される、
ことを特徴とするデジタルPLL回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005027231A JP4468196B2 (ja) | 2005-02-03 | 2005-02-03 | デジタルpll回路 |
US11/149,290 US7664217B2 (en) | 2005-02-03 | 2005-06-10 | Digital PLL circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005027231A JP4468196B2 (ja) | 2005-02-03 | 2005-02-03 | デジタルpll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006217203A JP2006217203A (ja) | 2006-08-17 |
JP4468196B2 true JP4468196B2 (ja) | 2010-05-26 |
Family
ID=36756550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005027231A Expired - Fee Related JP4468196B2 (ja) | 2005-02-03 | 2005-02-03 | デジタルpll回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7664217B2 (ja) |
JP (1) | JP4468196B2 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8532243B2 (en) * | 2007-02-12 | 2013-09-10 | Silicon Laboratories Inc. | Digital hold in a phase-locked loop |
CN101542908B (zh) * | 2007-07-23 | 2012-10-03 | 松下电器产业株式会社 | 数字pll装置 |
WO2009044444A1 (ja) | 2007-10-01 | 2009-04-09 | Fujitsu Limited | クロック生成装置およびクロック生成方法 |
JP2009250807A (ja) * | 2008-04-07 | 2009-10-29 | Seiko Epson Corp | 周波数測定装置及び測定方法 |
JP5064358B2 (ja) * | 2008-11-26 | 2012-10-31 | 古野電気株式会社 | 基準信号発生装置 |
JP5064359B2 (ja) * | 2008-11-26 | 2012-10-31 | 古野電気株式会社 | 基準信号発生装置 |
JP2010271091A (ja) | 2009-05-20 | 2010-12-02 | Seiko Epson Corp | 周波数測定装置 |
JP5440999B2 (ja) | 2009-05-22 | 2014-03-12 | セイコーエプソン株式会社 | 周波数測定装置 |
JP5517033B2 (ja) | 2009-05-22 | 2014-06-11 | セイコーエプソン株式会社 | 周波数測定装置 |
JP5159704B2 (ja) * | 2009-05-25 | 2013-03-13 | 古野電気株式会社 | 基準周波数発生装置 |
JP5256535B2 (ja) * | 2009-07-13 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 位相同期ループ回路 |
JP5582447B2 (ja) | 2009-08-27 | 2014-09-03 | セイコーエプソン株式会社 | 電気回路、同電気回路を備えたセンサーシステム、及び同電気回路を備えたセンサーデバイス |
JP5815918B2 (ja) | 2009-10-06 | 2015-11-17 | セイコーエプソン株式会社 | 周波数測定方法、周波数測定装置及び周波数測定装置を備えた装置 |
JP5876975B2 (ja) | 2009-10-08 | 2016-03-02 | セイコーエプソン株式会社 | 周波数測定装置及び周波数測定装置における変速分周信号の生成方法 |
JP2012023565A (ja) * | 2010-07-14 | 2012-02-02 | Sony Corp | 通信システム並びに通信装置 |
JP5883558B2 (ja) | 2010-08-31 | 2016-03-15 | セイコーエプソン株式会社 | 周波数測定装置及び電子機器 |
JPWO2013008355A1 (ja) * | 2011-07-11 | 2015-02-23 | パナソニック株式会社 | 周波数シンセサイザ |
JP5795347B2 (ja) | 2012-02-23 | 2015-10-14 | 旭化成エレクトロニクス株式会社 | デジタルpll回路及びクロック発生器 |
FR3025911B1 (fr) * | 2014-09-15 | 2019-06-28 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Boucle a verrouillage de phase a degres de liberte multiples et son procede de conception et de fabrication |
US9843439B2 (en) * | 2016-01-27 | 2017-12-12 | Ciena Corporation | System and method for managing holdover |
JP2017183958A (ja) * | 2016-03-30 | 2017-10-05 | Necプラットフォームズ株式会社 | ホールドオーバ制御回路、およびホールドオーバ制御方法 |
JP6834299B2 (ja) * | 2016-09-27 | 2021-02-24 | セイコーエプソン株式会社 | 回路装置、物理量測定装置、電子機器及び移動体 |
US10483987B1 (en) * | 2018-12-14 | 2019-11-19 | Silicon Laboratories Inc. | Failsafe clock product using frequency estimation |
US10727844B1 (en) * | 2019-05-31 | 2020-07-28 | Silicon Laboratories Inc. | Reference clock frequency change handling in a phase-locked loop |
US10908635B1 (en) | 2019-12-24 | 2021-02-02 | Silicon Laboratories Inc. | Detection and management of frequency errors in a reference input clock signal |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3276991D1 (en) * | 1982-12-28 | 1987-09-17 | Ibm | Analog-digital converter |
US6072842A (en) * | 1996-11-21 | 2000-06-06 | Dsp Group, Inc. | Carrier-recovery loop with stored initialization in a radio receiver |
JP3323824B2 (ja) * | 1999-02-22 | 2002-09-09 | 松下電器産業株式会社 | クロック生成回路 |
JP4228518B2 (ja) * | 2000-06-09 | 2009-02-25 | パナソニック株式会社 | デジタルpll装置 |
US7881413B2 (en) * | 2001-03-02 | 2011-02-01 | Adc Telecommunications, Inc. | Digital PLL with conditional holdover |
JP3542978B2 (ja) | 2001-05-29 | 2004-07-14 | 埼玉日本電気株式会社 | 周波数同期装置および周波数同期制御方法 |
-
2005
- 2005-02-03 JP JP2005027231A patent/JP4468196B2/ja not_active Expired - Fee Related
- 2005-06-10 US US11/149,290 patent/US7664217B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7664217B2 (en) | 2010-02-16 |
JP2006217203A (ja) | 2006-08-17 |
US20060171496A1 (en) | 2006-08-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071219 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090820 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090825 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091023 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100118 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100223 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100224 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |