JPS6371728A - 演算処理装置および演算処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、演算処理装置に係り、特に内部演算に乗算を
具え、ＬＳＩ化に好適な高速演算処理装置に関する。

従来の技術 従来、高速乗算器については、電子通信学会論文誌、Ｖ
ｏｌ、丁６６−Ｄ、　、［６（１９８３年）第６８３頁
から第６９０頁に冗長２進加算木を用いた２進乗算器が
論じられている。この冗長２進加算木を用いた乗算器で
は、内部計算に各桁が（−１，０゜１）の要素である冗
長２進表現（一種の符号付きディジット表現）を利用し
ている。ｎビット乗算では、ｎ個のｎビット部分積を冗
長２進数とみなして２つずつ２分木状に冗長２進数体系
で加え合せていき、最後に冗長２進表現で求まった積を
通常の２進表現に変換する。冗長２進数体系では、２数
の加算を桁上げの伝搬なしに演算数の桁数に無関係な一
定時間で行える。従って、冗長２進加算木を用いた乗算
器では、ｎビット乗算を計算時間０　（ｌｏｇ　ｎ）で
高速に行える。計算速度は、Ｗａｌｌａｃｅ　木を用い
た高速乗算器と同程度であり、従来の配列型乗算器に較
べかなり高速である。また、回路構造は配列型乗算器と
同様に規則正しく、Ｗａｌｌａｃｅ　木を用いた乗算器
よりレイアウトが容易でちる。

また、除算法および開平法を冗長２進乗算器をもつ算術
演算処理装置の内部で実現する方法については、電子通
信学会技術研究報告、ＡＬ８５−９０（昭和６１年３月
）第４６頁から第６０頁に論じられている。この方法で
は、乗算器で冗長２進数同士の乗算を行う必要があり、
乗算器に冗長２進同士の乗算を行えるようにすると２進
同士の乗算器に較ベハードウェア景が増加する。

発明が解決しようとする問題点 上記従来技術では、２ピツ）　Ｂｏｏｔｈの方法を適用
し、乗数を４進符号付きディジット数（各桁が（−２，
−１，０，１，２）の要素である４進数）にリコードす
ることにより、部分積の数を約半分にし、計算の高速化
とハードウェア量の削減を行っている。しかし、これら
は２進数同士の乗算に関するものであり、冗長２進数を
乗数あるいは被乗数の少なくとも一方に用いる乗算に関
する配慮がなされておらず、組合せ回路として冗長２進
数を扱う乗算を実現する場合、演算の桁数が大きくなる
と、■　２進数同士の乗算に較べ、演算遅延時間が大き
い、■　素子数が膨大かつ回路構成が複雑となる、■　
演算処理装置をＬＳＩ１チツプに実装が難しい等の問題
点がある。

本発明の目的は、このような従来の問題点を改善し、冗
長２進数を扱える乗算器を規則正しい回路構造で、かつ
素子数の少ない組合せ回路として実現し、内部演算の桁
上げの伝播を最小にすると共に回路構成を簡単化するこ
とによってＬＳＩｔチップに実装が容易である高速な演
算処理装置を提供することにある。

問題点を解決するための手段 上記目的は、乗算処理において、部分積生成を２桁毎に
行うために必要である乗数リコード回路に、■　乗数を
２桁ずつのグループに分割し、各グループの２桁と１つ
下位のグループの上位桁との３桁から、そのグループに
おける中間桁上げ（中間桁借り）を求める第１の手段と
、■　前記３桁から、そのグループにおける中間結果を
求める第２の手段と、■　各グループ毎に、そのグルー
プの前記中間結果と１つ下位のグループからの前記中間
桁上げ（中間桁借シ）とからリコードされた乗数の桁を
求める第３の手段とを設け、第１ステップでは前記第１
の手段および第２の手段による演算を行い、第２ステッ
プでは前記第３の手段による演算を行い、この２つのス
テップによって乗数のりコードを行うことにより、達成
される。

作　　用 乗算において、まず、第１の手段によって乗数（符号付
きディジット表現数）を２桁ずつのグループに分割し、
各グループにおけるリコードされた乗数の中間桁上げＣ
，（Ｃｉは（’＋Ｏ＊’）のいずれかの要素である。）
を生成し、第２の手段によって各グループにおけるリコ
ードされた乗数の中間結果Ｓ、（Ｓ、は（−２＋−１＊
　ｇ　＋　１１２　）のいずれかの要素である。）を生
成する。次に、第３の手段によって各グループ毎に、そ
のグループの前記中間結果Ｓ、と１つ下位のグループか
らの中間桁上げＣ１−１を加算してリコードされた乗数
の桁Ｂ、（ＢＬは（−２１−１，０，１，２１（７）い
ずれかの要素である。）を生成することによね。

部分積の数を約半分にできるため、加算用セルの個数を
約半減でき、計算の高速化とハードウェア量の削減が行
える、 実施例 以下、本発明の一実施例を図面により説明する。

第２図は、本発明の一実施例を適用した乗算器の構成図
である。第２図の乗算器は、乗数リコード回路１００、
部分積生成器１１０、冗長加算器１２０の木構造、およ
び冗長２進−２進変換器１３０とから構成されておシ少
なくとも乗数が冗長２進数である。

乗数リコード回路１００は、冗長２進数である乗数を２
桁ずつのグループに分割し、各グループ毎に乗数を４進
ＳＤ数（つまり、符号付きディジット数）にリコードす
る回路である。したがって、リコードされた乗数の桁は
（−２，−１，０，１゜２）のいずれかの要素である。

なお、２進数も特殊な冗長２進数とみなせるので、乗数
が２進数の場合にも本回路を使用することが可能である
。

部分積生成器１１０は、前記乗数リコード回路１０ｏに
よってリコードされた乗数の各桁毎に、そのリコードさ
れた乗数の桁の値に応じて、被乗数の２倍と正負の符号
反転等を行う回路である。

被乗数の２倍は被乗数の各桁を左へ１桁シフトすること
によシ行える。また、正負の符号反転は、被乗数の各桁
毎に正負の符号反転によって行える。

つまり、被乗数の桁が１の場合にその桁を−１にし、−
１の場合には１にする。または、被乗数が２の補数表示
の２進数のときには、２の補数をとることによって正負
の符号反転を行える。したがって本回路の実現は容易で
ある。

冗長加算器１２０は、加算器を構成しており、冗長２進
数同士の冗長２進体系での加算を行う回路である。

冗長２進・２進変換器１３０は、積として求まった冗長
２進数を２進数に変換する回路であり、桁上げ先見加算
器等で容易に実現できる。

次に、乗数リコード回路１００について説明する。

第１図は、本発明の一実施例における乗数リコード回路
１ｏｏを構成する基本回路の概略ブロック図である。第
１図の基本回路は、中間桁上げ生成部１．中間結果生成
部２およびリコーデイッド乗数生成部３から構成されて
おり、中間桁上げ生成部１および中間結果生成部２は共
に、乗数の第２１＋１桁Ｘ２３　＋　、１１　ｍ第２ｉ
桁！２３１２　　および第２ｊ−１桁ｘ２ｊ−、１３　
　を入力し、それぞれ第ｊ番目における中間桁上げＣｊ
２１および中間結果Ｓ、２２を出力する。またリコーデ
イツド乗数生成部３は、第ｊ番目における中間結果Ｓ　
ｉ　２２および第ｊ−１番目からの中間桁上げＣ，−１
２３を入力し、リコードされた乗数の第事桁Ｂ　、　３
１を出力する。つまり、乗数リコードは２ステップで行
う。

第１ステップでは、乗数（冗長２進数）を２桁ずつのグ
ループに分割し、そのグループの２桁ｘ２ｊ＋１１１．
ｘ２ｊ１２と１つ下位のグループの上位桁ｘ２ｊ−４１
３とから、中間桁上げＣｉ　２１と中間結果Ｓ　ｈ　２
２を求める。第２ステップでは、そのグループの中間結
果Ｓ　１２２と１つ下位のグループからの中間桁上げＣ
，−１２３とから、リコードされた乗数の第ｊ桁Ｂ、３
１を決定する。ただし、乗数の第２ｊ＋１桁！２１　＋
　、１１　を第２１桁ｘ２１１２および第２ｉ−１桁ｘ
２）−１１３は（−’　ｔ　ｏｐｌ）のいずれかの値を
表す信号であり、第ｊ番目の中間桁上げＣＩ　２１およ
び第ｊ−１番目からの中間桁上げＣ，−４２３も（−’
　ｔ　ｏ　＋　’　）のいずれかの値を表す信号であり
、また、第ｊ番目の中間和Ｓ　　２２およびリコードさ
れた乗数の第ｊ桁Ｂ、３１は（−２＋　−’　ｐ　Ｏｐ
　１）　２）のいずれかの値を表す信号である。

以下、各ブロックについて説明する。

中間桁上げ生成部１は、（１）乗数の第２１−１桁ｘ２
．−１１３　　が−１のとき、第３図に示す規則により
、乗数の第２５桁ｘ２）１２および第２ｊ＋１桁！２ｊ
＋　１１１　　から中間桁上げＣ１２１を決定し、（１
１）乗数の第２１−１桁Ｘ　・　１３　が０または１２
】−１ のとき、第４図に示す規則により、乗数の第２ｊ桁！　
、１２および第２ｊ＋１桁Ｘ　２１　＋　１１１から中
２】 間桁上げＣｊ２１を決定する回路である。

例えば、符号付きディジット数ｘｉおよびＣ。

の２値信号化を次のように行う。乗数の１桁Ｉｉ表　　
１ を表１に示す２ビツト２値信号”ｉ＋”ｉ−で表現し、
中間桁上げＣｊを表１と同様の２ビツト２値信号Ｃｊ＋
Ｃｊ−で表現する。このとき、中間桁上げ生成部１は、 ｃ、　＝ｘ２ｊ＋１＋”Ｌ２ｉ＋〜ｊ＋１＋”２ｊ−”
２ラー１−　’”ｊ−＝”２）＋１−”２ｊ−”２１＋
１−”Ｊ＋”Ｊ−１−と容易に設計できる。

中間結果生成部２は、（１）乗数の第２ｊ−１桁ｘ２．
．．，１１３が−１のとき、第６図に示す規則により、
乗数の第２ｊ＋１桁ｘ２１＋１１１および第２ｊ桁ｘ２
１１２から中間結果５ｊ２２を決定し、（１１）乗数の
第２ｉ−１桁ｘ２１−４１３　が０または１のとき、第
６図に示す規則により、乗数の第２５＋１桁Ｘ２１　＋
　１１１　　および第２１桁ｘ２ｊ１２　　から中間結
果８１２２を決定する回路である。

例えば、乗数の桁Ｘｉ　　を前記衣１に示す２ビツト２
値信号”ｉ＋”ｉ−で表現し、中間結果Ｓ１　　を表２
に示す３ビツト２値信号Ｓ、Ｓ、Ｓｊｌで表現すると、
中間結果生成部２は、 ５ｊ−＝（”２　ｊ＋１　＋”２１＋’＊　−）”　（
ｘ２）＋”’−”ｚｊ−”ｚｊ−１−）＋（Ｌ２田−１
＋司＋１ｊ”２ｊ−＋ ５ｊ２＝”；ａｊ＋１＋”２１＋１−）＠（”；ｇ−１
−＋ｘ２１−）　　ｌＳ　ｊｌ：Ｘ２５　＋＋Ｘ２３− と容易に設計できる。

表２ リコーディッド乗数生成部３は、第ｊ番目の中間結果Ｓ
ｉ　　と１つ下位の第ｉ−１番目からの中間桁上げＣ＋
　−１との加算、つまり算術和Ｓ　ｉ　＋Ｃｊ−１を行
い、リコードされた乗数の第５桁を生成する回路である
。

例えば、中間桁上げＣ，および中間結果Ｓ１　　を前記
のように２値信号化を行い、リコードされた乗数の桁Ｂ
＋を前記中間結果Ｓ＋　と同様に表２に示すような３ビ
ツト２値信号Ｂ、Ｂ、２Ｂｊ、で表現すると、リコーデ
イッド乗数生成部３は、Ｂｊ１＝ｓ、＄ｃ、−１＋＋Ｃ
，−１−）と容易に設計できる。ただし、以上の論理式
にお、いて、・は論理積（ＡＮＤ）、＋は論理和（ＯＲ
）、θは排他的論理和（ＥＸ−ＯＲ）および−は論理否
定を表す演算子である。

なお、本実施例では、乗数を第２ｊ＋１桁”２ｊ＋１と
第２１桁ｘ２ｊとの２桁ずつのグループに分割したが、
第２ｊ桁Ｘ２＋と第２ｊ−１桁Ｘ２１−４との２桁から
なるグループに分割することも可能である。

また、乗数リコード回路１ｏｏは、これらのグループの
各グループに対し、各々第１図の基本回路を設けている
。

最後に、冗長加算器１２０［ついて説明する。

冗長加算器１２０における加算規則を表３に示す。

表３ このとき、第１桁における加算は次の論理式によって決
定される。

”ｚｄ””ｉ＋”ｉ−＊ ｙｉｃｔ＝了ｉ＋”７ｉ−・ Ｐｉ　””ｉ−＠ｙｉ−・ ｔｉ　””ｉｄ”ｙｉｄ”ｐｆ−１”ｔｄ”７ｉｄ”Ｐ
ｉ−１框ｉｄ”３’ｉｄ”ｐｉ−１”ｉｄ＠ｙｉｄ”Ｐ
ｉ−１＋Ｊ＋＝ｔｉ□ｕ　ｉ　、、、１　　・ ”ｉ　”ｔｉ＠ｕｉ−１’ 第７図は、第２図の冗長加算器１２０を構成する加算用
セルを示す概略回路図である。同図は特にＮ　ＯＲ１０
Ｒによって加算用セルを実現した一例である。

ゲート６１１から６２３まではそれぞれＮｏＲｌｏＲ回
路であり、信号ｘ　１＋６０２およびｘｌ−６０３は被
加数の冗長２進数の第１桁ｘｉ　を表す２ビット信号で
あり、Ｘ　Ｌ　＋６０１はｘ　、＋６０２の論理否定を
表す信号であり、ｙｉ＋６０８および７１−６０６は加
数の冗長２進数の第ｉ桁ｙ、を表す２ビット信号であり
、ｙ　、＋６０４はｙｉ＋６０５の論理否定を表す信号
である。また、信号Ｐｉ　ｅ３１は第１桁の被加数ｘＬ
および加数７ｉ　の両方が非負であるかどうかを表す信
号であり、ｐＬ、６３３は第ｉ−１桁の被加数ｘ、−１
および加数ｙｉ−４の両方が非負であるかどうかを表す
信号である。ｐｉ　６３２　、　ｐｌ−１６３４はそれ
ぞれｐ、８３１　＊Ｐ１−１６３３の論理否定を表す信
号である。ｕ、６３５とｕｉ　　６３６はそれぞれ第１
桁における中間桁上げに関係する信号とその論理否定を
表す信号であり、町−１６３７と”ｉ−１６３８はそれ
ぞれ第ｉ−１桁からの中間桁上げに関係する信号とその
論理否定を表す信号である。また、ｚｌ＋６４２および
ｚ　ｓ　−ｅ　４３は加算結果の第１桁Ｚ１　を表す２
ビット信号であり、「　ｅ４１はｚｌ＋６４２の論理否
定を表す信号でｌ＋ ある。

なお、本実施例における回路図はＥＣＬ回路を意識しＮ
０Ｒ１０Ｒで構成したが、他のテクノロジ（例えば、０
ＭＯ３、ＮＭＯＳ　、ＴＴＬ　、Ｉ　Ｉ　Ｌ等）あるい
は多値論理を用いても構成することが可能である。

本実施例によれば、従来の冗長２進数を乗数にもつ乗算
器に較べ、部分積の個数が約半分になるので、冗長２進
加算器の個数が半減し、冗長２進加算木の段数も一段減
る等の効果がある。

発明の効果 本発明によれば、各桁が負、ｏ、正の値をとり得る符号
付きディジット表現数をリコードすることが可能となシ
、例えば、乗算における部分積の個数を半数程度にでき
るので、 （１）演算処理装置の素子数が削減でき、（２）演算処
理装置の高速化が図れ、 （３）回路構成を比較的簡単化でき、 （４演算処理装置のＬＳＩ化が容易かつ経済的になる、 等の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例における乗数リコード回路を
構成する基本回路の概略構成図、第２図は本発明の一実
施例を適用した乗算器の構成図、第３図、第４図はりコ
ードの際の中間桁上げの決定規則を示す図、第６図、第
６図はりコードの際の中間結果の決定規則を示す図、第
７図は冗長加算器を構成する加算用セルを示す概略回路
図である。 １・・・・・・中間桁上げ生成部、２・・・・・・中間
結果生成部、３・・・・・・リコード乗数生成部、１０
０・・・・・・乗数リコード回路、１１０・・・・・・
部分積生成器、１２０・・・・・・冗長加算器、１３０
・・・・・・冗長２進・２進変換器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ェ、
ＪヤＩ　　　　　　　　　　　　ズ２Ｊ　　　　　　　
χｚｊ−を第２図 第３図 第４図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. 乗算処理において、乗数を２桁ずつのグループに分割し
   、前記各グループの２桁と１つ下位のグループの上位桁
   との３桁から、該グループにおける中間桁上げ（中間桁
   借り）を求める第１の手段と前記３桁から、該グループ
   における中間結果を求める第２の手段とを有する第１ス
   テップの演算と各グループ毎に、該グループの前記中間
   結果と１つ下位のグループからの前記中間桁上げ（中間
   桁借り）とからリコードされた乗数の桁を求める第３の
   手段を有する第２ステップの演算とによって乗数リコー
   ド回路を構成してなる演算処理装置。