JPS6371728A - 演算処理装置および演算処理方法 - Google Patents
演算処理装置および演算処理方法Info
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- JPS6371728A JPS6371728A JP61216591A JP21659186A JPS6371728A JP S6371728 A JPS6371728 A JP S6371728A JP 61216591 A JP61216591 A JP 61216591A JP 21659186 A JP21659186 A JP 21659186A JP S6371728 A JPS6371728 A JP S6371728A
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- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、演算処理装置に係り、特に内部演算に乗算を
具え、LSI化に好適な高速演算処理装置に関する。
具え、LSI化に好適な高速演算処理装置に関する。
従来の技術
従来、高速乗算器については、電子通信学会論文誌、V
ol、丁66−D、 、[6(1983年)第683頁
から第690頁に冗長2進加算木を用いた2進乗算器が
論じられている。この冗長2進加算木を用いた乗算器で
は、内部計算に各桁が(−1,0゜1)の要素である冗
長2進表現(一種の符号付きディジット表現)を利用し
ている。nビット乗算では、n個のnビット部分積を冗
長2進数とみなして2つずつ2分木状に冗長2進数体系
で加え合せていき、最後に冗長2進表現で求まった積を
通常の2進表現に変換する。冗長2進数体系では、2数
の加算を桁上げの伝搬なしに演算数の桁数に無関係な一
定時間で行える。従って、冗長2進加算木を用いた乗算
器では、nビット乗算を計算時間0 (log n)で
高速に行える。計算速度は、Wallace 木を用い
た高速乗算器と同程度であり、従来の配列型乗算器に較
べかなり高速である。また、回路構造は配列型乗算器と
同様に規則正しく、Wallace 木を用いた乗算器
よりレイアウトが容易でちる。
ol、丁66−D、 、[6(1983年)第683頁
から第690頁に冗長2進加算木を用いた2進乗算器が
論じられている。この冗長2進加算木を用いた乗算器で
は、内部計算に各桁が(−1,0゜1)の要素である冗
長2進表現(一種の符号付きディジット表現)を利用し
ている。nビット乗算では、n個のnビット部分積を冗
長2進数とみなして2つずつ2分木状に冗長2進数体系
で加え合せていき、最後に冗長2進表現で求まった積を
通常の2進表現に変換する。冗長2進数体系では、2数
の加算を桁上げの伝搬なしに演算数の桁数に無関係な一
定時間で行える。従って、冗長2進加算木を用いた乗算
器では、nビット乗算を計算時間0 (log n)で
高速に行える。計算速度は、Wallace 木を用い
た高速乗算器と同程度であり、従来の配列型乗算器に較
べかなり高速である。また、回路構造は配列型乗算器と
同様に規則正しく、Wallace 木を用いた乗算器
よりレイアウトが容易でちる。
また、除算法および開平法を冗長2進乗算器をもつ算術
演算処理装置の内部で実現する方法については、電子通
信学会技術研究報告、AL85−90(昭和61年3月
)第46頁から第60頁に論じられている。この方法で
は、乗算器で冗長2進数同士の乗算を行う必要があり、
乗算器に冗長2進同士の乗算を行えるようにすると2進
同士の乗算器に較ベハードウェア景が増加する。
演算処理装置の内部で実現する方法については、電子通
信学会技術研究報告、AL85−90(昭和61年3月
)第46頁から第60頁に論じられている。この方法で
は、乗算器で冗長2進数同士の乗算を行う必要があり、
乗算器に冗長2進同士の乗算を行えるようにすると2進
同士の乗算器に較ベハードウェア景が増加する。
発明が解決しようとする問題点
上記従来技術では、2ピツ) Boothの方法を適用
し、乗数を4進符号付きディジット数(各桁が(−2,
−1,0,1,2)の要素である4進数)にリコードす
ることにより、部分積の数を約半分にし、計算の高速化
とハードウェア量の削減を行っている。しかし、これら
は2進数同士の乗算に関するものであり、冗長2進数を
乗数あるいは被乗数の少なくとも一方に用いる乗算に関
する配慮がなされておらず、組合せ回路として冗長2進
数を扱う乗算を実現する場合、演算の桁数が大きくなる
と、■ 2進数同士の乗算に較べ、演算遅延時間が大き
い、■ 素子数が膨大かつ回路構成が複雑となる、■
演算処理装置をLSI1チツプに実装が難しい等の問題
点がある。
し、乗数を4進符号付きディジット数(各桁が(−2,
−1,0,1,2)の要素である4進数)にリコードす
ることにより、部分積の数を約半分にし、計算の高速化
とハードウェア量の削減を行っている。しかし、これら
は2進数同士の乗算に関するものであり、冗長2進数を
乗数あるいは被乗数の少なくとも一方に用いる乗算に関
する配慮がなされておらず、組合せ回路として冗長2進
数を扱う乗算を実現する場合、演算の桁数が大きくなる
と、■ 2進数同士の乗算に較べ、演算遅延時間が大き
い、■ 素子数が膨大かつ回路構成が複雑となる、■
演算処理装置をLSI1チツプに実装が難しい等の問題
点がある。
本発明の目的は、このような従来の問題点を改善し、冗
長2進数を扱える乗算器を規則正しい回路構造で、かつ
素子数の少ない組合せ回路として実現し、内部演算の桁
上げの伝播を最小にすると共に回路構成を簡単化するこ
とによってLSItチップに実装が容易である高速な演
算処理装置を提供することにある。
長2進数を扱える乗算器を規則正しい回路構造で、かつ
素子数の少ない組合せ回路として実現し、内部演算の桁
上げの伝播を最小にすると共に回路構成を簡単化するこ
とによってLSItチップに実装が容易である高速な演
算処理装置を提供することにある。
問題点を解決するための手段
上記目的は、乗算処理において、部分積生成を2桁毎に
行うために必要である乗数リコード回路に、■ 乗数を
2桁ずつのグループに分割し、各グループの2桁と1つ
下位のグループの上位桁との3桁から、そのグループに
おける中間桁上げ(中間桁借り)を求める第1の手段と
、■ 前記3桁から、そのグループにおける中間結果を
求める第2の手段と、■ 各グループ毎に、そのグルー
プの前記中間結果と1つ下位のグループからの前記中間
桁上げ(中間桁借シ)とからリコードされた乗数の桁を
求める第3の手段とを設け、第1ステップでは前記第1
の手段および第2の手段による演算を行い、第2ステッ
プでは前記第3の手段による演算を行い、この2つのス
テップによって乗数のりコードを行うことにより、達成
される。
行うために必要である乗数リコード回路に、■ 乗数を
2桁ずつのグループに分割し、各グループの2桁と1つ
下位のグループの上位桁との3桁から、そのグループに
おける中間桁上げ(中間桁借り)を求める第1の手段と
、■ 前記3桁から、そのグループにおける中間結果を
求める第2の手段と、■ 各グループ毎に、そのグルー
プの前記中間結果と1つ下位のグループからの前記中間
桁上げ(中間桁借シ)とからリコードされた乗数の桁を
求める第3の手段とを設け、第1ステップでは前記第1
の手段および第2の手段による演算を行い、第2ステッ
プでは前記第3の手段による演算を行い、この2つのス
テップによって乗数のりコードを行うことにより、達成
される。
作 用
乗算において、まず、第1の手段によって乗数(符号付
きディジット表現数)を2桁ずつのグループに分割し、
各グループにおけるリコードされた乗数の中間桁上げC
,(Ciは(’+O*’)のいずれかの要素である。)
を生成し、第2の手段によって各グループにおけるリコ
ードされた乗数の中間結果S、(S、は(−2+−1*
g + 112 )のいずれかの要素である。)を生
成する。次に、第3の手段によって各グループ毎に、そ
のグループの前記中間結果S、と1つ下位のグループか
らの中間桁上げC1−1を加算してリコードされた乗数
の桁B、(BLは(−21−1,0,1,21(7)い
ずれかの要素である。)を生成することによね。
きディジット表現数)を2桁ずつのグループに分割し、
各グループにおけるリコードされた乗数の中間桁上げC
,(Ciは(’+O*’)のいずれかの要素である。)
を生成し、第2の手段によって各グループにおけるリコ
ードされた乗数の中間結果S、(S、は(−2+−1*
g + 112 )のいずれかの要素である。)を生
成する。次に、第3の手段によって各グループ毎に、そ
のグループの前記中間結果S、と1つ下位のグループか
らの中間桁上げC1−1を加算してリコードされた乗数
の桁B、(BLは(−21−1,0,1,21(7)い
ずれかの要素である。)を生成することによね。
部分積の数を約半分にできるため、加算用セルの個数を
約半減でき、計算の高速化とハードウェア量の削減が行
える、 実施例 以下、本発明の一実施例を図面により説明する。
約半減でき、計算の高速化とハードウェア量の削減が行
える、 実施例 以下、本発明の一実施例を図面により説明する。
第2図は、本発明の一実施例を適用した乗算器の構成図
である。第2図の乗算器は、乗数リコード回路100、
部分積生成器110、冗長加算器120の木構造、およ
び冗長2進−2進変換器130とから構成されておシ少
なくとも乗数が冗長2進数である。
である。第2図の乗算器は、乗数リコード回路100、
部分積生成器110、冗長加算器120の木構造、およ
び冗長2進−2進変換器130とから構成されておシ少
なくとも乗数が冗長2進数である。
乗数リコード回路100は、冗長2進数である乗数を2
桁ずつのグループに分割し、各グループ毎に乗数を4進
SD数(つまり、符号付きディジット数)にリコードす
る回路である。したがって、リコードされた乗数の桁は
(−2,−1,0,1゜2)のいずれかの要素である。
桁ずつのグループに分割し、各グループ毎に乗数を4進
SD数(つまり、符号付きディジット数)にリコードす
る回路である。したがって、リコードされた乗数の桁は
(−2,−1,0,1゜2)のいずれかの要素である。
なお、2進数も特殊な冗長2進数とみなせるので、乗数
が2進数の場合にも本回路を使用することが可能である
。
が2進数の場合にも本回路を使用することが可能である
。
部分積生成器110は、前記乗数リコード回路10oに
よってリコードされた乗数の各桁毎に、そのリコードさ
れた乗数の桁の値に応じて、被乗数の2倍と正負の符号
反転等を行う回路である。
よってリコードされた乗数の各桁毎に、そのリコードさ
れた乗数の桁の値に応じて、被乗数の2倍と正負の符号
反転等を行う回路である。
被乗数の2倍は被乗数の各桁を左へ1桁シフトすること
によシ行える。また、正負の符号反転は、被乗数の各桁
毎に正負の符号反転によって行える。
によシ行える。また、正負の符号反転は、被乗数の各桁
毎に正負の符号反転によって行える。
つまり、被乗数の桁が1の場合にその桁を−1にし、−
1の場合には1にする。または、被乗数が2の補数表示
の2進数のときには、2の補数をとることによって正負
の符号反転を行える。したがって本回路の実現は容易で
ある。
1の場合には1にする。または、被乗数が2の補数表示
の2進数のときには、2の補数をとることによって正負
の符号反転を行える。したがって本回路の実現は容易で
ある。
冗長加算器120は、加算器を構成しており、冗長2進
数同士の冗長2進体系での加算を行う回路である。
数同士の冗長2進体系での加算を行う回路である。
冗長2進・2進変換器130は、積として求まった冗長
2進数を2進数に変換する回路であり、桁上げ先見加算
器等で容易に実現できる。
2進数を2進数に変換する回路であり、桁上げ先見加算
器等で容易に実現できる。
次に、乗数リコード回路100について説明する。
第1図は、本発明の一実施例における乗数リコード回路
1ooを構成する基本回路の概略ブロック図である。第
1図の基本回路は、中間桁上げ生成部1.中間結果生成
部2およびリコーデイッド乗数生成部3から構成されて
おり、中間桁上げ生成部1および中間結果生成部2は共
に、乗数の第21+1桁X23 + 、11 m第2i
桁!2312 および第2j−1桁x2j−、13
を入力し、それぞれ第j番目における中間桁上げCj
21および中間結果S、22を出力する。またリコーデ
イツド乗数生成部3は、第j番目における中間結果S
i 22および第j−1番目からの中間桁上げC,−1
23を入力し、リコードされた乗数の第事桁B 、 3
1を出力する。つまり、乗数リコードは2ステップで行
う。
1ooを構成する基本回路の概略ブロック図である。第
1図の基本回路は、中間桁上げ生成部1.中間結果生成
部2およびリコーデイッド乗数生成部3から構成されて
おり、中間桁上げ生成部1および中間結果生成部2は共
に、乗数の第21+1桁X23 + 、11 m第2i
桁!2312 および第2j−1桁x2j−、13
を入力し、それぞれ第j番目における中間桁上げCj
21および中間結果S、22を出力する。またリコーデ
イツド乗数生成部3は、第j番目における中間結果S
i 22および第j−1番目からの中間桁上げC,−1
23を入力し、リコードされた乗数の第事桁B 、 3
1を出力する。つまり、乗数リコードは2ステップで行
う。
第1ステップでは、乗数(冗長2進数)を2桁ずつのグ
ループに分割し、そのグループの2桁x2j+111.
x2j12と1つ下位のグループの上位桁x2j−41
3とから、中間桁上げCi 21と中間結果S h 2
2を求める。第2ステップでは、そのグループの中間結
果S 122と1つ下位のグループからの中間桁上げC
,−123とから、リコードされた乗数の第j桁B、3
1を決定する。ただし、乗数の第2j+1桁!21 +
、11 を第21桁x2112および第2i−1桁x
2)−113は(−’ t opl)のいずれかの値を
表す信号であり、第j番目の中間桁上げCI 21およ
び第j−1番目からの中間桁上げC,−423も(−’
t o + ’ )のいずれかの値を表す信号であり
、また、第j番目の中間和S 22およびリコードさ
れた乗数の第j桁B、31は(−2+ −’ p Op
1) 2)のいずれかの値を表す信号である。
ループに分割し、そのグループの2桁x2j+111.
x2j12と1つ下位のグループの上位桁x2j−41
3とから、中間桁上げCi 21と中間結果S h 2
2を求める。第2ステップでは、そのグループの中間結
果S 122と1つ下位のグループからの中間桁上げC
,−123とから、リコードされた乗数の第j桁B、3
1を決定する。ただし、乗数の第2j+1桁!21 +
、11 を第21桁x2112および第2i−1桁x
2)−113は(−’ t opl)のいずれかの値を
表す信号であり、第j番目の中間桁上げCI 21およ
び第j−1番目からの中間桁上げC,−423も(−’
t o + ’ )のいずれかの値を表す信号であり
、また、第j番目の中間和S 22およびリコードさ
れた乗数の第j桁B、31は(−2+ −’ p Op
1) 2)のいずれかの値を表す信号である。
以下、各ブロックについて説明する。
中間桁上げ生成部1は、(1)乗数の第21−1桁x2
.−113 が−1のとき、第3図に示す規則により
、乗数の第25桁x2)12および第2j+1桁!2j
+ 111 から中間桁上げC121を決定し、(1
1)乗数の第21−1桁X ・ 13 が0または12
】−1 のとき、第4図に示す規則により、乗数の第2j桁!
、12および第2j+1桁X 21 + 111から中
2】 間桁上げCj21を決定する回路である。
.−113 が−1のとき、第3図に示す規則により
、乗数の第25桁x2)12および第2j+1桁!2j
+ 111 から中間桁上げC121を決定し、(1
1)乗数の第21−1桁X ・ 13 が0または12
】−1 のとき、第4図に示す規則により、乗数の第2j桁!
、12および第2j+1桁X 21 + 111から中
2】 間桁上げCj21を決定する回路である。
例えば、符号付きディジット数xiおよびC。
の2値信号化を次のように行う。乗数の1桁Ii表
1 を表1に示す2ビツト2値信号”i+”i−で表現し、
中間桁上げCjを表1と同様の2ビツト2値信号Cj+
Cj−で表現する。このとき、中間桁上げ生成部1は、 c、 =x2j+1+”L2i+〜j+1+”2j−”
2ラー1− ’”j−=”2)+1−”2j−”21+
1−”J+”J−1−と容易に設計できる。
1 を表1に示す2ビツト2値信号”i+”i−で表現し、
中間桁上げCjを表1と同様の2ビツト2値信号Cj+
Cj−で表現する。このとき、中間桁上げ生成部1は、 c、 =x2j+1+”L2i+〜j+1+”2j−”
2ラー1− ’”j−=”2)+1−”2j−”21+
1−”J+”J−1−と容易に設計できる。
中間結果生成部2は、(1)乗数の第2j−1桁x2.
..,113が−1のとき、第6図に示す規則により、
乗数の第2j+1桁x21+111および第2j桁x2
112から中間結果5j22を決定し、(11)乗数の
第2i−1桁x21−413 が0または1のとき、第
6図に示す規則により、乗数の第25+1桁X21 +
111 および第21桁x2j12 から中間結
果8122を決定する回路である。
..,113が−1のとき、第6図に示す規則により、
乗数の第2j+1桁x21+111および第2j桁x2
112から中間結果5j22を決定し、(11)乗数の
第2i−1桁x21−413 が0または1のとき、第
6図に示す規則により、乗数の第25+1桁X21 +
111 および第21桁x2j12 から中間結
果8122を決定する回路である。
例えば、乗数の桁Xi を前記衣1に示す2ビツト2
値信号”i+”i−で表現し、中間結果S1 を表2
に示す3ビツト2値信号S、S、Sjlで表現すると、
中間結果生成部2は、 5j−=(”2 j+1 +”21+’* −)” (
x2)+”’−”zj−”zj−1−)+(L2田−1
+司+1j”2j−+ 5j2=”;aj+1+”21+1−)@(”;g−1
−+x21−) lS jl:X25 ++X23− と容易に設計できる。
値信号”i+”i−で表現し、中間結果S1 を表2
に示す3ビツト2値信号S、S、Sjlで表現すると、
中間結果生成部2は、 5j−=(”2 j+1 +”21+’* −)” (
x2)+”’−”zj−”zj−1−)+(L2田−1
+司+1j”2j−+ 5j2=”;aj+1+”21+1−)@(”;g−1
−+x21−) lS jl:X25 ++X23− と容易に設計できる。
表2
リコーディッド乗数生成部3は、第j番目の中間結果S
i と1つ下位の第i−1番目からの中間桁上げC+
−1との加算、つまり算術和S i +Cj−1を行
い、リコードされた乗数の第5桁を生成する回路である
。
i と1つ下位の第i−1番目からの中間桁上げC+
−1との加算、つまり算術和S i +Cj−1を行
い、リコードされた乗数の第5桁を生成する回路である
。
例えば、中間桁上げC,および中間結果S1 を前記
のように2値信号化を行い、リコードされた乗数の桁B
+を前記中間結果S+ と同様に表2に示すような3ビ
ツト2値信号B、B、2Bj、で表現すると、リコーデ
イッド乗数生成部3は、Bj1=s、$c、−1++C
,−1−)と容易に設計できる。ただし、以上の論理式
にお、いて、・は論理積(AND)、+は論理和(OR
)、θは排他的論理和(EX−OR)および−は論理否
定を表す演算子である。
のように2値信号化を行い、リコードされた乗数の桁B
+を前記中間結果S+ と同様に表2に示すような3ビ
ツト2値信号B、B、2Bj、で表現すると、リコーデ
イッド乗数生成部3は、Bj1=s、$c、−1++C
,−1−)と容易に設計できる。ただし、以上の論理式
にお、いて、・は論理積(AND)、+は論理和(OR
)、θは排他的論理和(EX−OR)および−は論理否
定を表す演算子である。
なお、本実施例では、乗数を第2j+1桁”2j+1と
第21桁x2jとの2桁ずつのグループに分割したが、
第2j桁X2+と第2j−1桁X21−4との2桁から
なるグループに分割することも可能である。
第21桁x2jとの2桁ずつのグループに分割したが、
第2j桁X2+と第2j−1桁X21−4との2桁から
なるグループに分割することも可能である。
また、乗数リコード回路1ooは、これらのグループの
各グループに対し、各々第1図の基本回路を設けている
。
各グループに対し、各々第1図の基本回路を設けている
。
最後に、冗長加算器120[ついて説明する。
冗長加算器120における加算規則を表3に示す。
表3
このとき、第1桁における加算は次の論理式によって決
定される。
定される。
”zd””i+”i−*
yict=了i+”7i−・
Pi ””i−@yi−・
ti ””id”yid”pf−1”td”7id”P
i−1框id”3’id”pi−1”id@yid”P
i−1+J+=ti□u i 、、、1 ・ ”i ”ti@ui−1’ 第7図は、第2図の冗長加算器120を構成する加算用
セルを示す概略回路図である。同図は特にN OR10
Rによって加算用セルを実現した一例である。
i−1框id”3’id”pi−1”id@yid”P
i−1+J+=ti□u i 、、、1 ・ ”i ”ti@ui−1’ 第7図は、第2図の冗長加算器120を構成する加算用
セルを示す概略回路図である。同図は特にN OR10
Rによって加算用セルを実現した一例である。
ゲート611から623まではそれぞれNoRloR回
路であり、信号x 1+602およびxl−603は被
加数の冗長2進数の第1桁xi を表す2ビット信号で
あり、X L +601はx 、+602の論理否定を
表す信号であり、yi+608および71−606は加
数の冗長2進数の第i桁y、を表す2ビット信号であり
、y 、+604はyi+605の論理否定を表す信号
である。また、信号Pi e31は第1桁の被加数xL
および加数7i の両方が非負であるかどうかを表す信
号であり、pL、633は第i−1桁の被加数x、−1
および加数yi−4の両方が非負であるかどうかを表す
信号である。pi 632 、 pl−1634はそれ
ぞれp、831 *P1−1633の論理否定を表す信
号である。u、635とui 636はそれぞれ第1
桁における中間桁上げに関係する信号とその論理否定を
表す信号であり、町−1637と”i−1638はそれ
ぞれ第i−1桁からの中間桁上げに関係する信号とその
論理否定を表す信号である。また、zl+642および
z s −e 43は加算結果の第1桁Z1 を表す2
ビット信号であり、「 e41はzl+642の論理否
定を表す信号でl+ ある。
路であり、信号x 1+602およびxl−603は被
加数の冗長2進数の第1桁xi を表す2ビット信号で
あり、X L +601はx 、+602の論理否定を
表す信号であり、yi+608および71−606は加
数の冗長2進数の第i桁y、を表す2ビット信号であり
、y 、+604はyi+605の論理否定を表す信号
である。また、信号Pi e31は第1桁の被加数xL
および加数7i の両方が非負であるかどうかを表す信
号であり、pL、633は第i−1桁の被加数x、−1
および加数yi−4の両方が非負であるかどうかを表す
信号である。pi 632 、 pl−1634はそれ
ぞれp、831 *P1−1633の論理否定を表す信
号である。u、635とui 636はそれぞれ第1
桁における中間桁上げに関係する信号とその論理否定を
表す信号であり、町−1637と”i−1638はそれ
ぞれ第i−1桁からの中間桁上げに関係する信号とその
論理否定を表す信号である。また、zl+642および
z s −e 43は加算結果の第1桁Z1 を表す2
ビット信号であり、「 e41はzl+642の論理否
定を表す信号でl+ ある。
なお、本実施例における回路図はECL回路を意識しN
0R10Rで構成したが、他のテクノロジ(例えば、0
MO3、NMOS 、TTL 、I I L等)あるい
は多値論理を用いても構成することが可能である。
0R10Rで構成したが、他のテクノロジ(例えば、0
MO3、NMOS 、TTL 、I I L等)あるい
は多値論理を用いても構成することが可能である。
本実施例によれば、従来の冗長2進数を乗数にもつ乗算
器に較べ、部分積の個数が約半分になるので、冗長2進
加算器の個数が半減し、冗長2進加算木の段数も一段減
る等の効果がある。
器に較べ、部分積の個数が約半分になるので、冗長2進
加算器の個数が半減し、冗長2進加算木の段数も一段減
る等の効果がある。
発明の効果
本発明によれば、各桁が負、o、正の値をとり得る符号
付きディジット表現数をリコードすることが可能となシ
、例えば、乗算における部分積の個数を半数程度にでき
るので、 (1)演算処理装置の素子数が削減でき、(2)演算処
理装置の高速化が図れ、 (3)回路構成を比較的簡単化でき、 (4演算処理装置のLSI化が容易かつ経済的になる、 等の効果がある。
付きディジット表現数をリコードすることが可能となシ
、例えば、乗算における部分積の個数を半数程度にでき
るので、 (1)演算処理装置の素子数が削減でき、(2)演算処
理装置の高速化が図れ、 (3)回路構成を比較的簡単化でき、 (4演算処理装置のLSI化が容易かつ経済的になる、 等の効果がある。
第1図は本発明の一実施例における乗数リコード回路を
構成する基本回路の概略構成図、第2図は本発明の一実
施例を適用した乗算器の構成図、第3図、第4図はりコ
ードの際の中間桁上げの決定規則を示す図、第6図、第
6図はりコードの際の中間結果の決定規則を示す図、第
7図は冗長加算器を構成する加算用セルを示す概略回路
図である。 1・・・・・・中間桁上げ生成部、2・・・・・・中間
結果生成部、3・・・・・・リコード乗数生成部、10
0・・・・・・乗数リコード回路、110・・・・・・
部分積生成器、120・・・・・・冗長加算器、130
・・・・・・冗長2進・2進変換器。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名ェ、
JヤI ズ2J
χzj−を第2図 第3図 第4図 第5図 第6図
構成する基本回路の概略構成図、第2図は本発明の一実
施例を適用した乗算器の構成図、第3図、第4図はりコ
ードの際の中間桁上げの決定規則を示す図、第6図、第
6図はりコードの際の中間結果の決定規則を示す図、第
7図は冗長加算器を構成する加算用セルを示す概略回路
図である。 1・・・・・・中間桁上げ生成部、2・・・・・・中間
結果生成部、3・・・・・・リコード乗数生成部、10
0・・・・・・乗数リコード回路、110・・・・・・
部分積生成器、120・・・・・・冗長加算器、130
・・・・・・冗長2進・2進変換器。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名ェ、
JヤI ズ2J
χzj−を第2図 第3図 第4図 第5図 第6図
Claims (1)
- 乗算処理において、乗数を2桁ずつのグループに分割し
、前記各グループの2桁と1つ下位のグループの上位桁
との3桁から、該グループにおける中間桁上げ(中間桁
借り)を求める第1の手段と前記3桁から、該グループ
における中間結果を求める第2の手段とを有する第1ス
テップの演算と各グループ毎に、該グループの前記中間
結果と1つ下位のグループからの前記中間桁上げ(中間
桁借り)とからリコードされた乗数の桁を求める第3の
手段を有する第2ステップの演算とによって乗数リコー
ド回路を構成してなる演算処理装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61216591A JPS6371728A (ja) | 1986-09-12 | 1986-09-12 | 演算処理装置および演算処理方法 |
US07/095,525 US4868777A (en) | 1986-09-12 | 1987-09-10 | High speed multiplier utilizing signed-digit and carry-save operands |
US07/599,275 US5153847A (en) | 1986-06-27 | 1990-10-16 | Arithmetic processor using signed digit representation of internal operands |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61216591A JPS6371728A (ja) | 1986-09-12 | 1986-09-12 | 演算処理装置および演算処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6371728A true JPS6371728A (ja) | 1988-04-01 |
JPH0582608B2 JPH0582608B2 (ja) | 1993-11-19 |
Family
ID=16690816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61216591A Granted JPS6371728A (ja) | 1986-06-27 | 1986-09-12 | 演算処理装置および演算処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6371728A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02148326A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | 乗算器 |
JPH0511981A (ja) * | 1990-08-07 | 1993-01-22 | Matsushita Electric Ind Co Ltd | 乗算処理装置 |
-
1986
- 1986-09-12 JP JP61216591A patent/JPS6371728A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02148326A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | 乗算器 |
JPH0511981A (ja) * | 1990-08-07 | 1993-01-22 | Matsushita Electric Ind Co Ltd | 乗算処理装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0582608B2 (ja) | 1993-11-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |