JP2907276B2 - 演算処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、２の補数演算を行
う演算処理装置に関する。
う演算処理装置に関する。
【０００２】
【従来の技術】この種の演算処理装置の従来例を図５、
図６を用いて説明する。図５において、演算処理装置
は、ここでは１６ビットの入力データＡ０〜Ａ１５に対
して連続した４ビットを１群として並列動作する４群の
演算器群３４、３５、３６及び３７で分割構成されてい
る。各演算器群は、４つの入力選択回路３１、４つの半
加算器３３を含む。また、演算器群３４、３５、３６は
上記構成に加えて４つの出力選択回路３８を有し、演算
器群３５、３６は更に選択回路３９を有する。演算器群
３７は上記構成に加えてキャリー選択回路３２を有す
る。
図６を用いて説明する。図５において、演算処理装置
は、ここでは１６ビットの入力データＡ０〜Ａ１５に対
して連続した４ビットを１群として並列動作する４群の
演算器群３４、３５、３６及び３７で分割構成されてい
る。各演算器群は、４つの入力選択回路３１、４つの半
加算器３３を含む。また、演算器群３４、３５、３６は
上記構成に加えて４つの出力選択回路３８を有し、演算
器群３５、３６は更に選択回路３９を有する。演算器群
３７は上記構成に加えてキャリー選択回路３２を有す
る。
【０００３】入力選択回路３１は入力データの各ビット
または入力データの各ビットの論理反転を入力データの
ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）
によって選択し出力する。演算器群３７のキャリー選択
回路３２は論理値”１”または論理値”０”を入力デー
タのＭＳＢによって選択し出力する。演算器群３７の半
加算器３３は、入力選択回路３１の出力及びキャリー選
択回路３２の出力を入力とし、各ビット毎の加算結果と
上位ビットの半加算器３３へのキャリー信号を出力す
る。
または入力データの各ビットの論理反転を入力データの
ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）
によって選択し出力する。演算器群３７のキャリー選択
回路３２は論理値”１”または論理値”０”を入力デー
タのＭＳＢによって選択し出力する。演算器群３７の半
加算器３３は、入力選択回路３１の出力及びキャリー選
択回路３２の出力を入力とし、各ビット毎の加算結果と
上位ビットの半加算器３３へのキャリー信号を出力す
る。
【０００４】演算器群３５、３６における選択回路３９
は、各演算器群内の最上位ビットの半加算器３３のキャ
リー信号を選択して上位の演算器群へ制御信号として出
力する。
は、各演算器群内の最上位ビットの半加算器３３のキャ
リー信号を選択して上位の演算器群へ制御信号として出
力する。
【０００５】高速に演算を行うために各演算器群は並列
動作し、前述したように演算器群３４、３５、３６の出
力選択回路３８は下位演算器群の制御信号によって制御
される。
動作し、前述したように演算器群３４、３５、３６の出
力選択回路３８は下位演算器群の制御信号によって制御
される。
【０００６】従来、この演算処理装置において２の補数
の絶対値を求める場合、入力データが負数の時は、入力
選択回路３１で入力データの各ビットの論理反転を選択
し、キャリー選択回路３２において論理値”１”を選択
し、この２入力を半加算器３３において加算していた。
また、入力データが正数の場合は、入力選択回路３１で
入力データの各ビットを選択し、キャリー選択回路３２
において論理値”０”を選択し、この２入力を半加算器
３３において加算していた。
の絶対値を求める場合、入力データが負数の時は、入力
選択回路３１で入力データの各ビットの論理反転を選択
し、キャリー選択回路３２において論理値”１”を選択
し、この２入力を半加算器３３において加算していた。
また、入力データが正数の場合は、入力選択回路３１で
入力データの各ビットを選択し、キャリー選択回路３２
において論理値”０”を選択し、この２入力を半加算器
３３において加算していた。
【０００７】
【発明が解決しようとする課題】このように、従来の場
合、演算を高速に行うために連続した複数ビット毎に演
算器を分割し、並列動作しても入力データのＭＳＢの値
によって演算器の入力が決まるので、演算時間が入力デ
ータのＭＳＢに依存し、高速化が十分できていなかっ
た。
合、演算を高速に行うために連続した複数ビット毎に演
算器を分割し、並列動作しても入力データのＭＳＢの値
によって演算器の入力が決まるので、演算時間が入力デ
ータのＭＳＢに依存し、高速化が十分できていなかっ
た。
【０００８】そこで、本発明の課題は、最上位ビットの
値が確定する以前に演算を開始できるようにして演算の
高速化を図ることにある。
値が確定する以前に演算を開始できるようにして演算の
高速化を図ることにある。
【０００９】
【課題を解決するための手段】本発明は、Ｎ（Ｎは正の
整数）ビットの入力データに対して連続した複数ビット
を１群として並列動作する複数の演算器群で分割構成さ
れて２の補数演算を行う演算処理装置において、各演算
器群は、各ビット毎に入力データの論理反転データを求
める反転手段と、各ビット毎に前記論理反転データと下
位演算器群からの複数のキャリー信号とを入力として演
算し、演算結果と該演算によるキャリー信号とを前記下
位演算器群からの各キャリー信号毎に出力する演算手段
と、当該演算手段からの複数のキャリー信号のうち一つ
を、前記入力データの最上位ビット及び前記連続した複
数ビットの最上位ビットの演算手段のキャリー出力のう
ち少なくとも一方によって上位の演算器群へ選択して出
力する選択手段と、最下位群にあっては前記入力データ
の最上位ビット、残りの群にあっては前記入力データの
最上位ビットと下位の演算器群からのキャリー信号とに
よってそれぞれ各ビット毎の演算結果を選択する複数の
出力選択手段とを有することを特徴とする。
整数）ビットの入力データに対して連続した複数ビット
を１群として並列動作する複数の演算器群で分割構成さ
れて２の補数演算を行う演算処理装置において、各演算
器群は、各ビット毎に入力データの論理反転データを求
める反転手段と、各ビット毎に前記論理反転データと下
位演算器群からの複数のキャリー信号とを入力として演
算し、演算結果と該演算によるキャリー信号とを前記下
位演算器群からの各キャリー信号毎に出力する演算手段
と、当該演算手段からの複数のキャリー信号のうち一つ
を、前記入力データの最上位ビット及び前記連続した複
数ビットの最上位ビットの演算手段のキャリー出力のう
ち少なくとも一方によって上位の演算器群へ選択して出
力する選択手段と、最下位群にあっては前記入力データ
の最上位ビット、残りの群にあっては前記入力データの
最上位ビットと下位の演算器群からのキャリー信号とに
よってそれぞれ各ビット毎の演算結果を選択する複数の
出力選択手段とを有することを特徴とする。
【００１０】なお、前記演算手段は、２つのキャリー信
号を入力として受け、前記論理反転データと一方のキャ
リー信号とを入力とする第１の半加算器と、前記論理反
転データと他方のキャリー信号とを入力とする第２の半
加算器とから成る。
号を入力として受け、前記論理反転データと一方のキャ
リー信号とを入力とする第１の半加算器と、前記論理反
転データと他方のキャリー信号とを入力とする第２の半
加算器とから成る。
【００１１】本発明によればまた、Ｎ（Ｎは正の整数）
ビットの入力データに対して連続した複数ビットを１群
として並列動作する複数の演算器群で分割構成されて２
の補数演算を行う演算処理装置において、各演算器群
は、各ビット毎に”１”を示すＡＢＳ信号に基づいて入
力データの論理反転データを選択データとして出力する
入力選択手段と、各ビット毎に前記選択データと下位演
算器群からの複数のキャリー信号とを入力として演算
し、演算結果と該演算によるキャリー信号とを前記下位
演算器群からの各キャリー信号毎に出力する演算手段
と、当該演算手段からの複数のキャリー信号のうちの一
つを、前記入力データの最上位ビットの論理反転データ
と前記”１”を示すＡＢＳ信号との論理積及び前記連続
した複数ビットの最上位ビットの演算手段のキャリー出
力のうち少なくとも一方によって上位の演算器群へ選択
して出力する選択手段と、最下位群にあっては前記入力
データの最上位ビットの論理反転データと前記”１”を
示すＡＢＳ信号との論理積、残りの群にあっては前記入
力データの最上位ビットの論理反転データと前記”１”
を示すＡＢＳ信号との論理積と下位の演算器群からのキ
ャリー信号とによってそれぞれ各ビット毎の演算結果を
選択する複数の出力選択手段とを有することを特徴とす
る演算処理装置が得られる。
ビットの入力データに対して連続した複数ビットを１群
として並列動作する複数の演算器群で分割構成されて２
の補数演算を行う演算処理装置において、各演算器群
は、各ビット毎に”１”を示すＡＢＳ信号に基づいて入
力データの論理反転データを選択データとして出力する
入力選択手段と、各ビット毎に前記選択データと下位演
算器群からの複数のキャリー信号とを入力として演算
し、演算結果と該演算によるキャリー信号とを前記下位
演算器群からの各キャリー信号毎に出力する演算手段
と、当該演算手段からの複数のキャリー信号のうちの一
つを、前記入力データの最上位ビットの論理反転データ
と前記”１”を示すＡＢＳ信号との論理積及び前記連続
した複数ビットの最上位ビットの演算手段のキャリー出
力のうち少なくとも一方によって上位の演算器群へ選択
して出力する選択手段と、最下位群にあっては前記入力
データの最上位ビットの論理反転データと前記”１”を
示すＡＢＳ信号との論理積、残りの群にあっては前記入
力データの最上位ビットの論理反転データと前記”１”
を示すＡＢＳ信号との論理積と下位の演算器群からのキ
ャリー信号とによってそれぞれ各ビット毎の演算結果を
選択する複数の出力選択手段とを有することを特徴とす
る演算処理装置が得られる。
【００１２】なお、前記演算手段は、２つのキャリー信
号を入力として受け、前記選択データと一方のキャリー
信号とを入力とする第１の半加算器と、前記選択データ
と他方のキャリー信号とを入力とする第２の半加算器と
から成る。
号を入力として受け、前記選択データと一方のキャリー
信号とを入力とする第１の半加算器と、前記選択データ
と他方のキャリー信号とを入力とする第２の半加算器と
から成る。
【００１３】
【発明の実施の形態】本発明について図面を用いて説明
する。図１は本発明の第１の実施の形態を示す図であ
る。演算処理装置は、ここでは１６ビットの入力データ
Ａ０〜Ａ１５に対して連続した４ビットを１群として並
列動作する４つの演算器群１５、１６、１７及び１８で
分割構成されている。各演算器群は、４つの反転回路１
１及び４つの演算器１２を含み、演算器群１５〜１７は
更に４つの出力選択回路１４を、演算器群１８は４つの
出力選択回路１３をそれぞれ有する。また、演算器群１
６、１７は上記構成に加えて選択回路１Ａを有し、演算
器群１８は選択回路１９を有する。
する。図１は本発明の第１の実施の形態を示す図であ
る。演算処理装置は、ここでは１６ビットの入力データ
Ａ０〜Ａ１５に対して連続した４ビットを１群として並
列動作する４つの演算器群１５、１６、１７及び１８で
分割構成されている。各演算器群は、４つの反転回路１
１及び４つの演算器１２を含み、演算器群１５〜１７は
更に４つの出力選択回路１４を、演算器群１８は４つの
出力選択回路１３をそれぞれ有する。また、演算器群１
６、１７は上記構成に加えて選択回路１Ａを有し、演算
器群１８は選択回路１９を有する。
【００１４】反転回路１１は、図２（ａ）に示すよう
に、インバータゲート１１から成る。演算器１２は、図
２（ｂ）に示すように、２個の半加算器１２１、１２２
から成る。半加算器１２１は、アンドゲート１２１１と
ＥＸ−ＯＲ（排他的論理和）回路１２１２とから成り、
半加算器１２２は、アンドゲート１２２１とＥＸ−ＯＲ
回路１２２２とから成る。半加算器１２１、１２２は、
入力データの１ビットの論理反転信号と別々のキャリー
信号を入力として演算を行い、演算結果を出力する。な
お、各演算器群において、最初のビットの演算器１２は
電源電位とアース電位とをキャリー信号として入力する
と共に２つのキャリー出力を発生する。２番目以降のビ
ットの演算器１２は前位ビットの演算器１２の２つのキ
ャリー出力を受け、次位ビットの演算器１２に２つのキ
ャリー出力を与える。
に、インバータゲート１１から成る。演算器１２は、図
２（ｂ）に示すように、２個の半加算器１２１、１２２
から成る。半加算器１２１は、アンドゲート１２１１と
ＥＸ−ＯＲ（排他的論理和）回路１２１２とから成り、
半加算器１２２は、アンドゲート１２２１とＥＸ−ＯＲ
回路１２２２とから成る。半加算器１２１、１２２は、
入力データの１ビットの論理反転信号と別々のキャリー
信号を入力として演算を行い、演算結果を出力する。な
お、各演算器群において、最初のビットの演算器１２は
電源電位とアース電位とをキャリー信号として入力する
と共に２つのキャリー出力を発生する。２番目以降のビ
ットの演算器１２は前位ビットの演算器１２の２つのキ
ャリー出力を受け、次位ビットの演算器１２に２つのキ
ャリー出力を与える。
【００１５】出力選択回路１３は、図２（ｃ）に示すよ
うに、インバータゲート１３１と入力データのＭＳＢの
値によって選択を行う回路とを含み、演算器１２からの
演算結果を入力とし、入力データのＭＳＢの値によって
２つの入力の一方を選択し出力する。選択回路１９は、
図２（ｅ）に示すように、演算器群１８の最上位ビット
の演算器１２からの２本のキャリー信号、入力データの
ＭＳＢを入力とし、入力データのＭＳＢによって出力を
選択し、上位演算器群に出力する。
うに、インバータゲート１３１と入力データのＭＳＢの
値によって選択を行う回路とを含み、演算器１２からの
演算結果を入力とし、入力データのＭＳＢの値によって
２つの入力の一方を選択し出力する。選択回路１９は、
図２（ｅ）に示すように、演算器群１８の最上位ビット
の演算器１２からの２本のキャリー信号、入力データの
ＭＳＢを入力とし、入力データのＭＳＢによって出力を
選択し、上位演算器群に出力する。
【００１６】出力選択回路１４は、図２（ｄ）に示すよ
うに、インバータゲート１４１と下位演算器群のキャリ
ー信号（例えば、演算器群１７の出力選択回路１４の場
合、選択回路１９の出力）によって選択を行う回路及び
入力データのＭＳＢの値によって選択を行う回路とを含
み、演算器１２からの演算結果を入力とし、２つの演算
結果とそれらの一方を反転した論理反転信号のうちのい
ずれか１つを選択して出力する。選択回路１Ａは、図２
（ｆ）に示すように、最上位ビットの演算器１２からの
２本のキャリー信号を受け、下位演算器群のキャリー信
号によって選択を行う回路と入力データのＭＳＢの値に
よって選択を行う回路とを含み、下位演算器群のキャリ
ー信号及び入力データのＭＳＢによって出力を選択し、
上位演算器群に制御信号として出力する。
うに、インバータゲート１４１と下位演算器群のキャリ
ー信号（例えば、演算器群１７の出力選択回路１４の場
合、選択回路１９の出力）によって選択を行う回路及び
入力データのＭＳＢの値によって選択を行う回路とを含
み、演算器１２からの演算結果を入力とし、２つの演算
結果とそれらの一方を反転した論理反転信号のうちのい
ずれか１つを選択して出力する。選択回路１Ａは、図２
（ｆ）に示すように、最上位ビットの演算器１２からの
２本のキャリー信号を受け、下位演算器群のキャリー信
号によって選択を行う回路と入力データのＭＳＢの値に
よって選択を行う回路とを含み、下位演算器群のキャリ
ー信号及び入力データのＭＳＢによって出力を選択し、
上位演算器群に制御信号として出力する。
【００１７】なお、図１においては、便宜上、例えば演
算器群１８の出力選択回路１３には最下位ビットの回路
にのみ入力データのＭＳＢが与えられるように示されて
いるが、入力データのＭＳＢは演算器群１８の４つの出
力選択回路１３すべてに与えられることは言うまでもな
い。これは、演算器群１５、１６、１７の出力選択回路
１４についても同様である。
算器群１８の出力選択回路１３には最下位ビットの回路
にのみ入力データのＭＳＢが与えられるように示されて
いるが、入力データのＭＳＢは演算器群１８の４つの出
力選択回路１３すべてに与えられることは言うまでもな
い。これは、演算器群１５、１６、１７の出力選択回路
１４についても同様である。
【００１８】この演算処理装置において２の補数の絶対
値を求める場合、入力データが負の時は、入力データの
論理反転に”１”を加算して絶対値を求めることができ
るので、演算器１２において反転回路１１により求めた
入力データの論理反転に”１”を加算した結果を、出力
選択回路１３において入力データのＭＳＢによって選択
し、出力選択回路１４においては、下位演算器群のキャ
リー出力によって演算結果を選択することにより入力デ
ータの絶対値を得ることができる。入力データが正の時
は、演算器１２において入力データの論理反転に”０”
を加算した結果の論理反転を、出力選択回路１３、１４
において選択することにより演算入力データの絶対値を
得ることができる。
値を求める場合、入力データが負の時は、入力データの
論理反転に”１”を加算して絶対値を求めることができ
るので、演算器１２において反転回路１１により求めた
入力データの論理反転に”１”を加算した結果を、出力
選択回路１３において入力データのＭＳＢによって選択
し、出力選択回路１４においては、下位演算器群のキャ
リー出力によって演算結果を選択することにより入力デ
ータの絶対値を得ることができる。入力データが正の時
は、演算器１２において入力データの論理反転に”０”
を加算した結果の論理反転を、出力選択回路１３、１４
において選択することにより演算入力データの絶対値を
得ることができる。
【００１９】よって、入力データのＭＳＢの値に関わら
ず演算を実行し、その演算結果を入力データのＭＳＢを
用いて選択するので演算開始時間が入力データのＭＳＢ
に依存することがなく実行できる。
ず演算を実行し、その演算結果を入力データのＭＳＢを
用いて選択するので演算開始時間が入力データのＭＳＢ
に依存することがなく実行できる。
【００２０】図３は本発明の第２の実施の形態を示す図
である。演算処理装置は、ここでも１６ビットの入力デ
ータＡ０〜Ａ１５に対して連続した４ビットを１群とし
て並列動作する４つの演算器群２５、２６、２７及び２
８で分割構成されている。各演算器群は、４つの入力選
択回路２１及び４つの演算器２２を含み、演算器群２
５、２８は更に４つの出力選択回路２３を、演算器群２
６、２７は４つの出力選択回路２４をそれぞれ有する。
また、演算器群２６、２７は上記構成に加えて選択回路
２Ｄを有し、演算器群２８は選択回路２Ｃを有する。
である。演算処理装置は、ここでも１６ビットの入力デ
ータＡ０〜Ａ１５に対して連続した４ビットを１群とし
て並列動作する４つの演算器群２５、２６、２７及び２
８で分割構成されている。各演算器群は、４つの入力選
択回路２１及び４つの演算器２２を含み、演算器群２
５、２８は更に４つの出力選択回路２３を、演算器群２
６、２７は４つの出力選択回路２４をそれぞれ有する。
また、演算器群２６、２７は上記構成に加えて選択回路
２Ｄを有し、演算器群２８は選択回路２Ｃを有する。
【００２１】入力選択回路２１は、図４（ａ）に示すよ
うに、インバータゲート２１１と選択回路とから成り、
ＡＢＳ信号によって入力データの１ビットあるいはその
論理反転信号を選択して出力する。演算器２２は、図４
（ｂ）に示すように、２個の半加算器２２１、２２２か
ら成る。半加算器２２１は、アンドゲート２２１１とＥ
Ｘ−ＯＲ回路２２１２とから成り、半加算器２２２は、
アンドゲート２２２１とＥＸ−ＯＲ回路２２２２とから
成る。半加算器２２１、２２２は、入力選択回路２１の
出力と別々のキャリー信号を入力として演算を行い、演
算結果を出力する。なお、各演算器群において、最初の
ビットの演算器２２は電源電位とアース電位とをキャリ
ー信号として入力すると共に２つのキャリー出力を発生
する。２番目以降のビットの演算器２２は前位ビットの
演算器２２の２つのキャリー出力を受け、次位ビットの
演算器２２に２つのキャリー出力を与える。
うに、インバータゲート２１１と選択回路とから成り、
ＡＢＳ信号によって入力データの１ビットあるいはその
論理反転信号を選択して出力する。演算器２２は、図４
（ｂ）に示すように、２個の半加算器２２１、２２２か
ら成る。半加算器２２１は、アンドゲート２２１１とＥ
Ｘ−ＯＲ回路２２１２とから成り、半加算器２２２は、
アンドゲート２２２１とＥＸ−ＯＲ回路２２２２とから
成る。半加算器２２１、２２２は、入力選択回路２１の
出力と別々のキャリー信号を入力として演算を行い、演
算結果を出力する。なお、各演算器群において、最初の
ビットの演算器２２は電源電位とアース電位とをキャリ
ー信号として入力すると共に２つのキャリー出力を発生
する。２番目以降のビットの演算器２２は前位ビットの
演算器２２の２つのキャリー出力を受け、次位ビットの
演算器２２に２つのキャリー出力を与える。
【００２２】出力選択回路２３は演算器２２の出力を入
力とし、図４（ｃ）に示すように、インバータゲート２
３１と、入力データのＭＳＢの論理反転とＡＢＳ信号と
の論理積をとるアンドゲート２９（図３）の出力（以
下、制御信号と呼ぶ）によって出力を選択する回路とを
含む。なお、アンドゲート２９からの制御信号は、演算
器群２８内のすべての出力選択回路２３に与えられる。
選択回路２Ｃは、図４（ｅ）に示すように、演算器群２
８の最上位ビットの演算器２２からの２本のキャリー信
号を入力とし、入力データのＭＳＢの論理反転とＡＢＳ
信号との論理積をとるアンドゲート２９（図３）の制御
信号によって出力を選択し、上位演算器群に出力する。
力とし、図４（ｃ）に示すように、インバータゲート２
３１と、入力データのＭＳＢの論理反転とＡＢＳ信号と
の論理積をとるアンドゲート２９（図３）の出力（以
下、制御信号と呼ぶ）によって出力を選択する回路とを
含む。なお、アンドゲート２９からの制御信号は、演算
器群２８内のすべての出力選択回路２３に与えられる。
選択回路２Ｃは、図４（ｅ）に示すように、演算器群２
８の最上位ビットの演算器２２からの２本のキャリー信
号を入力とし、入力データのＭＳＢの論理反転とＡＢＳ
信号との論理積をとるアンドゲート２９（図３）の制御
信号によって出力を選択し、上位演算器群に出力する。
【００２３】出力選択回路２４は、図４（ｄ）に示すよ
うに、インバータゲート２４１と下位演算器群のキャリ
ー信号（例えば、演算器群２７の出力選択回路２４の場
合、選択回路２Ｃの出力）によって選択を行う回路及び
入力データのＭＳＢの論理反転とＡＢＳ信号との論理積
をとるアンドゲート（図示せず）からの制御信号によっ
て出力を選択する回路とを含み、演算器２２からの演算
結果を入力とし、２つの演算結果とそれらの一方を反転
した論理反転信号のうちのいずれか１つを選択して出力
する。選択回路２Ｄは、図４（ｆ）に示すように、最上
位ビットの演算器２２からの２本のキャリー信号を受
け、下位演算器群のキャリー信号によって選択を行う回
路と入力データのＭＳＢの論理反転とＡＢＳ信号との論
理積をとるアンドゲート２９（図３）からの制御信号に
よって出力を選択する回路とを含み、上位演算器群にキ
ャリー出力を与える。
うに、インバータゲート２４１と下位演算器群のキャリ
ー信号（例えば、演算器群２７の出力選択回路２４の場
合、選択回路２Ｃの出力）によって選択を行う回路及び
入力データのＭＳＢの論理反転とＡＢＳ信号との論理積
をとるアンドゲート（図示せず）からの制御信号によっ
て出力を選択する回路とを含み、演算器２２からの演算
結果を入力とし、２つの演算結果とそれらの一方を反転
した論理反転信号のうちのいずれか１つを選択して出力
する。選択回路２Ｄは、図４（ｆ）に示すように、最上
位ビットの演算器２２からの２本のキャリー信号を受
け、下位演算器群のキャリー信号によって選択を行う回
路と入力データのＭＳＢの論理反転とＡＢＳ信号との論
理積をとるアンドゲート２９（図３）からの制御信号に
よって出力を選択する回路とを含み、上位演算器群にキ
ャリー出力を与える。
【００２４】図１の出力選択回路１３、１４と同様に、
演算器群２５、２６、２７においてはすべての出力選択
回路２３、２４に、前段の選択回路２Ｄ、２Ｃの出力が
与えられる。
演算器群２５、２６、２７においてはすべての出力選択
回路２３、２４に、前段の選択回路２Ｄ、２Ｃの出力が
与えられる。
【００２５】この演算処理装置により２の補数の絶対値
演算及びインクリメント演算を行うことができる。絶対
値演算を行う場合、入力の正負に関わらず入力選択回路
２１において、入力データの論理反転を選択する。次
に、入力データが負の時は、入力データの論理反転に”
１”を加算して絶対値を求めることができるので、演算
器２２において入力選択回路２１にて求めた入力データ
の論理反転に”１”を加算した結果を、出力選択回路２
３において選択し（この場合、ＡＢＳは”１”、入力デ
ータＭＢＳの論理反転は”０”となる）、出力選択回路
２４においては、同様にして下位演算器群のキャリー出
力の値によって演算結果を選択することにより入力デー
タの絶対値を得ることができる。入力データが正の時
は、演算器２２において入力データの論理反転に”０”
を加算した結果の論理反転を、出力選択回路２３、２４
において制御信号により選択することで入力データの絶
対値を得ることができる。
演算及びインクリメント演算を行うことができる。絶対
値演算を行う場合、入力の正負に関わらず入力選択回路
２１において、入力データの論理反転を選択する。次
に、入力データが負の時は、入力データの論理反転に”
１”を加算して絶対値を求めることができるので、演算
器２２において入力選択回路２１にて求めた入力データ
の論理反転に”１”を加算した結果を、出力選択回路２
３において選択し（この場合、ＡＢＳは”１”、入力デ
ータＭＢＳの論理反転は”０”となる）、出力選択回路
２４においては、同様にして下位演算器群のキャリー出
力の値によって演算結果を選択することにより入力デー
タの絶対値を得ることができる。入力データが正の時
は、演算器２２において入力データの論理反転に”０”
を加算した結果の論理反転を、出力選択回路２３、２４
において制御信号により選択することで入力データの絶
対値を得ることができる。
【００２６】インクリメント演算を行う場合は、入力デ
ータの正負に関わらず入力選択回路２１において入力デ
ータの値を選択する。演算器２２は半加算器なので、入
力データに”１”を加算した値を出力選択回路２３、２
４において選択すればインクリメント演算結果を得るこ
とができる。よって、第１の実施の形態と同様に入力デ
ータのＭＳＢの値に関わらず演算を実行し、その演算結
果を入力データのＭＳＢを用いて選択するので、演算開
始時間が入力データのＭＳＢに依存することがなく実行
できる。
ータの正負に関わらず入力選択回路２１において入力デ
ータの値を選択する。演算器２２は半加算器なので、入
力データに”１”を加算した値を出力選択回路２３、２
４において選択すればインクリメント演算結果を得るこ
とができる。よって、第１の実施の形態と同様に入力デ
ータのＭＳＢの値に関わらず演算を実行し、その演算結
果を入力データのＭＳＢを用いて選択するので、演算開
始時間が入力データのＭＳＢに依存することがなく実行
できる。
【００２７】また、絶対値演算とインクリメント演算を
組み合わせた場合でも同様に演算できる。
組み合わせた場合でも同様に演算できる。
【００２８】
【発明の効果】以上説明したように本発明は、入力デー
タの論理反転を用いて演算を行い、演算実行後に最上位
ビットの値で演算結果を選択するので、最上位ビットの
値が確定していなくても演算を実行でき、演算の高速化
が図れる。
タの論理反転を用いて演算を行い、演算実行後に最上位
ビットの値で演算結果を選択するので、最上位ビットの
値が確定していなくても演算を実行でき、演算の高速化
が図れる。
【図１】本発明の第１の実施の形態の構成を示す回路図
である。
である。
【図２】図１に示された各部の具体的構成を示した図で
ある。
ある。
【図３】本発明の第２の実施の形態の構成を示す回路図
である。
である。
【図４】図３に示された各部の具体的構成を示した図で
ある。
ある。
【図５】従来例の回路図を示す。
【図６】図５に示された主要部の具体的構成を示した図
である。
である。
１１ 反転回路 ２１、３１ 入力選択回路 ３２ キャリー選択回路 １２、２２ 演算器 ３３、１２１、１２２、２２１、２２２ 半加算器 １３、１４、２３、２４、３８ 出力選択回路 １Ａ、１９、２Ｃ、２Ｄ、３９ 選択回路 １５〜１８、２５〜２８、３４〜３７ 演算器群
Claims (4)
- 【請求項１】 Ｎ（Ｎは正の整数）ビットの入力データ
に対して連続した複数ビットを１群として並列動作する
複数の演算器群で分割構成されて２の補数演算を行う演
算処理装置において、 各演算器群は、 各ビット毎に入力データの論理反転データを求める反転
手段と、 各ビット毎に前記論理反転データと下位演算器群からの
複数のキャリー信号とを入力として演算し、演算結果と
該演算によるキャリー信号とを前記下位演算器群からの
各キャリー信号毎に出力する演算手段と、当該演算手段からの複数のキャリー信号のうち一つを、
前記入力データの最上位ビット及び前記連続した複数ビ
ットの最上位ビットの演算手段のキャリー出力のうち少
なくとも一方によって上位の演算器群へ選択して出力す
る選択手段と、最下位群にあっては前記入力データの最
上位ビット、残りの群にあっては前記入力データの最上
位ビットと下位の演算器群からのキャリー信号とによっ
てそれぞれ各ビット毎の演算結果を選択する複数の出力
選択手段とを有することを特徴とする演算処理装置。 - 【請求項２】 請求項１記載の演算処理装置において、
前記演算手段は、２つのキャリー信号を入力として受
け、前記論理反転データと一方のキャリー信号とを入力
とする第１の半加算器と、前記論理反転データと他方の
キャリー信号とを入力とする第２の半加算器とから成る
ことを特徴とする演算処理装置。 - 【請求項３】 Ｎ（Ｎは正の整数）ビットの入力データ
に対して連続した複数ビットを１群として並列動作する
複数の演算器群で分割構成されて２の補数演算を行う演
算処理装置において、 各演算器群は、 各ビット毎に”１”を示すＡＢＳ信号に基づいて入力デ
ータの論理反転データを選択データとして出力する入力
選択手段と、 各ビット毎に前記選択データと下位演算器群からの複数
のキャリー信号とを入力として演算し、演算結果と該演
算によるキャリー信号とを前記下位演算器群からの各キ
ャリー信号毎に出力する演算手段と、 当該演算手段からの複数のキャリー信号のうちの一つ
を、前記入力データの最上位ビットの論理反転データと
前記”１”を示すＡＢＳ信号との論理積及び前記連続し
た複数ビットの最上位ビットの演算手段のキャリー出力
のうち少なくとも一方によって上位の演算器群へ選択し
て出力する選択手段と、 最下位群にあっては前記入力データの最上位ビットの論
理反転データと前記”１”を示すＡＢＳ信号との論理
積、残りの群にあっては前記入力データの最上位ビット
の論理反転データと前記”１”を示すＡＢＳ信号との論
理積と下位の演算器群からのキャリー信号とによってそ
れぞれ各ビット毎の演算結果を選択する複数の出力選択
手段とを有することを特徴とする演算処理装置。 - 【請求項４】 請求項３記載の演算処理装置において、
前記演算手段は、２つのキャリー信号を入力として受
け、前記選択データと一方のキャリー信号とを入力とす
る第１の半加算器と、前記選択データと他方のキャリー
信号とを入力とする第２の半加算器とから成ることを特
徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172218A JP2907276B2 (ja) | 1996-07-02 | 1996-07-02 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172218A JP2907276B2 (ja) | 1996-07-02 | 1996-07-02 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1021054A JPH1021054A (ja) | 1998-01-23 |
| JP2907276B2 true JP2907276B2 (ja) | 1999-06-21 |
Family
ID=15937790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8172218A Expired - Lifetime JP2907276B2 (ja) | 1996-07-02 | 1996-07-02 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907276B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| PT2439183E (pt) | 2010-10-06 | 2014-03-11 | Ceramoss Gmbh | Corpo cerâmico monolítico com região marginal de um óxido misto e superfíce metálica, processo para a sua preparação e sua utilização |
-
1996
- 1996-07-02 JP JP8172218A patent/JP2907276B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1021054A (ja) | 1998-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990303 |