JPH02112023A - 基数１６除算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２より大きい基数の除算に関し、特に、重なり
商ビット選択を利用する基数１６除算器に関する。

（従来技術とその問題点） び　　のハードウェア除 当業者に知られている様に、プログラマブルなコンピュ
ーター及びこれと同様の算術機械は、２進（基数２）法
で作動し、数字の１と０とのみを使ってあらゆる数を表
わす、（二進法においては数字は「ビット」又は２進数
字と呼ばれる。）これら二つの数字は、それぞれ高電圧
レベル及び低電圧レベルとして（又は、−貫した方式が
使われる限りは、この逆として）電気的に記憶されるこ
とが出来る。従って、適当に設計された機械により、二
進法の数のビットの表現として高電圧レベル及び低電圧
レベルのパターンを取り扱うことが出来る。

二進法を使用する機械又は「ハードウェア」除算は、概
念的には十進法（基数１０）における学童の長除法に似
ている。商の数は、除数を乗じて被除数又は部分剰余（
Ｐ　Ｒ）の対応する数から引くことの出来る数を繰り返
し選択することによって得られる。このことを、各々十
進法による以下の伝統的表記法と長除法問題の拡張表記
とにより説明する。

伝統的表記： 拡張表記： ６００＋３０＋４＝６３４ 長除法の第１段階において、商の数６（６００を表わす
）は、被除数２５３７から引くことの出来る除数４の１
００の倍数として選ばれる。第２段階において、商の数
３（３０を表わす）が、ＰＨ１３７から引くことの出来
る除数４の１０の最大の倍数として選ばれる。最後に、
商の数４がＰＨ１０から引くことの出来る除数４の最大
の倍数として選ばれる。これ以上の引き算を行なう事は
出来ないので、剰余は１である。

２進浮動小数点数（即ち、非整数）のハードウェア除算
は、一般的には除数と被除数とを正規化することにより
達成される。これに頬似しているのは、普通に使われて
いる十進法の科学的表記法である。科学的表記法では、
数は、１０より小さい数（仮数と称する）と１０の累乗
との積として表わされる。例えば、５５，０００という
数は５．５×１０４と正規化される（表わされる）。

二進法の除算では、仮数は普通は分数であり（即ち、ｌ
より小さい）、乗数は２の累乗である。

除数及び被除数（即ち、初めの部分剰余）の正規化の正
規化は、除数の指数を被除数の指数から引く操作を包含
し、その結果は商の指数である。商の指数は格納され、
除算は仮数のみに対して行なわれる。

一般的なこととして、各サイクルｊで生成される商の数
字と部分剰余とは次の帰納的関係で結び付いている： ｐｔ＋＋　　＝　ｒ　ｐＪ　　−Ｑｊｅ＋　　ｄ　　　
　　　（１）ここで： ｊ＝帰納指標＝０．１１．、、．０ｍ−１ｍ−商におけ
る数字の数（基数ｒ） ｄ＝除数 ｒ＝基数（例えば、基数２は、二進法を意味する） ｐｊ＝Ｊ番目のサイクルにおいて使われるＰＲｐｏ　”
元のＰＲ１即ち被除数 ｐｔ−＝最後のＰＲ１即ち剰余 （１）１ｊ＝商がｑｏ＄ｑｌｑ”、、、ｑｍＯ形となる
ｊ番目の商の数字であり、ドル記号は基数点（基数１０
の表記法では「小数点」）である。

言葉で表現すれば、方程式（１）はＰ　Ｒｐ　、、。

を得るために、先のＰＲｐ、に基数ｒを乗しる、即ち、
それを１数字位置だけ左へシフトさ一１七で、数ｒ　ｐ
、を生成する。次に、ｐｊ、ｌと関連し２て用いテ：・
・わろべく選ばれる商の数１、即ちＱｊ、＋に除数ｄ各
ｇ！、、’て数Ｑｊ＋＋　　ｄを生成し、これを１、・
−、フトさね六・ＰＲ即ちｒｐｊから引いて祈しいＰＲ
ｐ、、、。

４“４を成する。この方程式と、言葉による解説とは、
１９６８年１０月のＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ
ｓ　ｏｎ（、＝Ｏｍｐ（！　＋、Ｑｆ　Ｓ第Ｃ−１７巻
第１０号第９２５ベー、・”２のＡ　ｔｋｉｎｓ氏の「
除数及び部分剰余の評価を使用する大基数除算」　ビ旧
ｇｈｅｒ−Ｒａｄｉｘ　ＤｉｖｉｓｉｏｎＵｓｆｒ＋ｇ
　Ｅｓｔｉｍａｔｅｓ　ｏｆ　ｔｈｅ　Ｄｉｖｉｓｏｒ
　ａｎｄ　ｒ’ａｒｔｉａｌＲｅｍａｉｎｄｅｒｓ”）
から引用した。

ハードウェア除　のアルゴリズム 整数及び分数のためのハードウェア除算に伴う色々なス
テップ（例えば、減算、加算、等）を現実の電子素子に
より実行するには成る程度の時間を要する。従来技術は
、この時間を短縮し且つ除ｒに要する実際の作業に必要
な素子の数を最小に噂る様に設計された方法に富む。Ｊ
ｏｈｎ　Ｂ、Ｇｏｓｌｉｎｇ氏の［ディジタルコンピュ
ーター用の算術ユニットの設計Ｊ　　（Ｄｅｓｉｇｎ　
ｏｆ　Ａｒｉｔｈｍｅｔｉｃ　Ｕｎｉｔｓ　ｆｏｒ［１
ｅｇ　ｉ　ｔａ　！　Ｃｏｐｐｕ　ｔｅｒｓ）という本
にューヨーク：Ｓｐｔ’ｊｎｊｊｅｌ”−νｅｒｌａｇ
　１９８０）に、この種の方法（゛５該技術分野では「
アルゴリズム」と称する）が幾つか要約されている。

フ進システムでのハードウェア除算の最も単純な方法は
復元アルゴリズムと呼ばれている。除数、ｉ　ｆ＆除数
から引かれ（各々２進法で表わされる）、結果（部分剰
余又はＰＲ）の符号ｃａｒン１−意゛づ、２＞、　’ｌ
若しＰ　ｉ’＜の符号が負であれば、除数を加犬株゛」
ことによりＰＲをその以前の状態に復う］′−，させ１
、商のビ・Ｊｌ・・、−セ゛Ｕを使用する。若しＰＲｃ
２′）４１号、イ、バイ＝′ｌ二詳Ｃない゛れば４、そ
の商のビットとしてｊを使Ｊｉｌする。。

平均Ｃは、商を作るために１．５　ｘ　Ｎ回（５二ごで
Ｎ−・商のビットの数）の加算−減算サイクルが必要′
ｅある。

卦復り２．？ルゴリズム 艶　１で学な１ト復元アルゴリズムは、Ｐ　Ｒの符号を
次０：ｈ沫に使用する： １、逃゛シ符号が正であれば、１を商ビットとし′ゴ迦
：、ハ、１１余数をＰＲから引く。

ワ、若し符号が負であれば１．０を酉ピッｌ　１．、、
、、７’）１”い、Ｋ；、　ｉ、“１、をＰＲに加える
。

）、：１ン、■・Ｒ、′パ）符号により、除数イ・加え
イの居１くかシバ・・ｒかまると共に、商ビットが工で
あ、ｂ、、都“）？・δる。・：、、へ（快・まる、、
Ｎビットの商を作るのＣ１要“・５゛る・リイク／ｌ、
の数は、この場合はＮである。

Ｐ／　−アル：７リズムにおけるｓＲＴ貫働Ｓ　１？　
Ｔ　（Ｓｗｅｅｎｅｙ−Ｒｏｂｅｒｔｓｏｎ−Ｔｏｃｈ
ｅｒ）除算アルゴリズムは、上記の単純な非復元アルゴ
リズムの全体とＬ２ての性能を改善する。それば、サイ
クル＆ｋ　４滅らづ一のではなくて、■サイクルを行な
うのに帛゛する時間を短縮することによる。加算−減算
づ・イクルにおける最も重要な遅れの要因の一つ、即ち
ＰＲの最下位ビン）　（ＬＳＢ）から最上位ビ・、・ト
（ＭＳＢ）及び符号への［桁上げをリップル”ｆ）””
　’Ｓ　、、Ｊ　　（さざなみの様に伝わって行かゼる
）のに要する時間を除去する事によって、その時間短縮
を達成１する、 ［桁上げをリップルする」という用語を、十進整ｅｋ　
Ｑ　９　ｑ　９に１を加えるという単純な例で説明ずと
、３右端の数９に１を加えた結果は０及び「１’ｊｉ：
Ｌ−に：げ３する」こととなる。しかし、この桁上げさ
ｔ−ｉ、た１！！次の左の９に加えられ、もう一つの０
、・！、ｌの桁上げとなる。これは桁上けが左端の９の
数に「リップルされる」まで続く。

機械の電子素子が各桁上げ操作を行なうのＧこ余分の時
間を必要とする。減算において、数の中の連続する０の
全体に亙って「１を借り」なければならない時にも、同
じリップル現象が見られる。

桁上げ一保存加法は、加算が完了するまで桁上げ数（ビ
ット）を格納することによって、この種のリップルを減
少させる。普通の桁上げ一保存加算器は、出力として二
つのベクトル、即ち和及び桁上げベクトルを生成する。

これは、和の［冗長型表示として知られており、和が和
ビットだけでなくて桁上げビットにも依有することを意
味する。

桁上げ一保存加法は、加算を行なう速い方法である。そ
こで、非復元除算において桁上げ一保存加法を使って部
分剰余を清々するのが望ましい。

しかし、桁上げ一保存加法中にＰＲを冗長形式で維持す
るので、その符号を容易に決定することは出来ない。

特にＰＲがゼロに近い時には、符号が誤って、減算が要
求された時に加算を行なうことが出来ることを意味する
負と決定されることがある。その逆は決して真ではない
ことを示すことが出来る。

即ち、減算は全て正しい。

非復元除法の一つの形としてのＳＴＲ除算は、除数を加
え又は引く他の選択の自由を導入することによって、桁
上げ一保存加法を使用するさいのこの不確定性を考慮す
るものである： １、ＰＲが明確に正であれば、ＰＲから除数を引く。

２、符号を迅速に決定するにはＰＲがゼロに近過ぎる時
は、加算も減算も行なわない。

３、ＰＲが明確に負であれば、除数をＰＲに加える。

桁上げ一保存加法は、しばしば、非冗長加算アルゴリズ
ムの速度の４倍であり、１サイクルの持続時間を四分の
−に短縮することが出来て、速度が４倍に増加する。

しかし、桁上げ一保存加法を使うことが出来る様に導入
された「何もしない」状態自体が不確定性を作り出すこ
とがある。最後のサイクルが非常に僅かに正であった（
即ち、理想的には減算が行なわれるべきであったことを
意味する）が、ゼロに近すぎたので加算も減算も行なわ
れなかった場合を例として考察する。

この場合、商は１だけ低過ぎることとなる。この状態は
「弛み」と呼ばれる。弛みは、不確定性の尺度と着像す
ことが出来るｍ−如何なる段階においてもＰＲには僅か
な不正確さがあるが、柊には正しい商が得られる。ＳＲ
Ｔ除算にはｌの弛みがあり、これは商の１ビットが不確
定であることを示す。

弛みを処理するのは容易である。即ち、若し最終のＰＲ
（即ち全てのサイクルが行なわれた後の剰余）が負であ
れば、商から１を引き、剰余に除数を加えることにより
剰余を訂正する。

ＳＲＴ除算は、減算により＋１を正の商ビットに生成し
、加算により−１を負の商ビットに生成し、「何もしな
い」により両方に０を生成する様にして、商のビットを
冗長形式で蓄積する。正の商と負の商とを加え合わせて
不確定の商を生成し、最終のＰＲの符号を調べて、若し
必要ならば最終の復元ステップを行なう事によりその不
確定の商を訂正することが出来る。

大基歎徐算 この点については、説明は、１サイクル当り１ビットの
商を生成する方法のみに限定する。これは基数２法と呼
ばれる。大基数法は１サイクル当り２個以上の商ビット
を生成する。基数４除法は１サイクル当り２商ビットを
生成し、基数１６除法は１サイクル当り４商ビットを生
成する。

血豆ヱ上逍択 切頭形式の除数及び部分剰余を検査する事により、基数
１６商ビットを選択することが出来ることが示されてい
る。Ａｔｋｉｎｓ氏は、上記論文においてこの方法の数
学的基礎の一部を説明している。

重良力」注奪ムＵ１沢 高選択段階の操作を重ね合わせることによって除算器の
出力速度を高めることが出来ることが提案されている。

Ｇ、Ｓ、Ｔａｙｌｏｒは、その方法を１９８５年のカリ
フォルニア大学バークレー校の技報の［重なり合った高
選択段階を有する基数１６ＳＲＴ除算器Ｊ（”Ｒａｄｉ
ｘ　１６　ＳＲＴ　Ｄｉｖｉｄｅｒｓ　ｗｉｔｈ　Ｏｖ
ｅｒｌａｐｐｅｄロｕｏｔｉｅｎｔ　５ｅｌｅｃｔｉｏ
ｎ　Ｓｔａｇｅｓ“）（ＩＥＥＢ番号はＣＨ２１４６−
９／８５１０００（ｊ）００６４　、　ＤＡＲＰＡ契約
番号はＮ０００３４−ＫＯ２５１）。

直立紅玉 如何なる除算（２進法、十進法、及びその他の除算法）
においても最終部分剰余（ＦＰＲ）は次の範囲： ０≦ＦＰＲ＜Ｄ　　　　　　　（２） に納まることが望ましいので、除算においては商の訂正
有することが好ましい。ここでＤは除数である。

若しＦＰＲがこの範囲外であれば、除算は完了していな
い。普通の十進整数除算の一つの例として１２７割る４
がある。一つの可能な「最終」の整数の結果は１２７／
４＝３０　（剰余は７）である。これは技術的には正し
い結果であるが、最大限に精密ではなく、（機械算術で
は普通に行なわれている様に）剰余を保存しない時には
商の最大限の精度が重要である。精度を最大にするため
には、商を１だけ高め、剰余をこれに対応してＤだけ減
らして１２７／４＝３１　　（剰余３）とするべきであ
る。従って、３が最終の（整数の）部分剰余である。

除算の少数第１位の精度まで行なえば、最終の商は３１
．７で剰余は０．２となる。少数第２位の精度まで行な
えば、最終の商は３１．７５で剰余は０となる。

もっと−船釣に言うと、若しＦＰＲが除数りより大きけ
れば、商の計算は最善の結果まで「届かない」。最高の
精度を得るには、適当な整数（例えば、若しＦＰＲ＜２
Ｄならば１）だけ商を高め、これに対応してＦＰＲを除
数りの同じ整数倍だけ小さくしなければならない。若し
く非復元アルゴリズムにおいて日常的にそうである様に
）ＦＰＲが負であれば、商の計算は目標値を「越えて」
いる、その場合は、商を適当な整数だけ小さくし、これ
に対応してＦＰＲをＤの同じ整数倍だけ大きくしなけれ
ばならない。

側ｐ人並 除算により、使われるのよりも多数の数が生成される（
即ち、最後の幾つかの数が余分で、結局「捨てられる」
）時には、商の丸めを行なうことが出来る。

上記の１２７１５＝３１．７５という十進法の例を考察
する。整数の商が希望されているので、商の端数（ｏ，
７５）が生成されたが使われないと仮定する。

端数を単に切り捨てて３１という整数の商を作ることが
出来る。しかし、実際の商３１．７５は３１より３２に
近いので、この結果は最善の精度ではない。

この場合の学童の丸め法は、捨てられる数０．７５が低
い方の整数値３１と高い方の整数値３２との間の距離の
半分以上を表わせば、即ち捨てられる数が部分の一以上
であれば、切り上げる（即ち、整数の商の中に維持され
ている最下位の数に１を加える）方法である。

学童の方法を別様に表現すると、次の様になる。

即ち、１／２を完全な（非整数）商に加え、その結果を
切り捨てて整数値を得る。若し完全な商の少数部分が１
／２以上であれば、最下位の維持されるビット（ＬＳＫ
Ｂ）は、その加算の結果として必然的に高められ、さも
なければＬＳＫＢは同じ値に留まる。

２進演算における商の丸めも同様である。即ち、下位の
ビットがＬＳＫＢの部分の一以上であれば、ＬＳＫＨに
１を加える。（ここで、除算器の商出力に使われる右端
のビットを最下位の維持されるビット（ＬＳＫＢ）と称
する）。換言すると、若しＬＳＫＢとして選定されたビ
ットの直右のビットがセットされれば（即ち、捨てられ
るビットが少なくとも１／２ＬＳＫＢであれば）、商の
ＬＳＫＢは１だけ高められる。

１の補数表記　び２の　数　記 １の補数表記は、二進数を正及び負として表現する周知
の方法である。与えられた数の１の負補数を得るには、
各ビットの値を単に反転させる。

しかし、殆どのディジタルコンピューターは、同じく周
知の２の補数形式で作動する。２補数形式では、負数は
各ビットの値を反転させ、その結果にｌを加えることに
よって得られる。時には結果を一つの表記法から他の表
記法に変換する必要がある。

（発明の概要） 本発明によると、基数１６除算は、組み合わせ接続され
た２個の基数４除算器を反復使用することによって行な
われる。２個の基数４除算器の各々は、１反復（サイク
ル）当り２個の商ビットを生成するので、その各サイク
ルの結果として合計４個の商ビットが作られる。

各基数−４除算で生成されるべき正しい商ビットを決定
し、除数の、その正しい商ビット倍を部分剰余に加えて
新しい部分剰余を形成するために選択論理が実施される
。基数４除算の商ビットは２、−１．０、＋１又は＋２
から選ばれる。従って、除数がＤである場合、基数４除
算の正しい商ビット倍は一２Ｄ、−Ｄ、０、＋Ｄ又は＋
２Ｄのいずれかである。

２個の基数４除算器は、Ｔａｙｌｏｒ氏が提案した思想
の新規な実施法で、それぞれの商ビットの選択が時間的
に重なり合う様に設けられる。２個の除算器のうちの２
番目のものは、第１の除算器が最初の２個の商ビットを
計算している間に、その選択論理出力の可能な選択肢の
全てを計算する＝それは、第１除算器が新しい部分剰余
を生成すると直ちにそれら選択肢の一つを選択する。第
２商ビット対は第１除算器に接続されたマルチプレクサ
に制御入力として戻される。そこで、２対の商ビットが
ほぼ並列に判定される。

５ビットの除数及び６ビットの部分剰余を使って次の部
分剰余のための商ビットを選択することによりハードウ
ェアの量を相当節約することが出来る。

商ビットは各サイクル中に冗長形で生成される：それ故
に、所要の商丸めを行なう前に商ビットの冗長性を除去
しなければならない。負の商ビットと正の商ビットとの
加算は、各４ビット商グループが生成される間に「飛行
中に」行なわれるので、完全な指上げリップルを待たず
に完全な商を同化することが出来る。よって、付加的な
時間の節約を達成することが出来る。

４で均等に割る事の出来ない商ビットを有する形式（例
えば、ＶＡＸ−Ｆ標準の２６ビットの商形成）を使用す
る時には、整数個のサイクルにより生成された予備ビッ
トを使って単一のステップで商の訂正及び丸めを行なう
ことが出来る。これにより、なお−層の時間節約を達成
することが出来る。

（実施例） 益本皿量 本発明の除算器ｌが第１図に示されている。除算器ｌに
おいて、レジスター５に除数りがロードされる。レジス
ター１０には除算の初期部分剰余（ＰＲ）即ち被除数が
ロードされる。レジスター１０は、桁上げ一保存加算器
の和出力及び桁上げ出力の、冗長形での後続の部分剰余
を格納するための複式レジスターである。しかし、被除
数は、非冗長形で（即ち、桁上げベクトルが全てゼロに
セットされた和として）レジスター１０にロードされる
。

除数（レジスター５）の最上位５ビットは、選択論理１
５に対して入力として供給される。同様に、部分剰余Ｐ
Ｒ（レジスター１０）の最上位６ビットは選択論理１５
に入力として供給される。

以下の選択プロセスにおいては除数の５ビット及び部分
剰余の６ビットを使うだけで充分であることを示すこと
が出来る。

選択論理１５は除数入力及び部分剰余入力に応答して１
対の商ビットを出力として生成するのに使われる論理の
アレイである。選択論理１５は商ビットの最初の１対に
対してだけ使われ、それ以後は迂回される。

選択論理１５の出力は、５個の追加のデータ入力−２Ｄ
、−１０ＳＯ，＋ＩＤ、及び＋２Ｄを有するマルチプレ
クサ２０（例えば、ブース・マルチプレクサ）に制御入
力として供給される。マルチプレクサ２０の出力は入力
として桁上げ一保存加算器２５に供給される。

桁上げ一保存加算器２５はマルチプレクサ２０及び部分
剰余レジスターｌＯから入力を受け取る。

該桁上げ一保存加算器は、これら２個の入力を加え合わ
せて、その出力として新しい部分剰余を生成する。この
出力（和及び桁上げ）は重なり商ビット選択論理３０に
供給され、これは他の入力として５ビットを除数Ｄ（レ
ジスター５）から受け取る。重なり商ビット選択論理３
０は商ビットの第２の対を生成し、これはマルチプレク
サ３５（例えば、ブース・マルチプレクサ）に対して制
御入力として作用する。

第１サイクル以後の与えられたサイクルにおいて、重な
り商ビット選択論理３０は次のサイクルのために商ビッ
トの第１の対を生成し、そのビットは、選択論理１５の
出力の代わりにマルチプレクサ２０に制御入力として供
給される。

マルチプレクサ３５はデータ入力−２Ｄ、−１Ｄ、０、
＋ＩＤ、及び＋２Ｄを有する。マルチプレクサ３５の出
力は桁上げ一保存加算２Ｓ４０に向けられ、数桁上げ一
保存加算器は桁上げ一保存加算器２５からの出力（和及
び桁上げ）とマルチプレクサ３５の出力とを加え合わせ
て、部分剰余レジスター１０にロードされる新しい部分
剰余を作る。

選択論理１５の出力は、第１サイクルにおいて作られる
べき第１の商ビット対である。この対は冗長形式で作ら
れる。即ち、それは負の商ビット及び正の商ビットから
成る。同様に、重なり商ビット選択論理３０の出力は、
同じく冗長形式の第２商ビット対、即ち負の商ビット及
び正の商ビットとしての出力から成る。これらの正負の
商ビットは商同化器４５に入力として供給される。

商同化器４５は商丸め論理５５からも入力を受け取る。

商同化器４５ば出力を商丸め論理５５に供給する。商丸
め論理５５は入力として部分剰余ｌＯからも１ビットを
受け取る。商同化器４５の出力は商５０である。

皿分息炙ｑ之ス上 この開示を利用する当業者に理解されるであろう様に、
ここで論じている除算は、各加算後に部分剰余の左方シ
フト（即ち、２を乗じる操作）を行なうので、被除数の
より多数のビットが部分剰余に入れられる。本発明によ
れば、２退部桁のシフト（即ち、４を乗じる演算）は、
使用される基数−４除算器の各々が一度に２ビ・ノドを
割るので、各加算後に行なわれる。

ここで第１図を参照すると、このシフトは、桁上げ一保
存加算器２５の出力の（一つのサイクルで生成される最
初の新しい部分剰余を表わす）上位３番目ないし８番目
のビットを（もっと詳しく後述する）重なり商ビット選
択論理３０の入力の上位６ビットに接続することにより
達成される。

これにより、桁上げ一保存加算器２５の出力を左−・、
２ビット「シフト」させることが出来る。

桁上げ一保存加算器２５の全幅出力は同様にして桁上げ
一保存加算器４０の各入力に接続され、桁上げ一保存加
算器４０の出力は同様に部分剰余レジスター１０の入力
に接続されている６選択テーブル 選択論理１５は、新しい部分剰余（桁上げ一保存加算器
２５の出力）を形成するために現在の部分剰余（レジス
ター１０）に加えるべき除数りの適当な倍数（−２Ｄ、
−Ｄ、０、＋ｐ、又は＋２０）を決定するために使われ
る。

第３図は選択論理１５の入力と可能な出力とを示す。こ
の図は除数の５ビットと部分剰余の６ビット、とに応じ
て選択論理１５が選択する商ビットを詳しく示す、当業
者は、この開示により、除数が前述の如くに正規化され
た後は、除数の正規化された仮数は常に１／２と１との
間にあることとなる（即ち、Ｑ、ｌ　ｘｘｘｘ、、、　
という形となる）ことを理解するであろう。そこで、使
われる５ビットは、小数点の直右側の５ビットである。

ＰＲの最上位６ビットが、第３図に示されている様に使
用される。

第３図の行の見出しは部分剰余の可能な値（小数第３位
までの精度）を表わす。第３図の列の見出しは、正規化
された除数りの可能な値（少数第４位又は（二つの場合
）第５位までの精度）を表わす。例として、第３図に罫
線により示されている除数／部分剰余の対を考察する。

少数第４位までの精度の除数りは０．１（ｊ）１に等し
く、少数第３位までの精度の部分剰余ＰＲは０００．　
ｌ　（ｊ）に等しい。第３図に示されている様に、これ
らの数値が入力された時には、選択論理１５は−１を選
択し、Ｄの一１倍を現在のＰＲに加えて新しいＰＲを作
るべきことを示す。第３図は、現在の部分剰余が図示の
数の範囲外にある時の正しい選択肢も列挙している。現
在のＰＲの値が１．５より大きければ、−２が正しい選
択肢である。同様に、ＰＲの値が−１，５より小さけれ
ば、＋２が正しい。

図の１箇所に、与えられたＤ及びＰＲについて二つの値
が示されている。これは、Ｐ　Ｒ＝　１１１．０（ｊ）
Ｄ＝０．１０００Ｘである時である。この場合、除数の
最後の位に示されている「Ｘ」は除数の倍数を正しく選
択するには除数の第５ビットを調べる必要があることを
示す。例えば、（ＤＳＰＲ）が（ｏ，１００（ｊ），１
１１，０（ｊ））に等しい場合、＋２が正しい選択肢で
あり、（ｏ，１００（ｊ），１１１，０（ｊ））の場合
には選択肢＋１が正しい。

選択論理１５の一実施例について、重なり商ビット選択
論理３０の論理的に同等の選択論理と関連させて以下に
説明する。

里ム立血旦ヱ上１択 第２図を参照すると、重なり商ビット選択論理３０は５
個の選択論理を並列に多重処理する。そこで、第２の選
択（それぞれ−２Ｄ、−ＩＤ、０、＋　Ｉ　Ｄ、及び＋
２Ｄに対応する）の全ての可能な場合が、第１の選択が
行なわれると同時に第２の選択について行なわれる。

その後は、その結果としての部分剰余を使って、短縮さ
れた遅れを伴って次の部分剰余を選択することが出来る
。実際には、最初の２個の商ビットと２番目の２個の商
ビットとがほぼ同時に選択される。

桁上げ一保存加算器２５の出力の左端の（即ち、問題の
サイクルの第１部分剰余の）８ビットだけが入力として
４個の桁上げ一保存加算器６０．６５．７０及び７５の
各々にあおり出される。これら加算器は、それぞれ−２
Ｄ、−Ｄ、＋Ｄ及び＋２Ｄを上記の様に同時にこの部分
剰余に加え、Ｏをその様に加える場合のみが処理される
べく残される。

除数の０倍をサイクルの第１除数に加える場合には桁上
げ一保存加算器は不要である。それにも拘らず、この部
分剰余が（桁上げ一保存加算器２５によ・す）出力され
る際の該部分剰余の冗長形は、選択論理１００に供給さ
れる前に非冗長形への変換を必要とする。

従って、桁上げ一保存加算器２５の出力は、入力として
同化加算器１３０にもあおり出されるが、該加算器は、
第２図に示されている様に普通の桁上げ待機加算器であ
っても良い。同じ理由で、桁上げ一保存加算器６０．６
５．７０及び７５の出力はそれぞれ入力として同化加算
器１１０，１１５．１２０及び１２５に供給されるが、
これらも同化加算器１３０と同種のものであっても良い
。

これら同化加算器は各々その桁上げ一保存加算器２５の
出力を非冗長形に変換する。同化加算器の出力は入力と
してそれぞれ選択論理８０．８５．９０．９５及び１０
０に供給される。これらの選択論理の各々は論理的に第
１の選択論理１５と同等である０選択論理８０は一２Ｄ
の場合に商ビット選択肢を計算し、選択論理８５は−Ｉ
Ｄの場合について計算し、そして他のものも第３図に示
されている様に計算する。選択論理１００は、任意のサ
イクルにおいて生成された第１部分剰余に、即ち桁上げ
一保存加算器２５の出力に、０を加える場合について選
択肢を計算することに注意するべきである。

選択論理８０，８５．９０．９５及びｉｏｏの一実施例
が第４図に示されている。図示の実施例は、除数りの上
から２番目ないし５番目のビットからの入力のみを使う
：最上位ビットは常に１であると知られているので、該
論理はそれに応じて設計されている。当業者は、この開
示を利用すれば、ＡＮＤ−ＯＲ及び関連の論理の多数の
均等実施例を利用し得ることを理解するであろう第４図
において、図示の選択論理が生成する信号を追うことが
出来る。入力Ａ６ないしＡ１は同化加算器１１０．１１
５．１２０．１２５及び１３０の一つの部分剰余出力か
ら到来する。Ａ６は最上位である。（第１サイクルで、
Ａ６ないしＡ１は被除数から到来する。）入力Ｄ２２な
いしＤ１９は除数から到来する。中間結果５ＥＬＯＰ（
＋ＯＤについて）及び５ＥＬＯＮ　（−０Ｄについて）
は、５ＥＬＯが除数の０倍を選択することを可能にする
。同様に、５ＥＬ２Ｐ１及び５ＥＬ２Ｐ２は共に出力５
ＥＬ２Ｐが除数の＋２倍を選択することを可能にする。

更に、５ＥＬ２Ｎ１及び５ＥＬ２Ｎ２は共に出力５ＥＬ
２Ｎをアサートして除数の一２倍を選択させる。若しこ
れらの信号のいずれもが真であるとアサートされなけれ
ば、相互排除により桁上げ一伝播加算器は＋Ｄを加える
か−Ｄを加えるか決定し、出力５ＥＬＩＮは−りを加え
るべきことを決定し、出力ＳＥＬ　Ｉ　Ｐは＋Ｄを加え
るべきことを決定する。選択論理８０．８５．９０．９
５、及び１００の出力はデータ入力としてマルチプレク
サ１０５に供給される。選択論理１００は更にサイクル
中に商ビットの第２の対も生成し、制御入力をマルチプ
レクサ１０５及びマルチプレクサ３５の両方に提供する
。

マルチプレクサ１０５は次のサイクルの最初の２個の商
ビットを生成する。これらの商ビットは、そのサイクル
中に商ビットの第２の対と同時に商同化器４５に入力さ
れ得る様に瞬間的にラッチ１０６に格納される。また、
マルチプレクサ１０５はマルチプレクサ２０に制御入力
を提供する。この制御入力は、除算器の第２サイクル及
びその次のサイクルで、第１サイクルにおいて制御入力
を提供した選択論理１５の出力に代わる。

斯＜シて、第１サイクルの最初の２個の商ビットは選択
論理１５により生成され、第１サイクルの２番目の２個
の商ビットは重なり商ビット選択論理３０により生成さ
れ、実際上選択論理１００を意図する。２番目以降のサ
イクルでは、最初の２個の商ビットはマルチプレクサ１
０５により生成されて（ラッチ１０６に格納され）、２
番目の２個のビットは再び選択論理１００により生成さ
れる。

鍮１１１ト（社）炙央 桁上げ一保存加算器２５の上位８ビットだめが重なり商
ビット選択論理３０に供給されることが分かる。同化加
算器は桁上げ一保存加算器２５．６０．６５．７０及び
７５を同化して６ビットを出力として生成する。

前述した様に、選択論理１５．８０．８５．９０．９５
及び１００から正しい商ビットを選択するには除数の５
ビットと部分剰余の６ビットのみが必要であることを示
すことが出来る。換言すれば、次の部分剰余を生成する
ために、それぞれ５ビット及び６ビットの精度が要求さ
れる。

それ故に、桁上げ一保存加算器６０．６５．７０及び７
５のサイズを多数のビット（５４ビットが普通で成る）
から僅か８ビット幅に減少させ、従ってハードウェアの
量を顕著に減少させることが出来る。同様に、同化加算
器１１０．１１５．１２０．１２５及び１３０のサイズ
も減少させることが出来る。

この減少により、重なり商ビット選択論理３０全体を単
一の集積回路に配置し、必要ならば基数１６除算器１の
残りの論理回路を第２の集積回路に配置することが出来
る。

当業者は、この開示を利用すれば、基数１６除算器にお
いて商ビットを選択するための素子の前述の配置を、各
々４個の商ビットを生成することの出来る除算器１３２
（第５図に示されている）等の形の、縦に接続された２
個の改良された基数−４除算器と着像すことが出来るこ
とを理解するであろう。

桁上げ伝播モード及び桁上げ停止モードを利用する　時
商同 商同化器４５は、選択論理１５及び重なり商ビット選択
論理３０により選択された商ビットの非冗長形への「飛
行中」同化を有利に行なう。

除算器１により生成された商ビット対は冗長形である。

換言すれば、いずれかの商ビット対が（適当な選択論理
により決定された通り）負であれば、該ビットは負商レ
ジスターに格納され、若し選択された商ビット対が正で
あれば、それは正商レジスターに格納される。

詳しく言えば、負商レジスター及び正商レジスターは各
々商の一部を表わす。慣例通りに、除算プロセスの終に
これら二つのレジスターを加え合わせることにより、完
全な商（丸め及び訂正の前の）に到達する。（冗長除算
プロセスにおける正商レジスター及び負商レジスターの
使用方法は周知されており、図には示されていない）。

本発明によれば、除算器１の各サイクルにおいて生成さ
れる商ビットは、桁上げ時間を短縮し且つ桁上げをリッ
プルするのに要する加算器の複雑さを少なくするために
「飛行中」に同化される。

商ビットのグループが生成されてゆく時、負商レジスタ
ー及び正商レジスターが加え合わされて和ビットグルー
プ及び桁上げ−アウト（ｃａｒｒｙ　ｏｕｔ）が生成さ
れる。

従来からある論理を使って未決の「桁上げ伝播」状態を
、即ち、和ビットグループが全て１から成るか否か検出
する。その様な和ビットグループは「桁上げ伝播モード
」にあると言われる。若し和ビットグループが桁上げ伝
播モードでなければ（即ち、該グループ中のいずれかの
ビットがゼロであれば）、それは「桁上げ停止モード」
にあると言われる。

和ビットグループが桁上げ伝播モードであれば、そのグ
ループへの桁上げ−インは該グループを通して伝播して
、次のより上位のグループに至る。

換言すれば、桁上げ停止モードにあるグループへの桁上
げ−インは伝播しない。

例えば、４ビットのグループが１１１１から成っていれ
ば、このグループのＬＳＢに（桁上げ−インとして）ｌ
を加えれば、１　００００（全部ゼロプラス桁上げ−ア
ウトとしての１）が生成される。４ビットのグループが
１（ｊ）１であれば、これに１を加えると１１００が生
成され、桁上げ−アウトは生成されない。

３番目のサイクルにより形成された商ビットの３番目の
グループの最終の値は、桁上げが（Ｊ＋１）番目のグル
ープ（即ち、次の下位のグループ）からそのグループヘ
リップルしてゆくか否かが判定された後に正確に決定さ
れ得る。（Ｊ＋１）番目のグループのビットが１個以上
の０を包含していれば、たとえ桁上げ−インが（Ｊ＋２
）番目のグループから（Ｊ＋１）番目のグループに入力
されても、桁上げは３番目のグループ内に伝播してはゆ
かない。一方、（Ｊ＋１）香物グループのビットが全て
１であれば、３番目のグループへの桁上げ−インが生じ
るか否か判定するのに充分な情報を使用することは出来
ない。

例を示して、この点を説明する。第１サイクルで最初の
商ビットが冗長形式で生成される。換言すると、第１の
４個の負の商ビットの組と、別の第１の４個の正の商ビ
ットの組とが生成される。

これら二つの第１の４ビットの組は各々加え合わされ、
２の補数の算術について普通に行なわれている様にして
桁上げ−アウトは捨てられる。

第２サイクルで、同様にして４個の負の商ビット及び４
個の正の商ビットの第２の組が生成されて互いに加え合
わされる。次に、第２のグループからの桁上げ−アウト
は桁上げ−インとして第１グループに加えられる。

この点で、若し第２グループが全て１から成っていなけ
れば、第１グループは正確であることが分かる（第２グ
ループへの桁上げ−インは第１グループへ伝播しないか
ら）。一方、若し第２グループが全てから成っていれば
、第３グループから第２グループへの後続の桁上げ−イ
ンは第１グループ内へ伝播する。若し第３グループも全
て１から成っていれば、第３グループへの桁上げは第３
及び第２グループの両方を通してリップル（伝播）して
第１グループに入るので、第１グループはなお不正確で
ある。

実際、４商ビットの後続のグループが全て１である限り
は、第１グループは不正確なままである。

最悪の場合、中間のサイクルが全て１を生成するので最
後のサイクルが完了するまでは第１グループの正確な値
は分からない。

商量化の従来からある方法によれば、桁上げリップルは
最下位ビットから最上位ビットまで商量化器の全体を通
過するので、桁上げリフプルは著しく時間を浪費する。

対照的に、本発明によれば、４の高位グループの正確さ
は４の下位グループが桁トげ停止モードに達した時に判
定される。

新たに到達したグループの桁上げ−アウトは、各々、未
決の不正６電なグループの全てを正確に決定する。若し
この桁上げ−アウトが１ならば、全ての不正確なグルー
プを１だけインクリメントしてそれらを正確にしなけれ
ばならない：若しこの桁上げ−アウトがゼロであれば、
不正確なグループはそのままで正確となる。

この発明の特徴は、４のグループの不正確さがグループ
と共に維持され、インクリメント（それが必要な場合）
が多くても４ビットのグループを横断してリフプルする
に過ぎないことである。更に、４の第４グループ（即ち
、商が１より小さいか、或は１以上かを決定するグルー
プ）の正確さを判定するのに要するハードウェア及び時
間が少ｊＮくなる。

第６図は、本発明のこの面に従う商量花器を示す。

４商ビットの和ビットグループ１４０は、これらの負の
商ビット及び正の商ビットを加え合わせる加算器１３５
により生成される。これら４個の商ビットは、桁上げ伝
播を判定し且つ桁上げ一伝播信号を生成する桁上げ伝播
検出論理１４５（ＡＮＤゲートで構成されたものとして
示されている）に入力として供給される。加算器１３５
による正商ビット及びの負部ビットの加算により桁上げ
−アウト信号１６５が生成される。

４個の商ビットのグループ１４０は信号経路を介して複
数のインクリメンタ１７０の各々に供給される。該信号
経路は各３番目のインクリメンタ１７０に、３番目のサ
イクルに関連した商ビットのみを送る。これは、例えば
、当業者に周知されているので図示しない方法で３番目
のサイクルにおいてのみバスをクロックすることによっ
て達成することが出来る。

複数のインクリメンタ制御論理１７５の各々に桁上げ一
伝播信号１４５及び桁上げ−アウト信号１６５が供給さ
れる。説明の目的上、第６図において３番目のインクリ
メンタ選択論理として示されている特定のインクリメン
タ制御論理１７５は、３番目のインクリメンタ１７０に
桁上げ−インを送るものである。

そこで、各４ビットインクリメンタ１７０は、入力とし
て４個の商ビットと、その対応のインクリメンタ制御論
理１７５（第６図において直右側に示されている）から
の桁上げ−イン信号とを有する。

３番目のインクリメンタ制御論理１７５の動作を説明す
る。この制御論理は、各々、以下の場合に、それに対応
する３番目のインクリメンタ１７０への桁上げ−インを
引き起こす。

１）　商ビットの（Ｊ＋１）番目のグループの生成によ
り桁上げ−アウトが生じた場合、又は、 ２）　商ビットの（Ｊ＋１）番目のグループの生成の結
果が４個の１であり（即ち、（Ｊ＋１）番目のグループ
が桁上げ伝播モードとなり）、且つその後に商ビットの
（Ｊ＋１）番目のグループへの桁上げ−インが生成され
た（即ち、商ビットの（Ｊ　＋　２）番目又はそれ以降
のグループから桁上げアウトが生成された）場合。

各々の３番目のインクリメンタ制御論理１７５はラッチ
（後述する）に（Ｊ＋１）番目の４−ビットグループの
桁上げ一伝播信号１４５及び桁上げ−アウト信号１６５
の値を格納すると共に、入力として各４−ビットグルー
プの桁上げ−アウト１６５を受け取る。第７図は、商量
花器４５に使われるインクリメンタ選択論理１７５の一
つをより詳しく示す。

インクリメンタ選択論理１７５は、当業者に周知されて
いる普通の論理回路を使って実施することの出来るもの
である。例えばバスを適当にクロックすることにより、
前述の信号経路等の信号経路を通して（Ｊ＋１）番目の
４−ビットグループの桁上げ一伝播信号１４５及び桁上
げ−アウト信号１６５を３番目のインクリメンタ制御論
理１７５に送ることが出来る。

各インクリメンタ制御論理１７５は桁上げ−伝播論理１
４５からの信号を格納する第１ラフチ１８０を包含する
。３番目のインクリメンタ制御論理１７５のラッチ１８
０は、（Ｊ＋１）番目のサイクルでの４ビットが全て１
であればセットされ、システムクロック（図面にｔｌと
して示されている）によりクロックされ、以降のいずれ
かのサイクルの桁上げ−アウトがセットされればクリア
されるものである。このクリア・メカニズムは、桁上げ
−アウト１６５と信号ｔ４との論理ＡＮＤとして第６図
及び第７図に示されており、これは、該クロック・メカ
ニズムがこの信号をシステムクロックサイクルの後のフ
ェーズでアサートさせて、ラッチ１８０が早過ぎる時点
でクリアされない様に充分な遅れを提供するべきことを
示す。

各々の３番目のインクリメンタ制御論理１７５は、４商
ビットの３番目のグループ１４０に関する桁上げ−アウ
ト情報を格納するための第２のラッチも包含する。３番
目のインクリメンタ制御論理　１７５のラッチ１８５は
、（ａ）（Ｊ＋１）番目のサイクルが桁上げ−アウトを
生成するか又は（ｂ）（Ｊ　＋　１）番目のサイクルが
桁上げ伝播モードで（Ｊ＋ｎ）番目のサイクル（ただし
ｎ〉１）が桁上げ−アウトを生成すれば、セットされる
。ランチ　１８５も、システムクロック（第７図にｔｌ
として示されている）によりクロックされる。

も入力として各３番目のインクリメンタ制御論理１７５
に供給される。これは、最悪の場合、即ち（Ｊ＋１）番
目のサイクル及びそれ以降の全てのサイクルが桁上げ伝
播モードで且つ最後のサイクルが桁上げアウトを生成し
た場合を考慮したものである。その様な場合、最後のサ
イクルからの桁上げアウトは（Ｊ＋１）番目のグループ
まではるばるとリンプルしてゆかなければならない一一
−（Ｊ＋１）番目のグループ及びそれ以降の全てのグル
ープが最後のサイクルまで最終的に確定されないことを
意味する。

従って、最後のサイクルからの桁上げ−アウト信号は各
３番目のインクリメンタ制御論理１７５に供給され、そ
こで（Ｊ＋１）番目のグループからのラッチされた桁上
げ一伝播信号１８０とのＡＮＤが取られる。１の桁上げ
−アウトが最後のサイクルから生成される時までこのラ
ッチがセットされていれば（即ち、（Ｊ＋１）番目のグ
ループがなお桁上げ伝播モードであれば）、最後のグル
ープと（Ｊ＋１）番目のグループとの間の全てのグルー
プがなお桁上げ伝播モードで、最後のグループにより生
成された桁上げは３番目のグループまではるばるとリッ
プルしてゆくこととなる。従って、３番目のインクリメ
ンタ制御論理１７５は、３番目のインクリメンタ１７０
をゲート制御する。

当業者は、この開示を利用すれば、デマルチプレクサを
使って信号経路を同等に構成して４−面一ビット信号１
４０と桁上げ一伝播信号１４５と桁上げ−アウト信号１
６５とを正しいインクリメンタ１７０及びインクリメン
タ制御論理１７５に送ることが出来ることを理解するで
あろう。

同の　めび腎正 本発明によれば、商の丸めと訂正とはほぼ同時に行なわ
れる。そのためには、商を丸めるために商のどこに１を
加えるかを決定する必要がある。

商を丸めるためにインクリメントするべきビットは商に
よって必ずしも一定ではない。機械除算のための多くの
システムにおいて、浮動小数点の商は成る位数又はビッ
ト数の精度を有する２進形式で表わされる。例えば、成
る普通の形式は２４ビットの精度を有する一一商の仮数
の上位２４ビットのみが維持される。

この形式では、仮数の小数部のビットの数−一従って斯
かる形式の商の丸めを行なうためにインクリメントされ
るべきビットの位置−一は必然的に仮数の値に依有する
。若し仮数が１より小さければ、維持される２４個のビ
ットは全て小数部にある（即ち、小数点より上に維持さ
れるビットはない）、一方、仮数が１以上（しかし定義
により２よりは小さい）であれば、仮数のうちの２３個
の維持されているビットのみが小数部にある。

第８図に示されている様に、この様な形式の商の仮数が
１より小さければ、商の維持されている最下位ビン）　
（ＬＳＫＢ）は小数第２４位のピッ）ＱＢ２である。そ
こで、丸めは、１／２ＬＳＫＢを商の仮数に加えること
により、即ち小数第２５位のビットであり且つ丸めビッ
トであるＱＢｌに１を加えることにより、行なわれる。

第９図に示されている様に、商が１以上であれば、丸め
ビットは小数第２４位のビットＱＢ２である。

（記述を簡便にするために、商の仮数を今後は単に商と
称する。） 第１０図及び第１１図は、正しい商の丸め及び訂正を決
定するために使うことの出来る論理を示す。第１０図は
、商が１以上であるか否かを判定する回路を示す。ビッ
トＱＢ２６が１であれば、商の値が１以上であるので、
丸めビットは前述の様にＱＢ２である。

しかし、この分析は必ずしも充分ではない。丸めビット
が間違った場所に不適切に加えられない様にするために
、丸め及び／又は訂正の効果がそれ自体で商を１より大
きくするか否かを精密に判定することが必要である。本
発明によれば、この判定を、第１θ図に示されている様
にして行なうことが出来る。

商は、若しくａｌ既に１以上であれば（即ち、ＱＢ２６
がセントされていなければ）、又は（ｂ）　Ｑ　Ｂ　２
５がセットされていれば、又は（ｃ）ＱＢ２４がセット
されていれば、又は（ｄ１次の二つの場合：（１）　　
最上位グループ（ＭＳＧ）が正６！　（即ち、ＣＰ□ｌ
−１がＯ）で且つその桁上げ−イン（ｃｏ□ｆ−１）が
１である場合、 （２）　　最上位グループが不正確（即ち、ＣＰ□９−
１が１）であり且つ４の最終グループの上位２ビット　
（ＱＢ２及びＱＢ３）がセットされている場合。

のいずれかであれば、上方ヘリンブルして１以上となる
。

（１１の場合、ＱＢ２６がＯで、最上位グループのもっ
と下位の両ビットが１であるという仮定により、このグ
ループへの桁上げ−インが要求され、その結果としてＱ
Ｂ２６が１となる。

（２）の場合にも、ＱＢ２６＝０で、最上位グループの
もっと下位の両ビットは１である。このグループは不正
確である（それ故に最後の２個までの下位ビットの全て
が桁上げ伝播モードである）ので、インクリメントは上
にリンプルしてＱＢ２６を１に変える。商が１の補数の
形であり、２の補数の形への変換（１を加えることによ
る）がリフプルを引き起こすので、確実に少なくとも一
つのリンプルが住しることが分かる。従って、ＱＢ２６
は確実に１に変化する。

従来からある商同化器は、最下位から最上位まで商同化
器の全てのビットをリフプルが通過するので、這かに長
いリフプル時間を必要とする。しかし、実際にはリップ
ルを行なう必要は無く、単に、リフプルが生じたのと同
じ結果を与えれば良い。

本発明によれば、商を１以上とする条件の存在を検出し
、丸めと訂正とを同時に行なう。そこで、回路量が大幅
に減少した商同化器を設けて、蟲かに短い時間で同じ結
果を達成することにより、最下位ビットから最上位ビッ
トまで商をリフプルさせる低速の従来からある方法を使
わずにすむ。

これは、第１０図に示されているもの等の論理で実施す
ることが出来る。結果を第１１図に示されている様に使
って丸めビットを適切な桁に加えることが出来る。

第１１図は、正しい丸めビットをインクリメントさせ且
つ商の訂正を行なうための回路を示す。

図示の符号ｒＨＡＪ及びｒＦＡＪは、それぞれ、半加算
器又はインクリメンタ（１入力と桁上げ−イン及び桁上
げ−アウトとを有する）と全加算器（２入力と桁上げ−
イン及び桁上げ−アウトとを有する）とを指す。

第１１図において、記号５ＩＧＮ　　ＦＰＲは最終の部
分剰余の符号を示すが、これは部分剰余レジスター１０
から容易に得られる。用語ＦＩＮＡＬ　　ＱＢＩＴ＝２
は、除算器により生成された最終の商ビット対が１０に
、即ち２に等しい場合を表わす。

インクリメンタ１９０の桁上げ−アウト（即ち、除算器
１により生成された４ビットのグループの桁上げ−アウ
ト）は、第６図及び第７図に示されている様に商同化器
の残りに入力される。

使用された非復元除算法の特別の変化は前述した弛みを
商にもたらす。この商の些細な不確定性は、除算が完了
する前に処理されなければならない。この発明によれば
、商の訂正と商の丸めとを同時に行なうことにより弛み
を処理することが出来る。

負の商ビットと正の商ビットとを第６図に示されている
様に加えると、１の補数の形式では正しい値である和１
４０と桁上げ−アウト１６５とが生じるので、結局は、
ｌの補数の変換を行なわなければならない。従って、普
通は、最終の商の値を２の補数に変換することが望まし
い。

この１の補数の変換は、商訂正時に考慮することが出来
る。使用された除算法による商訂正は、−１，０又は＋
１を最終の商に加えることを必要とする。２の補数への
変換を考慮する時、この訂正は下記の形、即ち： １）　若し商が１以上で部分剰余が正であれば、２を商
の最下位ビットに加える。

２）　若し商が１より小さくて、最後の商ビット対が２
で、ＦＰＲが負であれば、ｌをＬＳＢに加える。或は、 ３）　商が１より小さくて、最後の商ビット対が２でな
く、或はＦＰＲが負でなければ、何も行なわない。

第１１図に示されている論理は、この訂正方式を具体化
したものである。

この開示はこの発明の特別の実施例を説明しているが、
他の実施例も可能であることが理解されよう、この開示
は、単なる図解と解説との手段となるべきものである。

当業者は、この発明を他の用途のために実施し得ること
を理解するであろう。

従って、本発明の範囲を逸脱することなく色々な修正、
変形が可能であることを記しておく。

【図面の簡単な説明】

第１図は、本発明の基数１６除算器のブロック図である
。 第２図は、第１図の除算器の一部を詳しく示すブロック
図である。 第３図は、商ビットの選択テーブルを示す説明図である
。 第４図は、選択テーブルの一実施例の略図である。 第５図は、改良された基数４除算器を示すブロック図で
ある。 第６図は、第１図にブロック図の形で示されている商同
化器の一実施例のブロック図である。 第７図は、第６図の商同化器の一部を詳しく示すブロッ
ク図。 第８図及び第９図は、商が１より小さい場合及び商が１
以上である場合の丸めプロセスをそれぞれ示す説明図。 第１０図及び第１１図は、使用される商訂正及び商丸め
方式の一実施例を示すブロック図。

Claims (1)

1. 【特許請求の範囲】 （１）正規化された被除数の正規化された除数による基
   数４除算において商ビットの対を選択する方法であって
   、 （ａ）除数の上位５ビットと現在の部分剰余の上位６ビ
   ットとを決定すし、 （ｂ）−２、−１、０、＋１、及び＋２のうちから商ビ
   ットの冗長対を選択するステップから成り、前記の選択
   は、第３図により定義される前記除数と前記の現在の部
   分剰余との関係により決定されることを特徴とする方法
   。 （２）正規化された除数による正規化された被除数の基
   数４除算において商ビットの対を選択する装置であって
   、 （ａ）除数の上位５ビットと現在の部分剰除の上位６ビ
   ットとを決定する手段と、 （ｂ）−２、−１、０、＋１及び＋２のうちから商ビッ
   トの冗長対を選択する手段とから成り、前記の選択は、
   第３図により定義される前記除数と前記の現在の部分剰
   余との間の関係により決定されることを特徴とする装置
   。 （３）正規化された除数による正規化された被除数の基
   数４除算を行なう方法であって、 （ａ）除数の上位５ビットと現在の部分剰余の上位６ビ
   ットとを決定し （ｂ）前記現在の部分剰余の先頭は被除数であり、（ｃ
   ）−２、−１、０、＋１、及び＋２のうちから商ビット
   の冗長対を選択し、前記の選択は、第３図により定義さ
   れる前記除数と前記被除数との関係により決定され、 （ｄ）商ビットの前記対の値に除数を乗じて積を得、 （ｅ）この積を前記の現在の部分剰余に加えて和を得、 （ｆ）前記の和現在の部分剰余に４を乗じて新しい現在
   の部分剰余を得るステップを繰り返し行なうことから成
   ることを特徴とする方法。 （４）正規化された除数による正規化された被除数の基
   数４除算のための装置であって、 （ａ）現在の部分剰余を初期化して被除数に等しくする
   手段と、 （ｂ）除数の上位５ビットと現在の部分剰余の上位６ビ
   ットとを決定する手段と、 （ｃ）−２、−１、０、＋１及び＋２のうちから商ビッ
   トの冗長対を選択する手段であって、前記選択は、第３
   図により定義される前記除数と前記現在の部分剰余との
   関係により決定される手段と、 （ｄ）商ビットの前記対の値に除数を乗じて積を得る手
   段と、 （ｅ）この積を前記の現在の部分剰余に加えて加算結果
   を得る手段と、 （ｆ）前記現在の部分剰余を更新して、前記加算結果に
   ４を乗じて得られる数に等しくする手段とから成ること
   を特徴とする装置。 （５）除数Ｄによる被除数の基数４除算において商ビッ
   トの対を選択する装置であって、 （ａ）除数Ｄがロードされる多ビット除数レジスターと
   、 （ｂ）最初に被除数がロードされる多ビット部分剰余レ
   ジスターであって、（１）桁上げ−保存加算器からの和
   −及び−桁上げ−形の入力を有し、且つ（２）和出力と
   桁上げ出力とを有する多ビット部分剰余レジスターと、 （ｃ）入力として該部分剰余レジスターの和出力と桁上
   げ出力とを有すると共に、出力として同化された部分剰
   余を有する同化加算器と、（ｄ）入力として（ｉ）除数
   レジスターの上位５ビットと、（ｉｉ）同化された部分
   剰余の上位６ビットとを有し、（２）−２、−１、０、
   ＋１及び＋２のうちの一つを定義する２個の商ビットを
   出力として有する選択論理と、 （ｅ）（１）データ入力として、それぞれ−２、−１、
   ０、＋１及び＋２が乗じられた除数Ｄを有し、（２）前
   記選択論理の出力に対する制御入力として有し、（３）
   出力として、除数Ｄが乗じられた該制御入力により定義
   される数に等しい値を持った前記データ入力を有するマ
   ルチプレクサと、 （ｆ）（１）入力として、（ｉ）部分剰余レジスターの
   和出力及び桁上げ出力と（ｉｉ）第１マルチプレクサの
   出力とを有すると共に（２）出力として前記の和−及び
   桁上げの形の部分剰余を有する桁上げ−保存加算器とか
   ら成ることを特徴とする装置。 （６）第１サイクル及び１個以上の後続のサイクルで作
   動して、除数Ｄで被除数を割る除算器であって、 （ａ）除数Ｄがロードされる多ビット除数レジスターと
   、 （ｂ）最初に被除数がロードされる多ビット部分剰余レ
   ジスターであって、（１）第２段の桁上げ−保存加算器
   からの和−及び−桁上げ−形の入力を有すると共に（２
   ）和出力及び桁上げ出力を有する多ビット部分剰余レジ
   スターと、 （ｃ）（１）入力として（ｉ）除数レジスターの上位５
   ビットと（ｉｉ）部分剰余レジスターの上位６ビットと
   を有すると共に、（２）２個の第１対商ビットの出力を
   有し、前記の２個の第１対商ビットは−２、−１、０、
   ＋１及び＋２のうちの一つを定義する第１段選択論理と
   、 （ｄ）（１）第１段データ入力として、それぞれ−２、
   −１、０、＋１及び＋２が乗じられた除数Ｄを有し、（
   ２）前記第１サイクルに対する第１段制御入力として前
   記第１選択論理の出力を有し、（３）前記の後続のサイ
   クルに対する第１段制御入力として前記重なり商ビット
   選択論理の出力を有し、（４）出力として、除数Ｄが乗
   じられた制御入力により定義される数に等しい値を持っ
   た前記第１段データ入力を有する第１段マルチプレクサ
   と、 （ｅ）（１）入力として（ｉ）部分剰余レジスターの和
   出力及び桁上げ出力と（ｉｉ）第１段マルチプレクサの
   出力とを有し、（２）出力として前記和−及び−桁上げ
   の形の第１段部分剰余を有する第１段桁上げ−保存加算
   器と、 （ｆ）前記重なり商ビット選択論理は（１）入力として
   （ｉ）除数レジスターの上位５ビットと （ｉｉ）第１段桁上げ−保存加算器の出力の上位８ビッ
   トとを有し、（２）出力として２個の第２対商ビットを
   有し、前記２個の第２対商ビットは−２、−１、０、＋
   １及び＋２のうちの一つを定義することと、 （ｇ）（１）第２段データ入力として、それぞれ−２、
   −１、０、＋１及び＋２が乗じられた除数Ｄを有し、（
   ２）第２段制御入力として前記重なり商ビット選択論理
   の出力を有し、（３）第２段出力として、除数Ｄが乗じ
   られた第２段制御入力により定義される数に等しい値を
   持った前記第２段データ入力を有する第２段マルチプレ
   クサと、 （ｈ）前記第２段桁上げ−保存加算器は、（１）入力と
   して前記第１段桁上げ−保存加算器の出力と前記第２マ
   ルチプレクサの出力とを有し、（２）共同して第２段部
   分剰余を構成する和出力と桁上げ出力とを有することと
   、 （ｉ）（１）入力として（ｉ）前記第１サイクルでは前
   記第１段選択論理の出力を、（ｉｉ）前記の後続のサイ
   クルでは前記重なり商ビット選択論理の出力を有し、（
   ２）出力として４ビット商グループを有する商同化加算
   器と、から成ることを特徴とする除算器。 （７）第１サイクル及び１個以上の後続のサイクルで作
   動して、除数Ｄで被除数を割る除算器であって、 （ａ）除数Ｄがロードされる多ビット除数レジスターと
   、 （ｂ）最初に被除数がロードされる多ビット部分剰余レ
   ジスターであって、（１）第２段の桁上げ−保存加算器
   からの和−及び−桁上げ−形の入力を有すると共に（２
   ）和出力及び桁上げ出力を有する多ビット部分剰余レジ
   スターと、 （ｃ）（１）入力として（ｉ）除数レジスターの上位５
   ビットと（ｉｉ）部分剰余レジスターの上位６ビットと
   を有すると共に、（２）２個の第１対商ビットの出力を
   有し、前記の２個の第１対商ビットは−２、−１、０、
   ＋１及び＋２のうちの一つを定義し、その様に定義され
   る数は第３図において指定された前記入力間の関係によ
   り決定される第１段選択論理と、 （ｄ）（１）第１段データ入力として、それぞれ−２、
   −１、０、＋１及び＋２が乗じられた除数Ｄを有し、（
   ２）前記第１サイクルに対する第１段制御入力として前
   記第１選択論理の出力を有し、（３）前記の後続のサイ
   クルに対する第１段制御入力として前記重なり商ビット
   選択論理の出力を有し、（４）出力として、除数Ｄが乗
   じられた制御入力により定義される数に等しい値を持っ
   た前記第１段データ入力を有する第１段マルチプレクサ
   と、 （ｅ）（１）入力として（ｉ）部分剰余レジスターの和
   出力及び桁上げ出力と（ｉｉ）第１段マルチプレクサの
   出力とを有し、（２）出力として前記和−及び−桁上げ
   の形の第１段部分剰余を有する第１段桁上げ−保存加算
   器と、 （ｆ）前記重なり商ビット選択論理は（１）入力として
   （ｉ）除数レジスターの上位５ビットと （ｉｉ）第１段桁上げ−保存加算器の出力の上位８ビッ
   トとを有し、（２）出力として２個の第２対商ビットを
   有し、前記２個の第２対商ビットは−２、−１、０、＋
   １及び＋２のうちの一つを定義し、その様に定義される
   数は第３図において指定された前記入力間の関係により
   決定されることと、 （ｇ）（１）第２段データ入力として、それぞれ−２、
   −１、０、＋１及び＋２が乗じられた除数Ｄを有し、（
   ２）第２段制御入力として前記重なり商ビット選択論理
   の出力を有し、（３）第２段出力として、除数Ｄが乗じ
   られた第２段制御入力により定義される数に等しい値を
   持った前記第２段データ入力を有する第２段マルチプレ
   クサと、 （ｈ）前記第２段桁上げ−保存加算器は、（１）入力と
   して前記第１段桁上げ−保存加算器の出力と前記第２マ
   ルチプレクサの出力とを有し、（２）共同して第２段部
   分剰余を構成する和出力と桁上げ出力とを有することと
   、 （ｉ）（１）入力として（ｉ）前記第１サイクルでは前
   記第１段選択論理の出力を、（ｉｉ）前記の後続のサイ
   クルでは前記重なり商ビット選択論理の出力を有し、（
   ２）出力として４ビット商グループを有する商同化加算
   器と、から成ることを特徴とする除算器。 （８）第１サイクル及び１個以上の後続のサイクルで作
   動して、除数Ｄで被除数を割る除算器であつて、 （ａ）除数Ｄがロードされる多ビット除数レジスターと
   、 （ｂ）最初に被除数がロードされる多ビット部分剰余レ
   ジスターであって、（１）第２段の桁上げ−保存加算器
   からの和−及び−桁上げ−形の入力を有すると共に（２
   ）和出力及び桁上げ出力を有する多ビット部分剰余レジ
   スターと、 （ｃ）（１）入力として（ｉ）除数レジスターの上位５
   ビットと（ｉｉ）部分剰余レジスターの上位６ビットと
   を有すると共に、（２）２個の第１対商ビットの出力を
   有し、前記の２個の第１対商ビットは−２、−１、０、
   ＋１及び＋２のうちの一つを定義し、その様に定義され
   る数は第３図において指定された前記入力間の関係によ
   り決定される第１段選択論理と、 （ｄ）（１）データ入力として、それぞれ−２、−１、
   ０、＋１及び＋２が乗じられた除数Ｄを有し、（２）前
   記第１サイクルに対する制御入力として前記第１選択論
   理の出力を有し、（３）前記の後続のサイクルに対する
   制御入力として前記重なり商ビット選択論理の出力を有
   し、（４）出力として、除数Ｄが乗じられた前記２個の
   第１対商ビットにより定義される数に等しい値を持った
   前記データ入力を有する第１マルチプレクサと、 （ｅ）（１）入力として（ｉ）部分剰余レジスターの和
   出力及び桁上げ出力と（ｉｉ）第１段マルチプレクサの
   出力とを有し、（２）出力として前記和−及び−桁上げ
   の形の第１段部分剰余を有する第１段桁上げ−保存加算
   器と、 （ｆ）前記重なり商ビット選択論理は（１）入力として
   （ｉ）除数レジスターの上位５ビットと （ｉｉ）第１段桁上げ−保存加算器の出力とを有し、（
   ２）出力として２個の第２対商ビットを有し、前記２個
   の第２対商ビットは−２、−１、０、＋１及び＋２のう
   ちの一つを定義し、その様に定義される数は第３図にお
   いて指定された前記入力間の関係により決定されること
   と、 （ｇ）（１）データ入力として、それぞれ−２、−１、
   ０、＋１及び＋２が乗じられた除数Ｄを有し、（２）制
   御入力として前記重なり商ビット選択論理の出力を有し
   、（３）出力として、除数Ｄが乗じられた前記の２個の
   第２対商ビットにより定義される数に等しい値を持った
   前記データ入力を有する第２段マルチプレクサと、 （ｈ）前記第２段桁上げ−保存加算器は、（１）入力と
   して前記第１段桁上げ−保存加算器の出力と前記第２マ
   ルチプレクサの出力とを有し、（２）共同して第２段部
   分剰余を構成する和出力と桁上げ出力とを有することと
   、 （ｉ）（１）入力として（ｉ）前記第１サイクルでは前
   記第１段選択論理の出力を、（ｉｉ）前記の後続のサイ
   クルでは前記重なり商ビット選択論理の出力を有し、（
   ２）出力として４ビット商グループを有する商同化加算
   器と、から成ることを特徴とする除算器。 （９）正規化された被除数を正規化された除数で割って
   商を生成する、２より大きな基数の除算器において、正
   負の商ビットを同化して非冗長商グループを生成する商
   同化器であって、 前記除算器は、Ｊ番目のサイクルとして指定される第１
   サイクル及び１個以上の後続のサイクルで作動し、 各前記Ｊ番目のサイクルは、冗長形で、正の商ビットの
   Ｊ番目の正グループと負の商ビットの別のＪ番目の負グ
   ループとを生成するものであり、 前記商同化器は： （ａ）前記Ｊ番目の正グループを前記Ｊ番目の負グルー
   プに加えて非冗長商ビットのＪ番目の非冗長グループと
   Ｊ番目の桁上げ−アウトとを生成する加算器と、 （ｂ）入力として前記のＪ番目の非冗長グループを受取
   り、前記Ｊ番目の非冗長グループを入力として複数のイ
   ンクリメンタの一つに対して出力し、該Ｊ番目の前記イ
   ンクリメンタへの該入力をＪ番目の非冗長グループとす
   る第１信号経路と、 （ｃ）入力として前記Ｊ番目の桁上げ−アウトを受取り
   、前記Ｊ番目の桁上げ−アウト（ｊ＞１）を複数のイン
   クリメンタ制御論理のうちの（Ｊ−１）番目のものに対
   して出力し、Ｊ番目の前記インクリメンタ制御論理への
   入力を（Ｊ＋１）番目の桁上げ−アウトとする第２信号
   経路と、 （ｄ）前記の非冗長商ビットのＪ番目のグループを受取
   り、前記Ｊ番目のグループのビットが全て１から成るか
   否かを示すＪ番目の桁上げ−伝播信号を出力する桁上げ
   −伝播論理回路と、 （ｅ）前記桁上げ−伝播論理から入力を受取り、前記Ｊ
   番目の桁上げ−伝播信号を（Ｊ−１）番目の前記インク
   リメンタ制御論理への入力として出力し、Ｊ番目の前記
   インクリメンタ制御論理への入力を（Ｊ＋１）番目の桁
   上げ−伝播信号とする第３信号経路と、 （ｆ）前記Ｊ番目のインクリメンタ制御論理は、桁上げ
   −イン信号を前記Ｊ番目のインクリメンタに提供し、こ
   の信号は、（ａ）（Ｊ＋１）番目の桁上げ−アウト信号
   が真であるか、又は…）（Ｊ＋１）番目の桁上げ−伝播
   信号が真で（Ｊ＋ｎ）番目の桁上げ−アウト信号も真で
   ｎ＞１である場合に限って真であることと、から成るこ
   とを特徴とする商同化器。 （１０）正規化された被除数を正規化された除数で割っ
   て商を生成する、２より大きな基数の除算器において、
   正負の商ビットを同化して非冗長商グループを生成する
   商同化器であって、 前記除算器は、Ｊ番目のサイクルとして指定される第１
   サイクル及び１個以上の後続のサイクルで作動し、 各前記Ｊ番目のサイクルは、冗長形で、正の商ビットの
   Ｊ番目の正グループと負の商ビットの別のＪ番目の負グ
   ループとを生成するものであり、 前記商同化器は： （ａ）前記Ｊ番目の正グループを前記Ｊ番目の負グルー
   プに加えて非冗長商ビットのＪ番目の非冗長グループと
   Ｊ番目の桁上げ−アウトとを生成する加算器と、 （ｂ）入力として前記のＪ番目の非冗長グループを受取
   り、前記Ｊ番目の非冗長グループを入力として複数のイ
   ンクリメンタの一つに対して出力し、該Ｊ番目の前記イ
   ンクリメンタへの該入力をＪ番目の非冗長グループとす
   る第１信号経路と、 （ｃ）入力として前記Ｊ番目の桁上げ−アウトを受取り
   、前記Ｊ番目の桁上げ−アウト（ｊ＞１）を複数のイン
   クリメンタ制御論理のうちの（Ｊ−１）番目のものに対
   して出力し、Ｊ番目の前記インクリメンタ制御論理への
   入力を（Ｊ＋１）番目の桁上げ−アウトとする第２信号
   経路と、 （ｄ）前記の非冗長商ビットのＪ番目のグループを受取
   り、前記Ｊ番目のグループのビットが全て１から成るか
   否かを示すＪ番目の桁上げ−伝播信号を出力する桁上げ
   −伝播論理回路と、 （ｅ）前記桁上げ−伝播論理から入力を受取り、前記Ｊ
   番目の桁上げ−伝播信号を（Ｊ−１）番目の前記インク
   リメンタ制御論理への入力として出力し、Ｊ番目の前記
   インクリメンタ制御論理への入力を（Ｊ＋１）番目の桁
   上げ−伝播信号とする第３信号経路と、 （ｆ）前記Ｊ番目のインクリメンタ制御論理は、桁上げ
   −イン信号を前記Ｊ番目のインクリメンタに提供し、こ
   の信号は、（ａ）（Ｊ＋１）番目の桁上げ−アウト信号
   が真であるか、又は（ｂ）（Ｊ＋１）番目の桁上げ−伝
   播信号が真で（Ｊ＋ｎ）番目の桁上げ−アウト信号も真
   でｎ＞１である場合に限って真であることと、（ｇ）前
   記商の丸めビットをインクリメントする丸め回路であっ
   て、前記丸めビットは前記商の維持される最下位ビット
   の二分の一の値を有するビットである丸め回路と、 （ｈ）前記の維持される最下位ビットの選択は、前記商
   が１より小さいか否かに依存することと、 （１）（１）最終部分剰余が負で最後の非冗長商グルー
   プが２に等しい場合を除いて、商が１より小さいか、又
   は（２）商が１以上で前記最終部分剰余が正である時に
   、桁上げ−イン信号を前記非冗長商ビットの最後の前記
   非冗長グループの最下位ビットに加える商訂正回路とか
   ら成ることを特徴とする商同化器。 （１１）正規化された被除数を正規化された除数で割っ
   て商を生成する、２より大きな基数の除算器において、
   正負の商ビットを同化して非冗長商グループを生成する
   商同化器であって、 前記除算器は、Ｊ番目のサイクルとして指定される第１
   サイクル及び１個以上の後続のサイクルで作動し、 各前記Ｊ番目のサイクルは、冗長形で、正の商ビットの
   Ｊ番目の正グループと負の商ビットの別のＪ番目の負グ
   ループとを生成するものであり、 前記商同化器は： （ａ）前記Ｊ番目の正グループを前記Ｊ番目の負グルー
   プに加えて非冗長商ビットのＪ番目の非冗長グループと
   Ｊ番目の桁上げ−アウトとを生成する手段と、 （ｂ）入力として前記のＪ番目の非冗長グループを受取
   り、前記Ｊ番目の非冗長グループを入力として複数のイ
   ンクリメンタの一つに対して出力し、該Ｊ番目の前記イ
   ンクリメンタへの該入力をＪ番目の非冗長グループとす
   る第１信号経路手段と、 （ｃ）入力として前記Ｊ番目の桁上げ−アウトを受取り
   、前記Ｊ番目の桁上げ−アウト（ｊ＞１）を複数のイン
   クリメンタ制御論理のうちの（Ｊ−１）番目のものに対
   して出力し、Ｊ番目の前記インクリメンタ制御論理への
   入力を（Ｊ＋１）番目の桁上げ−アウトとする第２信号
   経路手段と、 （ｄ）前記の非冗長商ビットのＪ番目のグループを受取
   り、前記Ｊ番目のグループのビットが全て１から成るか
   否かを示すＪ番目の桁上げ−伝播信号を出力する桁上げ
   −伝播論理と、（ｅ）前記桁上げ−伝播論理から入力を
   受取り、前記Ｊ番目の桁上げ−伝播信号を（Ｊ−１）番
   目の前記インクリメンタ制御論理への入力として出力し
   、Ｊ番目の前記インクリメンタ制御論理への入力を（Ｊ
   ＋１）番目の桁上げ−伝播信号とする第３信号経路手段
   と、 （ｆ）前記Ｊ番目のインクリメンタ制御論理は、桁上げ
   −イン信号を前記Ｊ番目のインクリメンタに提供し、こ
   の信号は、（ａ）（Ｊ＋１）番目の桁上げ−アウト信号
   が真であるか、又は（ｂ）（Ｊ＋１）番目の桁上げ−伝
   播信号が真で（Ｊ＋ｎ）番目の桁上げ−アウト信号も真
   でｎ＞１である場合に限って真であることと、（ｇ）前
   記商の丸めビットをインクリメントすることにより丸め
   を行なう手段であって、前記丸めビットは前記商の維持
   される最下位ビットの二分の一の値を有するビットであ
   る手段と、 （ｈ）前記の維持される最下位ビットの選択は、前記商
   が１より小さいか否かに依存することと、 （ｉ）（１）最終部分剰余が負で最後の非冗長商グルー
   プが２に等しい場合を除いて、商が１より小さいか、又
   は（２）商が１以上で前記最終部分剰余が正である時に
   、桁上げ−イン信号を前記非冗長商ビットの最後の前記
   非冗長グループの最下位ビットに加える商訂正手段とか
   ら成ることを特徴とする商同化器。 （１２）正規化された被除数を正規化された除数Ｄで割
   って商を生成する、２より大きな基数の除算器であって
   、 前記除算器は、Ｊ番目のサイクルとして指定される第１
   サイクル及び１個以上の後続のサイクルで作動し、 各前記Ｊ番目のサイクルは、冗長形で、正商レジスター
   に商ビットのＪ番目の正グループを生成し且つ負商レジ
   スターに商ビットの別のＪ番目の負グループを生成し、 前記除算器は： （ａ）除数Ｄがロードされる多ビット除数レジスターと
   、 （ｂ）最初に被除数がロードされる多ビット部分剰余レ
   ジスターであって、（１）第２段の桁上げ−保存加算器
   からの和−及び−桁上げ−形の入力を有すると共に（２
   ）和出力及び桁上げ出力を有する多ビット部分剰余レジ
   スターと、 （ｃ）（１）入力として（ｉ）除数レジスターの上位５
   ビットと（ｉｉ）部分剰余レジスターの上位６ビットと
   を有すると共に、（２）２個の第１対商ビットの出力を
   有し、前記の２個の第１対商ビットは−２、−１、０、
   ＋１及び＋２のうちの一つを定義し、その様に定義され
   る数は第３図において指定された前記入力間の関係によ
   り決定される第１段選択論理と、 （ｄ）前記第１対商ビットは、前記第１対商ビットが正
   であるか負であるかに応じてそれぞれ前記正商レジスタ
   ー又は前記負商レジスターに入力として供給されること
   と、 （ｅ）（１）第１段データ入力として、それぞれ−２、
   −１、０、＋１及び＋２が乗じられた除数Ｄを有し、（
   ２）前記第１サイクルに対する第１段制御入力として前
   記第１選択論理の出力を有し、（３）前記の後続のサイ
   クルに対する第１段制御入力として前記重なり商ビット
   選択論理の出力を有し、（４）出力として、除数Ｄが乗
   じられた制御入力により定義される数に等しい値を持っ
   た前記第１段データ入力を有する第１段マルチプレクサ
   と、 （ｆ）（１）入力として（ｉ）部分剰余レジスターの和
   出力及び桁上げ出力と（ｉｉ）第１マルチプレクサの出
   力とを有し、（２）出力として前記和−及び−桁上げの
   形の第１段部分剰余を有する第１段桁上げ−保存加算器
   と、 （ｇ）前記重なり商ビット選択論理は（１）入力として
   （ｉ）除数レジスターの上位５ビットと （ｉｉ）第１段桁上げ−保存加算器の出力の上位８ビッ
   トとを有し、（２）出力として２個の第２対商ビットを
   有し、前記２個の第２対商ビットは−２、−１、０、＋
   １及び＋２のうちの一つを定義し、その様に定義される
   数は第３図において指定された前記入力間の関係により
   決定されることと、 （ｈ）前記第１対商ビットは、前記第１対商ビットが正
   であるか負であるかに応じて、それぞれ前記正商レジス
   ター又は前記負商レジスターに入力として供給されるこ
   とと、 （ｉ）（１）第２段データ入力として、それぞれ−２、
   −１、０、＋１及び＋２が乗じられた除数Ｄを有し、（
   ２）第２段制御入力として前記重なり商ビット選択論理
   の出力を有し、（３）第２段出力として、除数Ｄが乗じ
   られた第２段制御入力により定義される数に等しい値を
   持った前記第２段データ入力を有する第２段マルチプレ
   クサと、 （ｊ）前記第２段桁上げ−保存加算器、（１）入力とし
   て前記第１段桁上げ−保存加算器の出力と前記第２マル
   チプレクサの出力とを有し、（２）共同して第２段部分
   剰余を構成する和出力と桁上げ出力とを有することと、 （ｋ）前記Ｊ番目の負グループへ前記Ｊ番目の正グルー
   プを受け取って非冗長商ビットのＪ番目の非冗長グルー
   プとＪ番目の桁上げ−アウトとを生成する加算器と、 （ｌ）入力として前記のＪ番目の非冗長グループを受取
   り、前記Ｊ番目の非冗長グループを入力として複数のイ
   ンクリメンタの一つに対して出力し、該Ｊ番目の前記イ
   ンクリメンタへの該入力をＪ番目の非冗長グループとす
   る第１信号経路と、 （ｍ）入力として前記Ｊ番目の桁上げ−アウトを受取り
   、前記Ｊ番目の桁上げ−アウト（ｊ＞１）を複数のイン
   クリメンタ制御論理のうちの（Ｊ−１）番目のものに対
   して出力し、Ｊ番目の前記インクリメンタ制御論理への
   入力を（Ｊ＋１）番目の桁上げ−アウトとする第２信号
   経路と、 （ｎ）前記の非冗長商ビットのＪ番目のグループを受取
   り、前記Ｊ番目のグループのビットが全て１から成るか
   否かを示すＪ番目の桁上げ−伝播信号を出力する桁上げ
   −伝播論理回路と、 （ｏ）前記桁上げ−伝播論理から入力を受取り、前記Ｊ
   番目の桁上げ−伝播信号を（Ｊ−１）番目の前記インク
   リメンタ制御論理への入力として出力し、Ｊ番目の前記
   インクリメンタ制御論理への入力を（Ｊ＋１）番目の桁
   上げ−伝播信号とする第３信号経路と、 （ｐ）前記Ｊ番目のインクリメンタ制御論理は、桁上げ
   −イン信号を前記Ｊ番目のインクリメンタに提供し、こ
   の信号は、（ａ）（Ｊ＋１）番目の桁上げ−アウト信号
   が真であるか、又は（ｂ）（Ｊ＋１）番目の桁上げ−伝
   播信号が真で（Ｊ＋ｎ）番目の桁上げ−アウト信号も真
   でｎ＞１である場合に限って真であることと、（ｑ）前
   記商の丸めビットをインクリメントする丸め回路であっ
   て、前記丸めビットは前記商の維持される最下位ビット
   の二分の一の値を有するビットである丸め回路と、 （ｒ）前記の維持される最下位ビットの選択は、前記商
   が１より小さいか否かに依存することと、 （３）（１）最終部分剰余が負で最後の非冗長商グルー
   プが２に等しい場合を除いて、商が１より小さいか、又
   は（２）商が１以上で前記最終部分剰余が正である時に
   、桁上げ−イン信号を前記非冗長商ビットの最後の前記
   非冗長グループの最下位ビットに加える商訂正回路とか
   ら成ることを特徴とする除算器。 （１３）２より大きな基数の除算器において商同化を行
   なう方法であって、 （ａ）正商ビットのＪ番目のグループを負の商ビットの
   Ｊ番目グループに加えて非冗長商ビットのＪ番目のグル
   ープとＪ番目の桁上げ−アウト信号とを生成し、 （ｂ）非冗長商ビットの前記Ｊ番目のグループをＪ番目
   のインクリメンタに送り、 （ｃ）前記Ｊ番目の桁上げ−アウト信号をＪ番目の桁上
   げ−アウトラッチに格納し、 （ｄ）前記Ｊ番目の桁上げ−伝播信号をデマルチプレク
   スして各桁上げ−伝播信号をＪ番目の桁上げ−伝播ラッ
   チに格納し、 （ｅ）前記Ｊ番目の桁上げ−アウトラッチ及びＪ番目の
   桁上げ−伝播ラッチは、Ｊ番目の桁上げ−アウトが真で
   あるか、又は（Ｊ＋１）番目の桁上げ−伝播信号が真で
   （ｊ＋ｎ）番目の桁上げ−アウト信号が真でｎ＞１であ
   る場合に限ってＪ番目のインクリメンタのインクリメン
   トを生じさせるステップから成ることを特徴とする方法
   。 （１４）２より大きい基数の除算器において商同化を行
   なう装置であって、 （ａ）正の商ビットのＪ番目のグループを負の商ビット
   のＪ番目のグループに加えて非冗長商ビットのＪ番目の
   グループとＪ番目の桁上げ−アウト信号を生成する手段
   と、 （ｂ）非冗長商ビットの前記Ｊ番目のグループをＪ番目
   のインクリメンタに送る手段と、 （ｃ）前記Ｊ番目の桁上げ−アウト信号をＪ番目の桁上
   げ−アウトラッチに格納する手段と、（ｄ）前記Ｊ番目
   の桁上げ−伝播信号をデマルチプレクスして各桁上げ−
   伝播信号をＪ番目の桁上げ−伝播ラッチに格納する手段
   と、 （ｅ）前記Ｊ番目の桁上げ−アウトラッチ及びＪ番目の
   桁上げ−伝播ラッチは、Ｊ番目の桁上げ−アウトが真で
   あるか、又は（Ｊ＋１）番目の桁上げ−伝播信号が真で
   （ｊ＋ｎ）番目の桁上げ−アウト信号が真でｎ＞１であ
   る場合に限ってＪ番目のインクリメンタのインクリメン
   トを生じさせることと、から成ることを特徴とする装置
   。