JPS6038855A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6038855A JPS6038855A JP58146394A JP14639483A JPS6038855A JP S6038855 A JPS6038855 A JP S6038855A JP 58146394 A JP58146394 A JP 58146394A JP 14639483 A JP14639483 A JP 14639483A JP S6038855 A JPS6038855 A JP S6038855A
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- capacitor
- capacitors
- substrate
- recessed
- si3n4
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置およびその製造方法に関し、詳しく
は凹形キャパシタを含む半導体装置およびその製造方法
に関する。
は凹形キャパシタを含む半導体装置およびその製造方法
に関する。
１記１怠単位あたシ１つのキャパシタと１つの醒界効釆
トランジスタよ構成る１トランジスタ型メモリセルにお
いて、近年、第１図に示すように、キャパシタ部１に凹
部２を設けて実効キャパシタ面積全増大したものが提案
された。（特開昭５１−１３０１７８号）なお、第１図
において、メモリセル１個分は第１図破線ａで示されて
いる。
トランジスタよ構成る１トランジスタ型メモリセルにお
いて、近年、第１図に示すように、キャパシタ部１に凹
部２を設けて実効キャパシタ面積全増大したものが提案
された。（特開昭５１−１３０１７８号）なお、第１図
において、メモリセル１個分は第１図破線ａで示されて
いる。
第２図は、第１図のＡ−Ａ断面である。、（第１図では
ワードＩｗ９、ビット疏１２の配線パターン等を省略し
た。）このような凹形キャパシタのメモリセルでは、従
来の平面キャパシタのものに比べ、キャパシタ面積は大
幅に組手できるが、このセルを高密度に配置して大規模
メモリを構成しようとすると次の問題が生じる。す−な
ゎち、凹形キャパシタを近接して配置すると、矢印１３
で示したようなキャパシタ間のリーク電流が流れ易くな
シ、メモリ動作が不安定になるという現象が起こる。菓
子間を分離しているフィールド５ｉＯｚ７の直丁にＶよ
チャネルカット用の不純物拡散が通常行われるので、リ
ーク電流はポテンシャルの鞍部ができる矢印１３近傍で
流れ易い。また、キャパシタ間（ソース間）だけではな
く、キャパシタと隣接セルのコンタクト部３の間（ソー
ス・ドレーン間）でも同様のリーク電流が生じる・ 〔発明の目的〕 本発明の目的は、上記キャパシタ間（メモリセル間）の
リーク電流を防止した半導体装置およびその製造方法を
提供することにある。
ワードＩｗ９、ビット疏１２の配線パターン等を省略し
た。）このような凹形キャパシタのメモリセルでは、従
来の平面キャパシタのものに比べ、キャパシタ面積は大
幅に組手できるが、このセルを高密度に配置して大規模
メモリを構成しようとすると次の問題が生じる。す−な
ゎち、凹形キャパシタを近接して配置すると、矢印１３
で示したようなキャパシタ間のリーク電流が流れ易くな
シ、メモリ動作が不安定になるという現象が起こる。菓
子間を分離しているフィールド５ｉＯｚ７の直丁にＶよ
チャネルカット用の不純物拡散が通常行われるので、リ
ーク電流はポテンシャルの鞍部ができる矢印１３近傍で
流れ易い。また、キャパシタ間（ソース間）だけではな
く、キャパシタと隣接セルのコンタクト部３の間（ソー
ス・ドレーン間）でも同様のリーク電流が生じる・ 〔発明の目的〕 本発明の目的は、上記キャパシタ間（メモリセル間）の
リーク電流を防止した半導体装置およびその製造方法を
提供することにある。
凹形キャパシタをもとにして発生するリーク電流を防止
する本発明は、凹形キャパシタと半導体基板間に絶縁膜
を挿入するか、または凹形キャパシタよシも深い溝でセ
ル間を分離することによって、リーク゛成流通路を〜ｒ
ち切るものである。
する本発明は、凹形キャパシタと半導体基板間に絶縁膜
を挿入するか、または凹形キャパシタよシも深い溝でセ
ル間を分離することによって、リーク゛成流通路を〜ｒ
ち切るものである。
以下、実施例により本発明の詳細な説明する。
第３図は、本発明の一実施例ｒ示す工程図である。
まず、第３図（１）に示すように、周知のＬＯＣＯ８法
によって、フィールド５ｉ０２７全形成した後、３ｉ３
Ｎ４１５とＰＳＧ（リンガラス）１６の膜を被着し、キ
ャパシタの凹部を形成する部分を開口したホトレジスト
パターン１７を形成した。開口部は、フィールド５ｉＱ
２７の端部に位置させる。
によって、フィールド５ｉ０２７全形成した後、３ｉ３
Ｎ４１５とＰＳＧ（リンガラス）１６の膜を被着し、キ
ャパシタの凹部を形成する部分を開口したホトレジスト
パターン１７を形成した。開口部は、フィールド５ｉＱ
２７の端部に位置させる。
続いて、ＣＦ４にＨ２金約５チ混台したガスを用いた反
応性スパッタエツチング法で、ＰＳＧ１６゜５ｉａＮ４
１５．フィールドＳｉＯ□７およびバッド８ｊＣｈ１４
とＳｉ基板４をエッチした。この際、各材料のエツチン
グ速度比は、Ｓｉ３Ｎ４ ： ５ｉＯｚ：５ｉ＝２：２
：１程度になるようエツチング条件を選び、フィールド
５ｉ０２７のエツチングが完了した時点でエツチングを
終了した。次に、ホトレジス）１７を除去し、５ｊ３Ｎ
４１８を被着した。
応性スパッタエツチング法で、ＰＳＧ１６゜５ｉａＮ４
１５．フィールドＳｉＯ□７およびバッド８ｊＣｈ１４
とＳｉ基板４をエッチした。この際、各材料のエツチン
グ速度比は、Ｓｉ３Ｎ４ ： ５ｉＯｚ：５ｉ＝２：２
：１程度になるようエツチング条件を選び、フィールド
５ｉ０２７のエツチングが完了した時点でエツチングを
終了した。次に、ホトレジス）１７を除去し、５ｊ３Ｎ
４１８を被着した。
（第３図（２））
ＣＨ２Ｆ２ガスでの反応性スパッタエツチングを用いて
、５１３Ｎ４１８を方向的に選択エッチして、ｌＩ＋ｌ
ｌ壁に板層した５ｊ３Ｎ４１９を残し、続いて、ＣＣｔ
４と０２混合ガスの反応性スパッタエツチングでＳｉ
基板４に凹部２０を形成した。、（第３図（３））この
時のエツチング法としては、 Ｓｉ、Ｎ４１８とＳｉ基
板４をそれぞれ方向的かつ選択的にエッチできるもので
あれば上記以外のものでもよい。
、５１３Ｎ４１８を方向的に選択エッチして、ｌＩ＋ｌ
ｌ壁に板層した５ｊ３Ｎ４１９を残し、続いて、ＣＣｔ
４と０２混合ガスの反応性スパッタエツチングでＳｉ
基板４に凹部２０を形成した。、（第３図（３））この
時のエツチング法としては、 Ｓｉ、Ｎ４１８とＳｉ基
板４をそれぞれ方向的かつ選択的にエッチできるもので
あれば上記以外のものでもよい。
なお、ＰＳ０１６はＳ’５Ｎ４１５の保護のためもうけ
たものでめシ、省略することも可能である。
たものでめシ、省略することも可能である。
次に、ＰＳＧ１６をフッ酸溶液で除去し、四部２０のＳ
ｉ面を酸化した後、側壁および天面の８’３Ｎ４１５．
１９をリン酸溶液で除去し、ｐｏｌ ｙＢ ｉ （多結
晶シリコン）２２を、四部が先金に埋まらないように被
着した。（第３図（４））ここで、凹部の５ｉ（Ｊｚ２
１の下には、を化チャネルの発生を防止するため、基板
４と同導電型の不純物拡散層をイオン打込み法によって
形成しておくことが望ましい。
ｉ面を酸化した後、側壁および天面の８’３Ｎ４１５．
１９をリン酸溶液で除去し、ｐｏｌ ｙＢ ｉ （多結
晶シリコン）２２を、四部が先金に埋まらないように被
着した。（第３図（４））ここで、凹部の５ｉ（Ｊｚ２
１の下には、を化チャネルの発生を防止するため、基板
４と同導電型の不純物拡散層をイオン打込み法によって
形成しておくことが望ましい。
ｐｏｌｙ Ｓ ｉ ２２に、基板４と異なる導電型の不
純物を拡散し低抵抗化したｉ、ＣＣ４カスの反応性スパ
ッタエツチングによってＰｏ１ｙ ３ ｉ ２２にエッ
チした。こうすることによって、凹部側壁のｐｏＪｙＳ
ｉ２３のみが残存し、しかもこのｐｏｌｙＳｉは、フィ
ールド５ｉＯｚ７のない側の凹部側壁２４で基板４と接
続している。
純物を拡散し低抵抗化したｉ、ＣＣ４カスの反応性スパ
ッタエツチングによってＰｏ１ｙ ３ ｉ ２２にエッ
チした。こうすることによって、凹部側壁のｐｏＪｙＳ
ｉ２３のみが残存し、しかもこのｐｏｌｙＳｉは、フィ
ールド５ｉＯｚ７のない側の凹部側壁２４で基板４と接
続している。
次に、絶縁膜２５（例えば、ｂｉｏ□、 Ｓｉ３Ｎ４ま
たはその多層膜）と、Ｐｏ１ｙ Ｓ ｉ ２６ を４．
盾し、第３図ｆ６７に示すようなＭＯ８型キャパシタ金
形成した。
たはその多層膜）と、Ｐｏ１ｙ Ｓ ｉ ２６ を４．
盾し、第３図ｆ６７に示すようなＭＯ８型キャパシタ金
形成した。
以上のようにし−Ｃ形成し／こキャパシタは、第３図（
６）で明らかなように、基板４との境界に５ｉ０２２１
が挿入されておｐ１キャパシタ間のリーク電流が極めて
流れにくい構造になっている。
６）で明らかなように、基板４との境界に５ｉ０２２１
が挿入されておｐ１キャパシタ間のリーク電流が極めて
流れにくい構造になっている。
第４図は、上記製造工程ｒ平面的ｒト見た図である。フ
ィールドＳ！０２で囲わｔＬ７ヒ島状領域３０に対し凹
部を形成するパターン３１は、第４図（１）に示したよ
うに配置する。四部のパターン３１は島状領域３０に少
しでもかがっていれば良いので、リングラフィにおける
パターンの合わせ余裕は大きい。また、第、４図（２）
に示すように、形成されたキャパシタ部１は５１０ｇ２
１で周辺部と底部を囲ｔレ−ｃ、ｔ、−，６、矢印３２
．３３で示したキャパシタ間のリーク’ｔＭ、ｔ＆や欠
目Ｊ３４で示したキャパシタとピット線コンタクト部と
のリーク電流が生じにくいことは明らかである。なお、
キャパシタを囲っている５ｉｏ２２１は、隣接セル間で
接続してしまっても良い。
ィールドＳ！０２で囲わｔＬ７ヒ島状領域３０に対し凹
部を形成するパターン３１は、第４図（１）に示したよ
うに配置する。四部のパターン３１は島状領域３０に少
しでもかがっていれば良いので、リングラフィにおける
パターンの合わせ余裕は大きい。また、第、４図（２）
に示すように、形成されたキャパシタ部１は５１０ｇ２
１で周辺部と底部を囲ｔレ−ｃ、ｔ、−，６、矢印３２
．３３で示したキャパシタ間のリーク’ｔＭ、ｔ＆や欠
目Ｊ３４で示したキャパシタとピット線コンタクト部と
のリーク電流が生じにくいことは明らかである。なお、
キャパシタを囲っている５ｉｏ２２１は、隣接セル間で
接続してしまっても良い。
第５図は、Ｓｉ基板に形成した溝を絶縁材で充填する素
子分離法によって、厚い５ｉ０２３５でフィールドを形
成した例である。このような場合には、キャパシタ電極
２３と基板４との接続部２４を大きくすることができる
。
子分離法によって、厚い５ｉ０２３５でフィールドを形
成した例である。このような場合には、キャパシタ電極
２３と基板４との接続部２４を大きくすることができる
。
第６図は、さらに分離篩を深くした場合で、このように
キャパシタの凹部よシも深い絶縁材３６を形成したとき
には、第７図に示すように凹部２を配置し、従来通９基
板をキャパシタの一方の電極とすればよい。（第６図は
第７図のＨ−Ｂ断面である。）なお、このような場合に
は、島状領域３０と凹部２のパターン間の合わせ余裕は
小さくなるが、絶縁材３６か四部２の断面形状がＶ字形
になるようにしておけば、凹部２のパターンが島状領域
３０の端部にかかつても、キャパシタ面積が急激に減少
するようなことはない。
キャパシタの凹部よシも深い絶縁材３６を形成したとき
には、第７図に示すように凹部２を配置し、従来通９基
板をキャパシタの一方の電極とすればよい。（第６図は
第７図のＨ−Ｂ断面である。）なお、このような場合に
は、島状領域３０と凹部２のパターン間の合わせ余裕は
小さくなるが、絶縁材３６か四部２の断面形状がＶ字形
になるようにしておけば、凹部２のパターンが島状領域
３０の端部にかかつても、キャパシタ面積が急激に減少
するようなことはない。
上記のように、不発明によれば、凹形キャパシタの周囲
に絶縁膜が形成されるので、隣接キャパシタ間などで生
じるリーク′畦流を無くすことができる。したがって、
凹形キャパシタを含むメモリセルを近接して配置するこ
とができ、大規模業績回路を構成できる。
に絶縁膜が形成されるので、隣接キャパシタ間などで生
じるリーク′畦流を無くすことができる。したがって、
凹形キャパシタを含むメモリセルを近接して配置するこ
とができ、大規模業績回路を構成できる。
第１図は従来のメモリセルの平面図、第２図は第１図の
Ａ−Ａ断面図、第３図、第４図は本発明の実施例を示す
工程図、第５図、第６図は本発明の他の実施例を示す断
面図、第７図は第６図の平面図である。 ｌ・・・キャパシタ部、２．２０・・・凹部、３・・・
コンタクト部、４・・・Ｓｉ基板、５．２５・・・キャ
パシタ用絶縁膜、６，２２，２３．２６・・・１）ｏｌ
ｙ ｓ ｓ、 ７ 。 ３５．３６・・・フィールドｓｈｏ、、９・・・ワード
線、１２・・・ビット線、１３・・・リーク電流経路、
１５゜１８．１９・・・５ｉｓＮ４．２１・・・５１０
２．３０・・・島第 １ 図 Ｚ ｚ 図 ＜＋） １７ （？２ Ｂ （３） 第 ３［２］ （４） ２ （５） （乙シ ロ 第 ４ 図 （υ （Ｚ） 茗 ５ 図 不 ２ 図 第７図 Ｆ３ Ｂ
Ａ−Ａ断面図、第３図、第４図は本発明の実施例を示す
工程図、第５図、第６図は本発明の他の実施例を示す断
面図、第７図は第６図の平面図である。 ｌ・・・キャパシタ部、２．２０・・・凹部、３・・・
コンタクト部、４・・・Ｓｉ基板、５．２５・・・キャ
パシタ用絶縁膜、６，２２，２３．２６・・・１）ｏｌ
ｙ ｓ ｓ、 ７ 。 ３５．３６・・・フィールドｓｈｏ、、９・・・ワード
線、１２・・・ビット線、１３・・・リーク電流経路、
１５゜１８．１９・・・５ｉｓＮ４．２１・・・５１０
２．３０・・・島第 １ 図 Ｚ ｚ 図 ＜＋） １７ （？２ Ｂ （３） 第 ３［２］ （４） ２ （５） （乙シ ロ 第 ４ 図 （υ （Ｚ） 茗 ５ 図 不 ２ 図 第７図 Ｆ３ Ｂ
Claims (1)
- 【特許請求の範囲】 １、凹形のキャパシタを有する半導体装置ＶＣおいて、
該凸形キャパシタは、絶縁膜上に形成されており、該凹
形キャパシタの一方の電極が半導体基板に接続されてい
ることを特徴とする半導体装置。 ２、凹形キャパシタを記憶容量部とするメモリセルを有
する半導体メモリにおいて、上記メモリセルは上記凹形
キャパシタよシも深く形成された絶縁物によって分離さ
れている特許請求の範囲第り項記載の半導体装置。 ３、絶縁膜で分離された島状領域の端部にかかるように
半辱体基板Ｖｃ凹部を形成する工程と、該凹部内面を絶
縁膜で被憶する工程と、該絶縁膜上にキャパシタの下部
電極用の膜を形成し、上記島状領域の半導体基板と鬼気
的に接続する工程と、該下部電極膜上にキャパシタ用絶
縁膜および上部電極膜を形成しキャパシタを構成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146394A JPS6038855A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146394A JPS6038855A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038855A true JPS6038855A (ja) | 1985-02-28 |
| JPH0426217B2 JPH0426217B2 (ja) | 1992-05-06 |
Family
ID=15406704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146394A Granted JPS6038855A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038855A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184861A (ja) * | 1985-02-12 | 1986-08-18 | Matsushita Electronics Corp | 半導体装置 |
| JPS61208256A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 半導体記憶装置 |
| JPS61229349A (ja) * | 1985-04-03 | 1986-10-13 | Matsushita Electronics Corp | Ｍｏｓキヤパシタの製造方法 |
| JPH01217964A (ja) * | 1988-02-26 | 1989-08-31 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5422294A (en) * | 1993-05-03 | 1995-06-06 | Noble, Jr.; Wendell P. | Method of making a trench capacitor field shield with sidewall contact |
-
1983
- 1983-08-12 JP JP58146394A patent/JPS6038855A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184861A (ja) * | 1985-02-12 | 1986-08-18 | Matsushita Electronics Corp | 半導体装置 |
| JPS61208256A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 半導体記憶装置 |
| JPS61229349A (ja) * | 1985-04-03 | 1986-10-13 | Matsushita Electronics Corp | Ｍｏｓキヤパシタの製造方法 |
| EP0197762A2 (en) * | 1985-04-03 | 1986-10-15 | Matsushita Electronics Corporation | MOS capacitor and method of manufacturing the same |
| US4797719A (en) * | 1985-04-03 | 1989-01-10 | Matsushita Electronics Corporation | MOS capacitor with direct polycrystalline contact to grooved substrate |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5106774A (en) * | 1987-07-10 | 1992-04-21 | Kabushiki Kaisha Toshiba | Method of making trench type dynamic random access memory device |
| JPH01217964A (ja) * | 1988-02-26 | 1989-08-31 | Toshiba Corp | 半導体装置の製造方法 |
| US5422294A (en) * | 1993-05-03 | 1995-06-06 | Noble, Jr.; Wendell P. | Method of making a trench capacitor field shield with sidewall contact |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426217B2 (ja) | 1992-05-06 |
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