JP2536156B2 - 絶対値回路 - Google Patents
絶対値回路Info
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- JP2536156B2 JP2536156B2 JP1146343A JP14634389A JP2536156B2 JP 2536156 B2 JP2536156 B2 JP 2536156B2 JP 1146343 A JP1146343 A JP 1146343A JP 14634389 A JP14634389 A JP 14634389A JP 2536156 B2 JP2536156 B2 JP 2536156B2
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- JP
- Japan
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- transistor
- absolute value
- output
- resistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶対値回路に係り、特に入力電圧の絶対値を
低インピーダンスの電圧で出力する絶対値回路に関す
る。
低インピーダンスの電圧で出力する絶対値回路に関す
る。
第５図は、従来のこの種の絶対値回路の回路図であ
る。第５図を参照すると、正転入力が基準電位に接続さ
れた第１の演算増幅器３と、アノードがこの出力に接続
され、カソードがこの反転入力に接続された第１のダイ
オード６と、カソードがこの出力に接続された第２のダ
イオード５と、演算増幅器３の反転入力とダイオード５
のアノードとの間に接続された第１の抵抗８と、VIN信
号入力端子１と演算増幅器３の反転入力端との間に接続
された第２の抵抗７と、正転入力が基準電位に接続され
た第２の演算増幅器４と、ダイオード５のアノードと演
算増幅器４の反転入力との間に接続された第３の抵抗10
と、反転入力と出力との間に接続された第４の抵抗11
と、VIN信号入力端子１と演算増幅器４の反転入力との
間に接続された第５の抵抗９とから構成されている。そ
してVIN信号を入力端子１に印加し、出力にVIN信号の絶
対値電圧VOUTを出力するようにしたものである。次にこ
の従来回路の動作説明を行う。まず、VIN信号が正の場
合を考えるとこの時ダイオード５がオンし、ダイオード
６がオフする。従って、この時の出力電圧VOUT(+)は、
次式となる。
る。第５図を参照すると、正転入力が基準電位に接続さ
れた第１の演算増幅器３と、アノードがこの出力に接続
され、カソードがこの反転入力に接続された第１のダイ
オード６と、カソードがこの出力に接続された第２のダ
イオード５と、演算増幅器３の反転入力とダイオード５
のアノードとの間に接続された第１の抵抗８と、VIN信
号入力端子１と演算増幅器３の反転入力端との間に接続
された第２の抵抗７と、正転入力が基準電位に接続され
た第２の演算増幅器４と、ダイオード５のアノードと演
算増幅器４の反転入力との間に接続された第３の抵抗10
と、反転入力と出力との間に接続された第４の抵抗11
と、VIN信号入力端子１と演算増幅器４の反転入力との
間に接続された第５の抵抗９とから構成されている。そ
してVIN信号を入力端子１に印加し、出力にVIN信号の絶
対値電圧VOUTを出力するようにしたものである。次にこ
の従来回路の動作説明を行う。まず、VIN信号が正の場
合を考えるとこの時ダイオード５がオンし、ダイオード
６がオフする。従って、この時の出力電圧VOUT(+)は、
次式となる。
ここで、R1は抵抗８の抵抗値,R2は抵抗７の抵抗値,R3
は抵抗10の抵抗値,R4は抵抗11の抵抗値,R5は抵抗９の抵
抗値である。
は抵抗10の抵抗値,R4は抵抗11の抵抗値,R5は抵抗９の抵
抗値である。
今、R1＝R2＝R3/2＝R4＝R5とすると、前記（）式は次
のようになる。
のようになる。
VOUT(+)＝2VIN−VIN＝VIN ……（２） 次にVIN信号が負の場合を考えると、この時ダイオー
ド５がオフし、ダイオード６がオンする。従って、演算
増幅器３の出力はダイオード６の順方向電圧VFであり、
ダイオード５がオフしているから、抵抗8,10には電流が
流れない。従って、この時の出力電圧VOUT(-)は次式と
なる。
ド５がオフし、ダイオード６がオンする。従って、演算
増幅器３の出力はダイオード６の順方向電圧VFであり、
ダイオード５がオフしているから、抵抗8,10には電流が
流れない。従って、この時の出力電圧VOUT(-)は次式と
なる。
ここで、前記の条件と同様に、R4＝R5なら、前記
（３）式は次のようになる。
（３）式は次のようになる。
VOUT(-)＝−VIN ……（４） 負のVIN信号の絶対値が正の値に変換される。前記
（２），（４）式より、入力信号VINと出力電圧VOUTの
関係は次のようになる。
（２），（４）式より、入力信号VINと出力電圧VOUTの
関係は次のようになる。
VOUT＝|VIN| ……（５） このように、VINが正の時も負の時も出力は正にな
り、結果として入力信号の絶対値が出力に得られる。
り、結果として入力信号の絶対値が出力に得られる。
前述した従来の絶対値回路は、演算増幅器3,4が２個
と、ダイオード5,6が２個、そして相対精度を必要とす
る抵抗7,8,9,10,11が５本も必要であるから、多くの高
価な部品を必要とする欠点があった。又、回路電流も、
２個の演算増幅器3,4で消費する電流分の他、５本の抵
抗で消費する電流分もあり、消費電力が大きいという欠
点もあった。
と、ダイオード5,6が２個、そして相対精度を必要とす
る抵抗7,8,9,10,11が５本も必要であるから、多くの高
価な部品を必要とする欠点があった。又、回路電流も、
２個の演算増幅器3,4で消費する電流分の他、５本の抵
抗で消費する電流分もあり、消費電力が大きいという欠
点もあった。
本発明の目的は、前記欠点が解消され、構成部品が少
なくて済み、消費電力も低減させた絶対値回路を提供す
ることにある。
なくて済み、消費電力も低減させた絶対値回路を提供す
ることにある。
本発明の絶対値回路の構成は、反転入力がベースに印
加される第１トランジスタ、及び第１の正転入力がベー
スに印加される第２のトランジスタを有する差動増幅器
と、前記第２のトランジスタのエミッタ及びコレクタに
各々共通接続され、かつベースに第２の正転入力が印加
される第３のトランジスタと、前記第１のトランジスタ
のコレクタを入力とする演算増幅器と、前記反転入力と
前記演算増幅器の出力との間に接続された第１の抵抗
と、一端が前記反転入力に接続された第２の抵抗とを備
え、前記第１の正転入力と前記第２の抵抗の他端とを接
続して信号入力端子となし、前記第２の正転入力を所定
の基準電圧に接続したことを特徴とする。
加される第１トランジスタ、及び第１の正転入力がベー
スに印加される第２のトランジスタを有する差動増幅器
と、前記第２のトランジスタのエミッタ及びコレクタに
各々共通接続され、かつベースに第２の正転入力が印加
される第３のトランジスタと、前記第１のトランジスタ
のコレクタを入力とする演算増幅器と、前記反転入力と
前記演算増幅器の出力との間に接続された第１の抵抗
と、一端が前記反転入力に接続された第２の抵抗とを備
え、前記第１の正転入力と前記第２の抵抗の他端とを接
続して信号入力端子となし、前記第２の正転入力を所定
の基準電圧に接続したことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の絶対値回路を示す回路図
である。
である。
第１図を参照すると、本実施例の絶対値回路は、エミ
ッタとコレクタが各々相互接続されたNPNトランジスタ2
2,23と、エミッタがトランジスタ22,23のエミッタに共
通接続され、トランジスタ22,23と差動増幅器を構成す
るNPNトランジスタ21と、トランジスタ21,22とトランジ
スタ23の差動段の能動負荷として働くカレントミラー回
路29と、前記能動負荷によりシングル・エンドに変換さ
れた信号を、電圧及び電流増幅する増幅段31と、共通接
続されたトランジスタ21,22,23のエミッタと負電源V-と
の間に接続されて前記差動段バイアス用としての定電流
源IOと、トランジスタ21のベースと、演算増幅器31の出
力端子２との間に接続された抵抗値RFを有する抵抗27
と、入力端子１とトランジスタ21のベース間に接続され
た抵抗値RSを有する抵抗28とを含み、構成されている。
ッタとコレクタが各々相互接続されたNPNトランジスタ2
2,23と、エミッタがトランジスタ22,23のエミッタに共
通接続され、トランジスタ22,23と差動増幅器を構成す
るNPNトランジスタ21と、トランジスタ21,22とトランジ
スタ23の差動段の能動負荷として働くカレントミラー回
路29と、前記能動負荷によりシングル・エンドに変換さ
れた信号を、電圧及び電流増幅する増幅段31と、共通接
続されたトランジスタ21,22,23のエミッタと負電源V-と
の間に接続されて前記差動段バイアス用としての定電流
源IOと、トランジスタ21のベースと、演算増幅器31の出
力端子２との間に接続された抵抗値RFを有する抵抗27
と、入力端子１とトランジスタ21のベース間に接続され
た抵抗値RSを有する抵抗28とを含み、構成されている。
そして、共通接続されたトランジスタ22,23のコレク
タは、前記カレントミラー回路29の入力端子に接続さ
れ、トランジスタ21のコレクタは、カレントミラー回路
29の出力端子に接続されている。又、カレントミラー回
路29の共通端子30は、正電源端V+に接続される。トラン
ジスタ23のベースは基準電位に接続され、トランジスタ
22のベースは抵抗28の一端と、入力端子１に共通接続さ
れる。そして演算増幅器31の出力が、本絶対値回路の出
力端子２となる。
タは、前記カレントミラー回路29の入力端子に接続さ
れ、トランジスタ21のコレクタは、カレントミラー回路
29の出力端子に接続されている。又、カレントミラー回
路29の共通端子30は、正電源端V+に接続される。トラン
ジスタ23のベースは基準電位に接続され、トランジスタ
22のベースは抵抗28の一端と、入力端子１に共通接続さ
れる。そして演算増幅器31の出力が、本絶対値回路の出
力端子２となる。
ここで、前記入力端子１に印加される入力信号VINが
正の時、トランジスタ23はカットオフし、入力段はトラ
ンジスタ21,22の差動増幅動作をする。この時、トラン
ジスタ21のベース電位とトランジスタ22のベース電位
は、イマジナリーショートとなり、抵抗28に電流は流れ
ず、出力端子２の電位VOUT(+)は、VINと同じ電圧が出力
される。従って、全体として電圧フォロワ動作となる。
即ち、次式となる。
正の時、トランジスタ23はカットオフし、入力段はトラ
ンジスタ21,22の差動増幅動作をする。この時、トラン
ジスタ21のベース電位とトランジスタ22のベース電位
は、イマジナリーショートとなり、抵抗28に電流は流れ
ず、出力端子２の電位VOUT(+)は、VINと同じ電圧が出力
される。従って、全体として電圧フォロワ動作となる。
即ち、次式となる。
VOUT(+)＝VIN ……（６） 次に、入力信号VINが負の時の動作を考える。この
時、トランジスタ22はカットオフとなり、入力段はトラ
ンジスタ21,23の差動増幅器動作をする。そして、トラ
ンジスタ21,23のベース電位は、イマジナリーショート
となり、トランジスタ23のベースはトランジスタ21のベ
ース電位と同じ基準電位となる。従って、全体として反
転アンプ動作となる。即ち、この時の出力電位をV
OUT(-)とすると、次式となる。
時、トランジスタ22はカットオフとなり、入力段はトラ
ンジスタ21,23の差動増幅器動作をする。そして、トラ
ンジスタ21,23のベース電位は、イマジナリーショート
となり、トランジスタ23のベースはトランジスタ21のベ
ース電位と同じ基準電位となる。従って、全体として反
転アンプ動作となる。即ち、この時の出力電位をV
OUT(-)とすると、次式となる。
ここで、RS＝RFならば、次式が得られる。
VOUT(-)＝−VIN ……（８） （８）式は、負の入力電圧VINの反転、即ち正のVINが
得られたことを示す。よって前記（６），（８）式よ
り、入力信号VINが正の時も負の時も出力電圧VOUTは正
となり、しかも入力信号の絶対値と等しい値となる。従
って、すべての入力信号に対して出力電圧VOUTは、次式
となる。
得られたことを示す。よって前記（６），（８）式よ
り、入力信号VINが正の時も負の時も出力電圧VOUTは正
となり、しかも入力信号の絶対値と等しい値となる。従
って、すべての入力信号に対して出力電圧VOUTは、次式
となる。
VOUT＝|VIN| ……（９） かくて、絶対値回路が実現できたことになる。この時
の入力信号VIN対出力電圧VOUTの特性図を第２図に示
す。第２図から明白なように、前記（９）式の通りとな
る。
の入力信号VIN対出力電圧VOUTの特性図を第２図に示
す。第２図から明白なように、前記（９）式の通りとな
る。
本実施例は、従来の絶対値回路と異なり、相対精度を
必要とする抵抗は２本だけで、その他入力トランジスタ
を１個追加した演算増幅器１個で、高精度の絶対値回路
が構成できる。
必要とする抵抗は２本だけで、その他入力トランジスタ
を１個追加した演算増幅器１個で、高精度の絶対値回路
が構成できる。
第３図は本発明の他の実施例の反転型の絶対値回路図
を示す回路図である。
を示す回路図である。
第３図において、本実施例では、第１図におけるトラ
ンジスタ21,22,23を逆極性のPNPトランジスタ21′,2
2′,23′に置き換え、定電流源IOの極性も反転して、か
つ正電源V+と前記PNPトランジスタ21′,22′,23′の共
通接続されたエミッタとの間に接続される。前記PNPト
ランジスタの能動負荷として働くカレントミラー回路2
9′と共通端子30′は負電源V-端に接続される。
ンジスタ21,22,23を逆極性のPNPトランジスタ21′,2
2′,23′に置き換え、定電流源IOの極性も反転して、か
つ正電源V+と前記PNPトランジスタ21′,22′,23′の共
通接続されたエミッタとの間に接続される。前記PNPト
ランジスタの能動負荷として働くカレントミラー回路2
9′と共通端子30′は負電源V-端に接続される。
その他の接続は、第１図と同じであるので、その説明
を省略する。
を省略する。
本実施例において、入力信号VINが負の時、トランジ
スタ23′はカットオフとなり、入力段はトランジスタ2
1′,22′の差動増幅器動作をする。次に、入力信号VIN
が正の時はトランジスタ22′がカットオフとなり、入力
段はトランジスタ21′,23′の差動増幅器動作をする。
スタ23′はカットオフとなり、入力段はトランジスタ2
1′,22′の差動増幅器動作をする。次に、入力信号VIN
が正の時はトランジスタ22′がカットオフとなり、入力
段はトランジスタ21′,23′の差動増幅器動作をする。
基本動作は、第１図の場合と同様であるのでその他の
説明を省略する。結果として、入出力の関係式は、第４
図に示すように、次式となる。
説明を省略する。結果として、入出力の関係式は、第４
図に示すように、次式となる。
VOUT＝−|VIN| ……（10） 即ち、入力電圧の絶対値の反転出力が得られる。
以上説明したように、本発明は、２本の抵抗と、入力
差動段にトランジスタを１個追加した１個の演算増幅器
だけで済み、しかも高精度の絶対値回路が実現できると
いう効果があり、特に他の実施例にも示すように、入力
差動段のトランジスタの極性が反対にするだけで、反転
型の絶対値回路が簡単に実現できるという効果もある。
差動段にトランジスタを１個追加した１個の演算増幅器
だけで済み、しかも高精度の絶対値回路が実現できると
いう効果があり、特に他の実施例にも示すように、入力
差動段のトランジスタの極性が反対にするだけで、反転
型の絶対値回路が簡単に実現できるという効果もある。
第１図は本発明の一実施例の絶対値回路の回路図、第２
図は第１図の回路図の入出力特性図、第３図は本発明の
他の実施例の絶対値回路の回路図、第４図は第２図の回
路図の入出力特性図、第５図は従来の絶対値回路図であ
る。 １……入力端子、２……出力端子、V+……正電源端子電
圧、V-……負電源端子電圧、VIN……入力端子電圧、V
OUT……出力端子電圧、29,29′……カレントミラー回
路、31,31′……増幅器、3,4……演算増幅器、IO……定
電流源、21,22,23……NPNトランジスタ、21′,22′,2
3′……PNPトランジスタ、７乃至11,27,28……抵抗、5,
6……ダイオード、30……共通端子。
図は第１図の回路図の入出力特性図、第３図は本発明の
他の実施例の絶対値回路の回路図、第４図は第２図の回
路図の入出力特性図、第５図は従来の絶対値回路図であ
る。 １……入力端子、２……出力端子、V+……正電源端子電
圧、V-……負電源端子電圧、VIN……入力端子電圧、V
OUT……出力端子電圧、29,29′……カレントミラー回
路、31,31′……増幅器、3,4……演算増幅器、IO……定
電流源、21,22,23……NPNトランジスタ、21′,22′,2
3′……PNPトランジスタ、７乃至11,27,28……抵抗、5,
6……ダイオード、30……共通端子。
Claims (1)
- 【請求項１】反転入力がベースに印加される第１のトラ
ンジスタ、及び第１の正転入力がベースに印加される第
２のトランジスタを有する差動増幅器と、前記第２のト
ランジスタのエミッタ及びコレクタに各々共通接続さ
れ、かつベースに第２の正転入力が印加される第３のト
ランジスタと、前記第１のトランジスタのコレクタを入
力とする演算増幅器と、前記反転入力と前記演算増幅器
の出力との間に接続された第１の抵抗と、一端が前記反
転入力に接続された第２の抵抗とを備え、前記第１の正
転入力と前記第２の抵抗の他端とを接続して信号入力端
子となし、前記第２の正転入力を所定の基準電圧に接続
したことを特徴とする絶対値回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146343A JP2536156B2 (ja) | 1989-06-07 | 1989-06-07 | 絶対値回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146343A JP2536156B2 (ja) | 1989-06-07 | 1989-06-07 | 絶対値回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0310410A JPH0310410A (ja) | 1991-01-18 |
| JP2536156B2 true JP2536156B2 (ja) | 1996-09-18 |
Family
ID=15405558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146343A Expired - Lifetime JP2536156B2 (ja) | 1989-06-07 | 1989-06-07 | 絶対値回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536156B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295153A (en) * | 1976-02-06 | 1977-08-10 | Nippon Chemical Ind | Phase sensitive detecting circuit |
| JPS6146566A (ja) * | 1984-08-13 | 1986-03-06 | Victor Co Of Japan Ltd | 絶対値回路 |
| JPS62194468A (ja) * | 1986-02-21 | 1987-08-26 | Hitachi Ltd | 整流回路 |
-
1989
- 1989-06-07 JP JP1146343A patent/JP2536156B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295153A (en) * | 1976-02-06 | 1977-08-10 | Nippon Chemical Ind | Phase sensitive detecting circuit |
| JPS6146566A (ja) * | 1984-08-13 | 1986-03-06 | Victor Co Of Japan Ltd | 絶対値回路 |
| JPS62194468A (ja) * | 1986-02-21 | 1987-08-26 | Hitachi Ltd | 整流回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0310410A (ja) | 1991-01-18 |
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