KR830001979B1

KR830001979B1 - 전력 증폭 회로

Info

Publication number: KR830001979B1
Application number: KR1019800001551A
Authority: KR
Inventors: 히로야스 야마구찌; 다까시 이시이
Original assignee: 도오꾜오 시바우라덴기 가부시기가이샤; 이와다 가즈오
Priority date: 1980-04-15
Filing date: 1980-04-15
Publication date: 1983-09-29
Also published as: KR830003973A

Abstract

내용 없음.

Description

전력 증폭 회로

제1도는 본 발명에 따른 전력 증폭회로의 일실시예를 나타내는 회로 구성도.

제2도는 동 실시예의 동작을 설명하기 위한 특성도.

제3도는 본 발명의 다른 실시예를 나타내는 회로구성도.

본 발명은 전력 증폭회로의 개량에 관한 것이다.

일반적으로 전력증폭회로는 집적회로(IC)화 될 경우, 그 출력단에 준콤플리멘타리(Comple-mentary)형 싱글엔디드 푸시풀(Single-ended-push-pull)(SEPP) 증폭회로를 사용하고 있다.

그런데, 집적회로(IC)화에 있어서 대전류용의 PNP형 트랜지스터는 그 제조가 곤란하고, 특히 래터럴(lateral)형(멀티콜렉터) PNP트랜지스터는 전류용량이 적고 전류증폭률이 작은 동시에, 이득대역폭적(f_r)가 낮기 때문에 발진이 쉬운 등의 문제가 있었고, 대출력을 얻기 힘드는 등의 문제가 있었다.

또, 종래보다 전력증폭회로의 출력단을 콤플리멘타리형으로 하지 않고, 동극성, 즉 NPN형의 트랜지스터만을 사용하여 구성하는 것을 생각할 수 있으나, 이와같이 하면, AB급 동작을 행할 경우, 출력단 트랜지스터의 아이들 전류의 설정이 곤란하다.

본 발명은 상기 사정을 고려하여 연구된 것으로서, 아이들 전류의 설정이 용이하고 대출력을 얻을 수 있고 또 안정하고 확실하게 동작할 수 있음과 동시에 집적회로화에 적합한 극히 양호한 전력증폭회로를 제공하는 것을 목적으로 한다.

이하 본 발명의 일 실시예를 도면에 따라 상세하게 설명한다. 제1도에 있어서 (11)은 피전력증폭신호가 공급되는 입력단자이고, 예를들면 잭등으로 구성되는 것으로서 그 바깥쪽단자(111)은 접지되고, 안쪽단자(112)는 콘덴서(C₁)을 개재하여 PNP형의 트랜지스터(Q₁)의 베이스에 접속되어있다.

이 콘덴서(C₁)과 트랜지스터(Q₁)의 베이스와의 접속점은 저항(R₁)을 개재하여 접지되어있다. 또, 상기 트랜지스터(Q₁)의 에미터는 다른 PNP형의 트랜지스터(Q₂)의 에미터와 접속되고, 그 접속점은 저항(R₂)를 개재하여 직류전압+Vcc가 인가된 전원단자(12)에 접속되었다. 또, 상기 트랜지스터(Q₁), (Q₂)의 콜렉터는 저항(R₃), (R₄)를 특별히 개재하여 공통 접속되고, 그 접속점은 저항(R₅)를 개재하여 직류전압-Vee가 인가된 전원단자(13)에 접속되어 있다.

그리고, 상기저항(R₁) 내지 (R₅), 콘덴서(C₁) 및 트랜지스터(Q₁), (Q₂)로 구성된 회로가 전력 증폭회로의 전치증폭회로(14)를 구성하는 것이다.

또, 상기 트랜지스터(Q₁), (Q₂)의 각 콜렉터와 저항(R₃), (R₄)와의 각 접속점은, NPN형의 트랜지스터(Q₃), (Q₄)의 각 베이스에 각각 접속되어있다. 이 트랜지스터(Q₃), (Q₄)의 각 에미터는 공통 접속되고, 그 접속점은 저항(R₆)을 개재하여 전원단자(13)에 접속되어있다. 또, 상기 트랜지스터(Q₃), (Q₄)의 각 콜렉터는 저항(R₇), (R₈)을 각가 개재하여, 후술하는 부전원 라인(15)에 접속되어 있다.

그리고, 상기 저항(R₆) 내지 (R₈) 및 트랜지스터(Q₃), (Q₄)로 구성되는 회로가 전력증폭회로의 드라이브회로(16)을 구성하는 것이다.

또, 상기 트랜지스터(Q₃)의 콜렉터와 저항(R₇)와의 접속점은 NPN형의 트랜지스터(Q₅)의 베이스에 접속되어 있다. 이 트랜지스터(Q₅)의 콜렉터는 부전원라인(15)에 접속되고, 에미터는 다른 출력용의 NPN형의 트랜지스터(Q₆)의 베이스에 접속되어 있다. 또, 상기 트랜지스터(Q₆)의 콜렉터는 전원단자(12)에 접속되어 그 접속점은 저항(R₉)을 개재하여 부전원라인(15)에 접속되어 있다.

한편, 상기 트랜지스터(Q₄)의 콜렉터와 저항(R₈)와의 접속점은 NPN형의 트랜지스터(Q₇)의 베이스에 접속되어 있다. 이 트랜지스터(Q₇)의 콜렉터는 저항(R₁₀)을 개재하여 전원단자(12)에 접속되고, 에미터는 다른 출력용의 NPN형의 트랜지스터(Q₈)의 베이스에 접속되어 있다. 또 상기 트랜지스터(Q₈)의 에미터는 전원단자(13)에 접속되고, 콜렉터는 상기 트랜지스터(Q₆)의 에미터에 접속되어 있다. 또 상기 트랜지스터(Q₆)의 에미터와 트랜지스터(Q₈)의 콜렉터와의 접속점은 저항(R₁₁)을 개재하여 상기 전치증폭회로(14)의 트랜지스터(Q₂)의 베이스에 접속되어 있다. 이 저항(R₁₁)과 트랜지스터(Q₂)의 베이스와의 접속점은 저항(R₁₂)를 개재하여 접지되어 있다.

또, 상기 트랜지스터(Q₆)의 에미터와 트랜지스터(Q₈)의 콜렉터와의 접속점은 콘덴서(C₂)를 개재하여 부전원라인(15)에 접속됨과 동시에, 예를들면 잭등으로 구성되는 출력단자(17)의 안쪽단자(171)에 접속되어 있다. 이 출력단자(17)의 바깥쪽단자(172)는 저항(R₁₃)을 개재하여 접지되어 있다.

그리고 상기 트랜지스터(Q₅) 내지 (Q₈) 및 저항(R₁₀)으로 구성된 회로가, 전력증폭회로의 출력회로(18)을 구성하는 것이다.

또, 상기 트랜지스터(Q₆)의 베이스는 저항(R₁₄)를 개재하여 NPN형의 트랜지스터(Q₉)의 베이스에 접속되어 있다. 이 트랜지스터(Q₉)의 에미터는 저항(R₁₅)를 개재하여 트랜지스터(Q₆)의 에미터와 트랜지스터(Q₈)의 콜렉터와의 접속점에 접속되어 있다. 또, 상기 트랜지스터(Q₈)의 베이스는 저항(R₁₆)을 개재하여 NPN형의 트랜지스터(Q₁₀)의 베이스에 접속되어 있다. 이 트랜지스터(Q₁₀)의 에미터는 저항(R₁₇)을 개재하여 전원단자(13)에 접속되어 있다.

그리고, 상기 저항(R₁₄) 내지 (R₁₇) 및 트랜지스터(Q₉), (Q₁₀)으로 구성되는 회로가 상기 출력회로(18)의 각 트랜지스터(Q₆), (Q₈)의 동작 전류를 특별히 검출하는 검출회로(19)를 구성하는 것이다.

또, 상기 트랜지스터(Q₉)의 콜렉터는 PNP형의 트랜지스터(Q₁₁)의 콜렉터에 접선되어 있다. 이 트랜지스터(Q₁₁)의 에미터는 부전원라인(15)에 접속되고, 베이스는 이 트랜지스터(Q₁₁)의 콜렉터와 트랜지스터(Q₉)의 콜렉터와의 접속점에 접속됨과 동시에 NPN형의 트랜지스터(Q₁₂)의 베이스에 접속되어 있다. 그리고, 상기 트랜지스터(Q₁₂)의 콜렉터는 부전원라인(15)에 접속되고, 에미터는 상기 검출회로(19)의 트랜지스터(Q₁₀)의 콜렉터에 접속됨과 동시에 PNP형의 트랜지스터(Q₁₃)의 베이스에 접속되어 있다.

이 트랜지스터(Q₁₃)의 에미터는 NPN형의 트랜지스터(Q₁₄)의 에미터에 접속되고, 콜렉터는 상기 전치 증폭회로(14)를 구성하는 저항(R₃) 내지 (R₅)의 접속점에 접속되어 있다. 또 상기 트랜지스터(Q₁₄)의 콜렉터 및 베이스는 다같이 부전원라인(15)에 접속되어 있다.

그리고 상기 트랜지스터(Q₁₁) 내지 (Q₁₄)로 구성되는 회로가 상기 검출회로(19)의 트랜지스터(Q₉)과 (Q₁₀)으로부터의 출력을 합성하여 후술하는 관계를 이루고, 상기 전치증폭회로(14)에 귀환하는 연산궤환 회로(20)을 구성로는 것이다.

상기와 같은 구성이된 전력증폭회하에 있어서, 그 전체적인 동작에 대하여 간단히 설명하겠다. 우선, 입력단자(11)에, 예를들면 접지전위를 기준으로 하여 정의 반 사이클 및 부의 반 사이클을 교대교대로 반복하는 정현파상의 피전력증폭신호가 공급되었다고 가정한다. 그러면, 이 피전력증폭신호는 콘덴서(C₁) 및 (R₁)으로 구성될때 정수회로를 개재하여 전치증폭회로(14)의 트랜지스터(Q₁)에 공급된다. 여기에서 트랜지스터(Q₁), (Q₂)는 에미터 공통이기 때문에 차동증폭기로서 동작하고, 그 각 콜렉터로부터는 상기 피전력증폭신호의 부의 반 사이클 및 정의 반 사이클이 각각 증폭되어 드라이브회로(16)의 트랜지스터(Q₃), (Q₄)에 출력된다. 그렇게되면 트랜지스터(Q₃), (Q₄)의 콜렉터에는 상기 트랜지스터(Q₁), (Q₂)의 콜렉터 출력에 적합한 전류, 즉 상기 피전력증폭신호의 부의 반 사이클 및 정의 반 사이클에 대응한 증폭전류가 출력된다. 그리고 이 드라이브회로(16)의 각 트랜지스터(Q₃), (Q₄)의 콜렉터 출력은 출력회로(18)을 구성하는 트랜지스터(Q₅), (Q₇)에 각각 공급된다. 이 때문에 상기 트랜지스터(Q₅), (Q₇)과 각각 다아링톤(darlington) 접속되는 트랜지스터(Q₆), (Q₈)의 콜렉터에는 상기 피전력 증폭신호의 부의 반 사이클 및 정의 반 사이클에 대응한 증폭전류가 흘러, 출력단자(17)에서 출력된다. 즉 출력회로(18)은 피전력증폭신호의 정 및 부의 반 사이클을 각각 증폭하는 푸시풀 구성으로 되어 있다.

여기에서 상기 출력회로(18)의 트랜지스터(Q₆), (Q₈)의 베이스전류, 즉 동작전류는 검출회로(19)의 트랜지스터(Q₉), (Q₁₀)의 베이스에 각각 공급된다. 그리고, 이 트랜지스터(Q₉), (Q₁₀)의 콜렉 전류는 연산궤환회로(20)에서 합성되어 그 합성전류가 트랜지스터(Q₁₃)의 콜렉터에서 출력되어 상기 전치증폭회로(14)에 귀환되는 것이다.

여기에서, 상기 연산궤환회로(20)의 상세한 동작에 대하여 설명한다. 우선, 트랜지스터(Q₆)와 (Q₉) 및 트랜지스터(Q₈)과 (Q₁₀)와의 에미터 면적비를 N:1, 트랜지스터(Q₆)의 동작전류를 I_VPNP형의 트랜지스터(Q₁₁)의 포화전류를 I_SP, 로 하면 다이오드 접속된 트랜지스터(Q₁₁)의 베이스 에미터간 전압[V_BE(Q₁₁)]은 다음의 식이 된다.

단 K : 볼쯔만 정수 T : 절대 온도 q : 전자의 전하

또, 트랜지스터(Q₈)의 동작전류 I_L, NPN형의 트랜지스터(Q₁₂)의 포화전류를 I_SN, 으로 하면 트랜지스터(Q₁₂)의 베이스에미터간 전압(V_BE(Q)]는 다음식과 같다.

한편, 트랜지스터(Q₁₃), (Q₁₄)를 흐르는 전률를 I_F로 하면 트랜지스터(Q₁₃), (Q₁₄)의 각 베이스 에미터간전압[V_BE(Q₁₃)], [V_BE(Q₁₄)]의 합은 모놀리틱 IC에서는 트랜지스터 Q₁₃, Q₁₄의 포화전류는 각각 같은 형식의 트랜지스터 Q₁₁, Q₁₂의 포화전류와 대략 같으므로 다음과 같은 식이 된다.

여기서 제1도에서 보는 바와같이 상기(3)식은 상기[V_BE(Q₁₁)]과 [V_BE(Q₁₂)]와의 합과 같기 때문에, 결국

그래서 상기 트랜지스터(Q₉), (Q₁₀)을 흐르는 전류I₃, I₄는

I₃=1 NIv, I₄=1 NI_L……(5)

가 되기 때문에 상기(4)식은

I_F=√I₃×I₄……(6)

가 된다.

그리고 상기 I_F는 상기 전치증폭회로(14)의 저항(R₅)에 궤환됨으로,

V_BE(Q₄), V_BE(Q₃) : 트랜지스터(Q₄), (Q₃)의 각 베이스에미터간 전압.

IQ, IQ₂, IQ₃, IQ₄: 트랜지스터 (Q₁), (Q₂) (Q₃), (Q₄)의 콜렉터전류

β : 전류증폭율로 주어지는 대략 일정한 값이 되고, 무신호에는

Iv≒I_L

임의로, 트랜지스터(Q₆), (Q₈)의 아이들전류(IC idle)는

IC idle=N×IF

로 정해진다. 여기에서 상기 입력단(11)에 피전력 증폭신호가 공급되면, 이 피전력증폭신호의 예를들어 부의 반 사이클로 트랜지스터(Q₆)의 전류 I_V가 증가하면 트랜지스터(Q₈)의 전류 I_L는 감소하고, 정의 반 사이클에서는 상기 I_L의 증가와 함께 I_V가 감소하여 결국 제2도에서 실선(實線)으로 나타내는 것과 같은 특성을 얻을 수 있고, AB급 푸시풀 동작을 행한다.

또, 제2도에 있어서 횡축은 출력전압 V-접쇄선(點鎖線)으로 나타내는 것은 트랜지스터(Q₆), (Q₈)의 아이들 전류(Ic-idle)이다.

따라서, 상기와 같은 구성의 전력증폭 회로에 의하면, 집적회로화에 있어서 종래와 같이 그 싱글 엔디드푸시풀(SEPP)형의 출력단에 래터럴형(멀티콜렉터) PNP 트랜지스터와 같은 이득대역폭적(fr)이 낮고 불안정한 소자는 사용할 필요도 없고, 고출력으로 안정도를 높일 수 있다. 또, AB급 동작에서 출력단 트랜지스터(Q₆), (Q₈)의 아이들전류도 용이하게 설정할 수가 있는 것이다.

다음에 본 발명의 특징이 되는 부전원 라인(15)는 전원단자(12)의 인가전압+Vccc 보다도 저항(R₉)에 의해 약간 낮은 기준전위로 되고, 또 출력회로(18)의 출력이 콘덴서(C₂)를 개재하여 공급되는 것이다. 그리고 이 부전원라인(15)로부터의 공급전력에 의해 드라이브회로(16) 및 연산궤환회로(20)이 구동되도록 되어 있다.

그리고 이와같은 구성에 의하면 예를들면 상기 피전력증폭신호의 정의 반 사이클에서 트랜지스터(Q₆)가 포화에 들러가도, 검출용의 트랜지스터(Q₉)는 포화에는 들지않고 상기(6)식

의 조건이 무너지는 일 없이 아이들전류(Ic-idle)를 대략 일정하게 유지할 수 있는 것이다.

이점에 관하여 저항(R₉), 콘덴서(C₂) 및 부전원라인(15)를 설치하지 않고, 저항(R₇), (R₈)의 일단, 트랜지스터(Q₅), (Q₁₂), (Q₁₄)의 콜렉터 및 트랜지스터(Q₁₁)의 에미터 등을 직접 전원단자(12)에 접속하는 것으로는 피전력증폭신호의 부의 반 사이클 트랜지스터(Q₆)이 포화에 들러가면 트랜지스터(Q₉)도 포화에 들어가게 되어, I₃≒0가 되기 때문에 I_F≒0에서 트랜지스터(Q₆)에 흐르는 아이들전류가 급증하여 발진등의 이상현상에 발생하는 문제가 있었다.

그런데, 본 발명과 같이 전원단자(12)의 인가전압+Vcc 보다 약간 낮은 기준전위로 하고, 또 출력회로(18)의 출력이 공급되는 부전원라인(15)를 설치하여 이 부전원라인(15)의 공급전력으로 연산궤환회로(20)을 구동시킴으로서 트랜지스터(Q₆) 또는 (Q₈)이 포화에 들어가도 아이들전류(Icidle)를 언제나 대략 일정하게 유지할 수 있고, 안정하고 확실한 동작을 행하게 할 수 있다.

여기에서, 앞에서 말한 바와같이 출력회로(18)의 각 트랜지스터(Q₆), (Q₈)의 동작전류 I_V, I_L와 검출회로(19)의 각 트랜지스터(Q₉), (Q₁₀)의 출력전류 I₃, I₄와의 관계는 이상적인 상태로는 상기(4)식에 나타내는 바와같이 되겠으나, 실제로는 대전류 영역에서 트랜지스터(Q₆)가 가지는 기생(奇生)베이스 저항이나 에미터저항 등의 기생저항치가 영향을 미치게 된다. 검출회로(19)의 저항(R₁₄), (R₁₅) 및 (R₁₆), (R₁₇)은 상기 기생저항치의 N배(N : 트랜지스터(Q₆)과 (Q₉)및 트랜지스터(Q₈)과 (Q₁₀)와의 에미터면적비)의 저항치를 가지는 것이다.

또, 상기저항(R₁₄), (R₁₅) 및 (R₁₆), (R₁₇)의 저항치를 상기 기생저항치의 N배 이상의 값으로 하면, 전류감소측의 출력용 트랜지스터(Q₆) 또는 (Q₈)의 동작전류 I_V, I_L를 제2도에서 점선으로 나타내는 바와같이 증가시킬 수가 있고, 크로스 오우버 변형이나 노칭(nothing) 변형 등을 감소시킬 수가 있다.

제3도는 본 발명의 다른 실시예를 나타내는 것으로서, 즉 입력단자(21)에 예를들면 정현차상의 피전력증폭신호가 공급되었다고 하자, 그러면 이 피전력증폭신호는 트랜지스터(Q₂₁)과 (Q₂₂)를 에미터 공통으로 연속하여 차동증폭회로 구성이된 전치증폭회로(22)에 공급된다. 그리고, 상기 트랜지스터(Q₂₁), (Q₂₂)의 콜렉터에는 피전력증폭신호의 정의 반 사이클 및 부의 반 사이클에 대응한 증폭전류가 흐른다.

여기에서 상기 트랜지스터(Q₂₁), (Q₂₂)의 각 콜렉터 출력은 드라이브회로(23)을 구성하는 트랜지스터(Q₂₃), (Q₂₄)의 베이스에 공급되어 본 트랜지스터(Q₂₃), (Q₂₄)의 각 콜렉터출력은 푸시풀 구성된 출력회로(24)의 트랜지스터(Q₂₅), (Q₂₈)의 각 베이스에 각각 공급된다.

이때문에 트랜지스터(Q₂₅), (Q₂₆)에는 상기 피전력증폭신호의 정의 반 사이클 및 부의 반 사이클에 대응한 증폭전류가 흐르고, 출력단자(25)에서 출력된다.

여기에 있어서, 상기 출력회로(24)의 트랜지스터(Q₂₅), (Q₂₆)에 대한 베이스 전류, 즉 동작전류는 검출회로(26)을 구성하는 트랜지스터(Q₂₇), (Q₂₈)로 검출된다. 그리고 이 트랜지스터(Q₂₇), (Q₂₈)의 검출 출력전류는 트랜지스터(Q₂₉), (Q₃₀) 및 다이오드(D₁), (D₂)로 구성되는 연산궤환회로(27)에 공급되고, 그 트랜지스터(Q₃₀)의 콜렉터에서 정전류회로(28)을 구성하는 트랜지스터(Q₃₁)의 에미터가 귀환된다.

여기에서, 트랜지스터(Q₃₀)의 콜렉터전류 I_F와 트랜지스터(Q₂₈), (Q₂₇)의 전류 I₅, I₆와는 앞에서 말한 바와같이 다음식의 관계를 만족하고 있다.

그리고 상기와 같은 구성에 의하면, 예를들어 트랜지스터(Q₂₅), (Q₂₆)의 아이들 전류가 증가하면, 트랜지스터(Q₃₀)의 의 콜렉터전류 I_F도 증가하여 정전류회로(28)에 의하여 전치증폭회로(28)이 제어되어 트랜지스터(Q₂₅), (Q₂₆)의 아이들전류를 감소시키는 것이고, 언제나 아이들전류는 대략 일정하게 유지되는 것이다.

여기에서 출력회로(24)의 트랜지스터(Q₂₅), (Q₂₆)은 주전원단자(29)로부터의 직규전압+Vcc₁으로 구동되고, 전치증폭회로(22), 드라이브회로(23) 및 연산궤환회로(27)은 상기 직류전압+Vcc₁보다도 높은 직류전압+Vcc₂가 인가된 부전단원자(30)에 접속되어 이 직류전압+Vcc₂로 구동되도록 되어있다.

이와같은 구성에 의해서도 상기 실시예와 대략 동일한 효과를 얻을 수가 있다.

또, 본 발명은 상기 실시예에 한정되는 것이 아니고, 이밖의 그 요지에서 일탈되지 아니하는 범위에서 여러가지 변형 실시할 수 있다.

따라서, 이상에서 자세히 설명한 바와같이, 본 발명에 의하면 아이들전류의 실정이 용이하고 대출력을 얻을 수 있고, 또한 안정하고 확실하게 동작할 수 있는 동시에, 집적회로(IC)화에 적합한 극히 양호한 전력증폭회로를 제공할 수 있다.

Claims

정전압을 공급하는 주전원과, 이 주전원의 공급전압으로 구동되는 푸시풀 구성된 출력용의 제1 및 제2의 트랜지스터와, 이 제1 및 제2의 트랜지스터의 동작전류를 특별히 검출하는 제3 및 제4의 트랜지스터와 이 제 3및 제4의 트랜지스터의 검출전류(I₃), (I₄)에 의해
가 되는 전류(I_F)를 출력하는 연산회로와, 이 연산회로의 출력전류(I_F)를 대략 일정하게 유지하도록 기능하는 수환회로를 구비한 전력증폭회로에 있어서, 상기 주전원의 공급전압과는 다른 기준전위를 지니고, 상기 제1 및 제2의 트랜지스터의 출력에 따라 공급전압이 변화하는 부전원을 구비하고, 상기 부전원의 공급전압으로 전기한 연산회로 및 궤환회로를 구동시키는 것을 특징으로하는 전력증폭회로.