JP3170112B2 - 増幅回路 - Google Patents
増幅回路Info
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- JP3170112B2 JP3170112B2 JP23843693A JP23843693A JP3170112B2 JP 3170112 B2 JP3170112 B2 JP 3170112B2 JP 23843693 A JP23843693 A JP 23843693A JP 23843693 A JP23843693 A JP 23843693A JP 3170112 B2 JP3170112 B2 JP 3170112B2
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は増幅回路に関するもの
である。近年の電子機器では益々高精度な動作が要求さ
れる傾向にある。そのため、このような電子機器で使用
される増幅回路においても高精度な動作が必要となって
いる。
である。近年の電子機器では益々高精度な動作が要求さ
れる傾向にある。そのため、このような電子機器で使用
される増幅回路においても高精度な動作が必要となって
いる。
【0002】
【従来の技術】図4は従来の増幅回路の入力回路部の一
例を示す。すなわち、NPNトランジスタTr1のベース
に入力信号Vin1 が入力され、同トランジスタTr1のコ
レクタは抵抗R1を介して電源Vccに接続され、エミッ
タは電流源1aを介してグランドGNDに接続されてい
る。
例を示す。すなわち、NPNトランジスタTr1のベース
に入力信号Vin1 が入力され、同トランジスタTr1のコ
レクタは抵抗R1を介して電源Vccに接続され、エミッ
タは電流源1aを介してグランドGNDに接続されてい
る。
【0003】また、NPNトランジスタTr2のベースに
入力信号Vin2 が入力され、同トランジスタTr2のコレ
クタは抵抗R2を介して電源Vccに接続され、エミッタ
は前記電流源1aを介してグランドGNDに接続されて
いる。
入力信号Vin2 が入力され、同トランジスタTr2のコレ
クタは抵抗R2を介して電源Vccに接続され、エミッタ
は前記電流源1aを介してグランドGNDに接続されて
いる。
【0004】そして、前記トランジスタTr1,Tr2には
入力信号Vin1 ,Vin2 に基づいてコレクタ電流Ic1,
Ic2が流れ、各トランジスタTr1,Tr2のコレクタから
出力信号Vo1,Vo2が出力される。
入力信号Vin1 ,Vin2 に基づいてコレクタ電流Ic1,
Ic2が流れ、各トランジスタTr1,Tr2のコレクタから
出力信号Vo1,Vo2が出力される。
【0005】このように構成された入力回路では、各ト
ランジスタTr1,Tr2の特性により入力信号Vin1 と出
力信号Vo1の関係は次式で表される。
ランジスタTr1,Tr2の特性により入力信号Vin1 と出
力信号Vo1の関係は次式で表される。
【0006】
【数1】
【0007】なお、上式においてIo は前記電流源1a
に流れる電流値である。また、入力信号Vin2 と出力信
号Vo2の関係も同様となる。図5は従来の反転型増幅回
路を示す。すなわち、入力信号Vinは入力抵抗R3を介
してアンプ2のマイナス側入力端子に入力され、同アン
プ2のプラス側入力端子はグランドGNDに接続されて
いる。
に流れる電流値である。また、入力信号Vin2 と出力信
号Vo2の関係も同様となる。図5は従来の反転型増幅回
路を示す。すなわち、入力信号Vinは入力抵抗R3を介
してアンプ2のマイナス側入力端子に入力され、同アン
プ2のプラス側入力端子はグランドGNDに接続されて
いる。
【0008】また、前記マイナス側入力端子と出力端子
とは帰還抵抗R4で接続され、その出力端子から出力信
号Vout が出力される。このような反転型増幅回路の入
力信号Vinと出力信号Vout との関係は次式で表され
る。
とは帰還抵抗R4で接続され、その出力端子から出力信
号Vout が出力される。このような反転型増幅回路の入
力信号Vinと出力信号Vout との関係は次式で表され
る。
【0009】
【数2】
【0010】図6は従来の非反転型増幅回路を示す。す
なわち、入力信号Vinはアンプ2のプラス側入力端子に
入力され、同アンプ2のマイナス側入力端子は抵抗R3
を介してグランドGNDに接続されている。
なわち、入力信号Vinはアンプ2のプラス側入力端子に
入力され、同アンプ2のマイナス側入力端子は抵抗R3
を介してグランドGNDに接続されている。
【0011】また、前記マイナス側入力端子と出力端子
とは帰還抵抗R4で接続され、その出力端子から出力信
号Vout が出力される。このような非反転型増幅回路の
入力信号Vinと出力信号Vout との関係は次式で表され
る。
とは帰還抵抗R4で接続され、その出力端子から出力信
号Vout が出力される。このような非反転型増幅回路の
入力信号Vinと出力信号Vout との関係は次式で表され
る。
【0012】
【数3】
【0013】
【発明が解決しようとする課題】図4に示す入力回路で
は、入力信号Vin1 と出力信号Vo1の関係式に指数関数
が含まれることから、入力信号Vin1 の入力レベルが大
きくなるほど、同入力信号Vin1 に対する出力信号Vo1
の直線性を確保することができなくなる。
は、入力信号Vin1 と出力信号Vo1の関係式に指数関数
が含まれることから、入力信号Vin1 の入力レベルが大
きくなるほど、同入力信号Vin1 に対する出力信号Vo1
の直線性を確保することができなくなる。
【0014】従って、高出力時の歪み特性が悪化すると
いう問題点がある。また、図5及び図6に示すように同
一のアンプ2を用いて反転型増幅回路及び非反転型増幅
回路を構成すると、その利得に差が生じる。従って、こ
のような反転型増幅回路及び非反転型増幅回路を組み合
わせてBTLアンプを構成する場合には、その利得の差
を補償する補償回路を付加する必要があり、回路設計が
煩雑となる問題点がある。
いう問題点がある。また、図5及び図6に示すように同
一のアンプ2を用いて反転型増幅回路及び非反転型増幅
回路を構成すると、その利得に差が生じる。従って、こ
のような反転型増幅回路及び非反転型増幅回路を組み合
わせてBTLアンプを構成する場合には、その利得の差
を補償する補償回路を付加する必要があり、回路設計が
煩雑となる問題点がある。
【0015】この発明の目的は、歪み特性を向上させる
とともに反転型増幅回路及び非反転型増幅回路を構成し
た場合にも利得差を生じることのない増幅回路を提供す
ることにある。
とともに反転型増幅回路及び非反転型増幅回路を構成し
た場合にも利得差を生じることのない増幅回路を提供す
ることにある。
【0016】
【課題を解決するための手段】図1は本発明の原理説明
図である。すなわち、定電流駆動される一対の第一のN
PNトランジスタTr5及び第二のNPNトランジスタT
r8は、コレクタが第一の抵抗R5を介して互いに接続さ
れ、エミッタが第二の抵抗R6を介して互いに接続され
るとともに該エミッタには入力信号Vin1,Vin2が入力
される。一対の第一のPNPトランジスタ(Tr9)及び
第二のPNPトランジスタ(Tr11)は、エミッタが前
記第一の抵抗(R5)の両端にそれぞれ接続され、一方
のベースが基準電圧(Vref1)に接続されるとともに該
一方のコレクタがオペアンプ回路(4)を介して出力端
子(Vout)に接続される。一対の第三のNPNトラン
ジスタ(Tr10)及び第四のNPNトランジスタ(Tr1
2)は、それぞれのコレクタが前記第一のPNPトラン
ジスタ(Tr9)又は第二のPNPトランジスタ(Tr1
1)のコレクタに接続されるともにカレントミラー回路
を構成する。第三の抵抗(R7)及び第五の抵抗(R
9)は、前記基準電圧(Vref1)と前記出力端子(Vou
t)との間に接続されるとともに、接続点が前記第二の
PNPトランジスタ(Tr11)のベースに接続される。
第四の抵抗(R8)は、前記接続点とグランドとの間に
接続される。
図である。すなわち、定電流駆動される一対の第一のN
PNトランジスタTr5及び第二のNPNトランジスタT
r8は、コレクタが第一の抵抗R5を介して互いに接続さ
れ、エミッタが第二の抵抗R6を介して互いに接続され
るとともに該エミッタには入力信号Vin1,Vin2が入力
される。一対の第一のPNPトランジスタ(Tr9)及び
第二のPNPトランジスタ(Tr11)は、エミッタが前
記第一の抵抗(R5)の両端にそれぞれ接続され、一方
のベースが基準電圧(Vref1)に接続されるとともに該
一方のコレクタがオペアンプ回路(4)を介して出力端
子(Vout)に接続される。一対の第三のNPNトラン
ジスタ(Tr10)及び第四のNPNトランジスタ(Tr1
2)は、それぞれのコレクタが前記第一のPNPトラン
ジスタ(Tr9)又は第二のPNPトランジスタ(Tr1
1)のコレクタに接続されるともにカレントミラー回路
を構成する。第三の抵抗(R7)及び第五の抵抗(R
9)は、前記基準電圧(Vref1)と前記出力端子(Vou
t)との間に接続されるとともに、接続点が前記第二の
PNPトランジスタ(Tr11)のベースに接続される。
第四の抵抗(R8)は、前記接続点とグランドとの間に
接続される。
【0017】
【作用】利得は抵抗R5〜R9の抵抗値に基づいて設定
されるため、入出力特性の直線性が確保される。また、
帰還信号は入力端子には帰還されないので、入力信号V
in1 ,Vin2 を入れ換えて反転アンプ及び非反転アンプ
を構成する場合に、利得が変化することがない。
されるため、入出力特性の直線性が確保される。また、
帰還信号は入力端子には帰還されないので、入力信号V
in1 ,Vin2 を入れ換えて反転アンプ及び非反転アンプ
を構成する場合に、利得が変化することがない。
【0018】
【実施例】図2はこの発明を具体化した一実施例を示
す。すなわち、入力信号Vin1 はPNPトランジスタT
r3のベースに入力され、同トランジスタTr3のエミッタ
はNPNトランジスタTr4のエミッタに接続され、同ト
ランジスタTr3のコレクタはグランドGNDに接続され
ている。
す。すなわち、入力信号Vin1 はPNPトランジスタT
r3のベースに入力され、同トランジスタTr3のエミッタ
はNPNトランジスタTr4のエミッタに接続され、同ト
ランジスタTr3のコレクタはグランドGNDに接続され
ている。
【0019】前記トランジスタTr4のコレクタには電源
Vccから電流源1bを介してコレクタ電流が供給され
る。また、前記電流源1bにはNPNトランジスタTr5
のベースが接続されて同電流源1bからベース電流が供
給され、同トランジスタTr5のコレクタには電源Vccか
ら電流源1cを介してコレクタ電流が供給される。
Vccから電流源1bを介してコレクタ電流が供給され
る。また、前記電流源1bにはNPNトランジスタTr5
のベースが接続されて同電流源1bからベース電流が供
給され、同トランジスタTr5のコレクタには電源Vccか
ら電流源1cを介してコレクタ電流が供給される。
【0020】前記トランジスタTr5のエミッタは前記ト
ランジスタTr4のベースに接続されるとともに、電流源
1dを介してグランドGNDに接続されている。また、
入力信号Vin2 はPNPトランジスタTr6のベースに入
力され、同トランジスタTr6のエミッタはNPNトラン
ジスタTr7のエミッタに接続され、同トランジスタTr6
のコレクタはグランドGNDに接続されている。
ランジスタTr4のベースに接続されるとともに、電流源
1dを介してグランドGNDに接続されている。また、
入力信号Vin2 はPNPトランジスタTr6のベースに入
力され、同トランジスタTr6のエミッタはNPNトラン
ジスタTr7のエミッタに接続され、同トランジスタTr6
のコレクタはグランドGNDに接続されている。
【0021】前記トランジスタTr7のコレクタには電源
Vccから電流源1eを介してコレクタ電流が供給され
る。また、前記電流源1eにはNPNトランジスタTr8
のベースが接続されて同電流源1eからベース電流が供
給され、同トランジスタTr8のコレクタには電源Vccか
ら電流源1gを介してコレクタ電流が供給される。
Vccから電流源1eを介してコレクタ電流が供給され
る。また、前記電流源1eにはNPNトランジスタTr8
のベースが接続されて同電流源1eからベース電流が供
給され、同トランジスタTr8のコレクタには電源Vccか
ら電流源1gを介してコレクタ電流が供給される。
【0022】前記トランジスタTr8のエミッタは前記ト
ランジスタTr7のベースに接続されるとともに、電流源
1fを介してグランドGNDに接続されている。前記ト
ランジスタTr5,Tr8のコレクタは抵抗R5を介して接
続され、前記トランジスタTr5,Tr8のエミッタは抵抗
R6を介して接続されている。そして、上記構成により
入力回路部3が構成されている。
ランジスタTr7のベースに接続されるとともに、電流源
1fを介してグランドGNDに接続されている。前記ト
ランジスタTr5,Tr8のコレクタは抵抗R5を介して接
続され、前記トランジスタTr5,Tr8のエミッタは抵抗
R6を介して接続されている。そして、上記構成により
入力回路部3が構成されている。
【0023】前記トランジスタTr5のコレクタはPNP
トランジスタTr9のエミッタに接続され、同トランジス
タTr9のベースはダイオードD1のアノードに接続され
ている。
トランジスタTr9のエミッタに接続され、同トランジス
タTr9のベースはダイオードD1のアノードに接続され
ている。
【0024】また、前記ダイオードD1のアノードには
電源Vccから電流源1hを介して順方向電流が供給さ
れ、同ダイオードD1のカソードはPNPトランジスタ
Tr13のエミッタに接続されている。
電源Vccから電流源1hを介して順方向電流が供給さ
れ、同ダイオードD1のカソードはPNPトランジスタ
Tr13のエミッタに接続されている。
【0025】前記トランジスタTr13 のベースには基準
電圧Vref1が入力され、コレクタはグランドGNDに接
続されている。前記トランジスタTr8のコレクタはPN
PトランジスタTr11 のエミッタに接続され、同トラン
ジスタTr11 のベースはダイオードD2のアノードに接
続されている。
電圧Vref1が入力され、コレクタはグランドGNDに接
続されている。前記トランジスタTr8のコレクタはPN
PトランジスタTr11 のエミッタに接続され、同トラン
ジスタTr11 のベースはダイオードD2のアノードに接
続されている。
【0026】また、前記ダイオードD2のアノードには
電源Vccから電流源1iを介して順方向電流が供給さ
れ、同ダイオードD2のカソードはPNPトランジスタ
Tr14のエミッタに接続されている。
電源Vccから電流源1iを介して順方向電流が供給さ
れ、同ダイオードD2のカソードはPNPトランジスタ
Tr14のエミッタに接続されている。
【0027】前記トランジスタTr14 のベースには、基
準電圧Vref1から抵抗R7を介した電圧Vref2が入力さ
れ、同トランジスタTr14 のコレクタはグランドGND
に接続されている。
準電圧Vref1から抵抗R7を介した電圧Vref2が入力さ
れ、同トランジスタTr14 のコレクタはグランドGND
に接続されている。
【0028】前記トランジスタTr9,Tr11 のコレクタ
は、カレントミラーを構成する一対のNPNトランジス
タTr10 ,Tr12 のコレクタにそれぞれ接続されてい
る。前記トランジスタTr10 のコレクタはオペアンプ回
路4のマイナス側入力端子に入力され、同オペアンプ回
路4のプラス側入力端子には定電圧が入力されている。
は、カレントミラーを構成する一対のNPNトランジス
タTr10 ,Tr12 のコレクタにそれぞれ接続されてい
る。前記トランジスタTr10 のコレクタはオペアンプ回
路4のマイナス側入力端子に入力され、同オペアンプ回
路4のプラス側入力端子には定電圧が入力されている。
【0029】前記オペアンプ回路4の出力端子から出力
信号Vout が出力され、同出力端子は抵抗R9を介して
前記トランジスタTr14 のベースに接続されている。そ
して、上記トランジスタTr9〜Tr14 、ダイオードD
1,D2、抵抗R7〜R9及びオペアンプ回路4とで帰
還回路部5が構成されている。
信号Vout が出力され、同出力端子は抵抗R9を介して
前記トランジスタTr14 のベースに接続されている。そ
して、上記トランジスタTr9〜Tr14 、ダイオードD
1,D2、抵抗R7〜R9及びオペアンプ回路4とで帰
還回路部5が構成されている。
【0030】次に、上記のように構成された増幅回路の
動作を説明する。前記各トランジスタTr3〜Tr14 のベ
ース・エミッタ間電圧降下をVBET3〜VBET14 とし、ダ
イオードD1,D2の順方向電圧降下をVBED1〜VBED2
とする。
動作を説明する。前記各トランジスタTr3〜Tr14 のベ
ース・エミッタ間電圧降下をVBET3〜VBET14 とし、ダ
イオードD1,D2の順方向電圧降下をVBED1〜VBED2
とする。
【0031】前記トランジスタTr4のベース電位をVa
とし、前記入力電圧Vin1 ,Vin2の電位差をΔVinと
すると、
とし、前記入力電圧Vin1 ,Vin2の電位差をΔVinと
すると、
【0032】
【数4】
【0033】となり、前記トランジスタTr7のベース電
位をVb とすると、
位をVb とすると、
【0034】
【数5】
【0035】となる。また、前記抵抗R6の両端子間電
圧は、
圧は、
【0036】
【数6】
【0037】となるため、抵抗R6に流れる電流ΔI6
は、
は、
【0038】
【数7】
【0039】となる。また、前記トランジスタTr5のエ
ミッタ電流をIET5 とし、前記電流源1d,1fに流れ
る電流をI1 とすると、
ミッタ電流をIET5 とし、前記電流源1d,1fに流れ
る電流をI1 とすると、
【0040】
【数8】
【0041】となる。ここで、トランジスタTr4に流れ
るベース電流と前記トランジスタTr5に流れるベース電
流との差は、前記トランジスタTr5のエミッタ電流IET
5 に比べ充分に小さいため、前記トランジスタTr5のエ
ミッタ電流IET5 と前記トランジスタTr5に流れるコレ
クタ電流ICT5 は等しいとして、
るベース電流と前記トランジスタTr5に流れるベース電
流との差は、前記トランジスタTr5のエミッタ電流IET
5 に比べ充分に小さいため、前記トランジスタTr5のエ
ミッタ電流IET5 と前記トランジスタTr5に流れるコレ
クタ電流ICT5 は等しいとして、
【0042】
【数9】
【0043】とする。一方、前記トランジスタTr9に流
れるエミッタ電流をIo1とし、抵抗R5に流れる電流を
ΔI5 とし、前記電流源1cの出力電流I2 のうち前記
トランジスタTr5に流れない電流をIa とすると、
れるエミッタ電流をIo1とし、抵抗R5に流れる電流を
ΔI5 とし、前記電流源1cの出力電流I2 のうち前記
トランジスタTr5に流れない電流をIa とすると、
【0044】
【数10】
【0045】となる。すると、
【0046】
【数11】
【0047】同様に、前記トランジスタTr8のエミッタ
電流IET8 は、
電流IET8 は、
【0048】
【数12】
【0049】となり、前記トランジスタTr11 に流れる
エミッタ電流をIo2とし、前記電流源1gの出力電流I
2 のうち前記トランジスタTr8に流れない電流をIb と
すると、
エミッタ電流をIo2とし、前記電流源1gの出力電流I
2 のうち前記トランジスタTr8に流れない電流をIb と
すると、
【0050】
【数13】
【0051】となる。すると、
【0052】
【数14】
【0053】前記エミッタ電流Io1,Io2は前記帰還回
路部5によって、
路部5によって、
【0054】
【数15】
【0055】従って、式(11)(14)(15)より
【0056】
【数16】
【0057】となる。ここで、抵抗R5の両端子間電圧
をΔVo とすると、
をΔVo とすると、
【0058】
【数17】
【0059】従って、式(7)(16)より
【0060】
【数18】
【0061】となり、上式より入力回路部3の利得AV
1は、
1は、
【0062】
【数19】
【0063】となる。従って、入力回路部3の利得AV
1は抵抗R5,R6の抵抗値のみで決まるため、その入
出力特性は直線性に優れている。
1は抵抗R5,R6の抵抗値のみで決まるため、その入
出力特性は直線性に優れている。
【0064】また、基準電圧Vref1,Vref2の関係は、
【0065】
【数20】
【0066】ここで、
【0067】
【数21】
【0068】とすれば、
【0069】
【数22】
【0070】となる。ここで、前記ΔVo =0となる
と、出力信号Vout はDC電圧である出力信号Vout(D
C) となり、Vref1=Vref2となる。よって、
と、出力信号Vout はDC電圧である出力信号Vout(D
C) となり、Vref1=Vref2となる。よって、
【0071】
【数23】
【0072】となり、この結果、
【0073】
【数24】
【0074】となる。次に、帰還回路部5の利得AV2
を求める。まず、出力信号Vout の変動量をΔVout と
すると、
を求める。まず、出力信号Vout の変動量をΔVout と
すると、
【0075】
【数25】
【0076】従って、
【0077】
【数26】
【0078】帰還回路部5の利得AV2は
【0079】
【数27】
【0080】従って、この増幅回路の総合利得AV0
は、式(19)(27)より
は、式(19)(27)より
【0081】
【数28】
【0082】となる。この結果、この増幅回路の総合利
得AV0は抵抗R5〜R9の抵抗値で設定されるため、
直線性に優れた入出力特性を得ることができる。
得AV0は抵抗R5〜R9の抵抗値で設定されるため、
直線性に優れた入出力特性を得ることができる。
【0083】また、式(24)に示すように、出力信号
Vout(DC) は基準電圧Vref1に基づいて任意に設定する
ことができるので、基準電圧Vref1を安定化させること
により良好な電源リップルリジェクション特性を得るこ
とができる。
Vout(DC) は基準電圧Vref1に基づいて任意に設定する
ことができるので、基準電圧Vref1を安定化させること
により良好な電源リップルリジェクション特性を得るこ
とができる。
【0084】また、前記増幅回路では入力信号Vin1 ,
Vin2 を入れ換えることにより反転アンプ及び非反転ア
ンプを構成することができ、帰還回路部5の帰還信号は
入力回路部3の入力端子には帰還されていない。
Vin2 を入れ換えることにより反転アンプ及び非反転ア
ンプを構成することができ、帰還回路部5の帰還信号は
入力回路部3の入力端子には帰還されていない。
【0085】この結果、反転アンプ及び非反転アンプを
構成した場合にもその利得を同一とすることができる。
従って、図3に示すように上記増幅回路を使用して構成
した非反転アンプ6aと反転アンプ6bとでBTLアン
プを構成すると、両アンプ6a,6bの利得を揃えるた
めの利得調整回路を付加する必要がないので、同BTL
アンプの構成を簡略化することができる。
構成した場合にもその利得を同一とすることができる。
従って、図3に示すように上記増幅回路を使用して構成
した非反転アンプ6aと反転アンプ6bとでBTLアン
プを構成すると、両アンプ6a,6bの利得を揃えるた
めの利得調整回路を付加する必要がないので、同BTL
アンプの構成を簡略化することができる。
【0086】
【発明の効果】以上詳述したように、この発明は歪み特
性を向上させるとともに反転型増幅回路及び非反転型増
幅回路を構成した場合にも利得差を生じることのない増
幅回路を提供することができる優れた効果を発揮する。
性を向上させるとともに反転型増幅回路及び非反転型増
幅回路を構成した場合にも利得差を生じることのない増
幅回路を提供することができる優れた効果を発揮する。
【図面の簡単な説明】
【図1】本発明の原理説明図である。
【図2】本発明の一実施例を示す回路図である。
【図3】一実施例の増幅回路のBTLアンプでの使用例
を示す回路図である。
を示す回路図である。
【図4】従来例の入力回路を示す回路図である。
【図5】従来例の反転アンプを示す回路図である。
【図6】従来例の非反転アンプを示す回路図である。
Vin1 入力信号 Vin2 入力信号 Vout 出力信号 Tr5 NPNトランジスタ Tr8 NPNトランジスタ Tr10 NPNトランジスタ Tr12 NPNトランジスタ Tr9 PNPトランジスタ Tr11 PNPトランジスタ R5 抵抗 R6 抵抗 R7 抵抗 R8 抵抗 R9 抵抗 Vref1 基準電圧 4 オペアンプ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 久雄 愛知県春日井市高蔵寺町2丁目1844番2 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 平2−210903(JP,A) 特開 平2−253708(JP,A) 特開 昭59−43613(JP,A) 特開 平6−120739(JP,A) 実開 昭53−43862(JP,U) (58)調査した分野(Int.Cl.7,DB名) H03F 1/00 - 3/72
Claims (2)
- 【請求項1】 コレクタが第一の抵抗(R5)を介して互
いに接続され、エミッタが第二の抵抗(R6)を介して
互いに接続されるとともに該エミッタには入力信号(V
in1,Vin2)が入力され、定電流駆動される一対の第一
のNPNトランジスタ(Tr5)及び第二のNPNトラン
ジスタ(Tr8)と、 エミッタが前記第一の抵抗(R5)の両端にそれぞれ接
続され、一方のベースが基準電圧(Vref1)に接続され
るとともに該一方のコレクタがオペアンプ回路(4)を
介して出力端子(Vout)に接続される一対の第一のP
NPトランジスタ(Tr9)及び第二のPNPトランジス
タ(Tr11)と、 それぞれのコレクタが前記第一のPNPトランジスタ
(Tr9)又は第二のPNPトランジスタ(Tr11)のコ
レクタに接続されるともにカレントミラー回路を構成す
る一対の第三のNPNトランジスタ(Tr10)及び第四
のNPNトランジスタ(Tr12)と、 前記基準電圧(Vref1)と前記出力端子(Vout)との
間に接続されるとともに、接続点が前記第二のPNPト
ランジスタ(Tr11)のベースに接続される第三の抵抗
(R7)及び第五の抵抗(R9)と、 前記接続点とグランドとの間に接続される第四の抵抗
(R8)とを備えることを特徴とする増幅回路。 - 【請求項2】 前記第一の抵抗(R5)と、前記第二の
抵抗(R6)と、前記第三の抵抗(R7)と、第四の抵
抗(R8)と、第五の抵抗(R9)とに基づいて総合利
得が決定されることを特徴とする請求項1に記載の増幅
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23843693A JP3170112B2 (ja) | 1992-09-25 | 1993-09-24 | 増幅回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25692692 | 1992-09-25 | ||
JP4-256926 | 1992-09-25 | ||
JP23843693A JP3170112B2 (ja) | 1992-09-25 | 1993-09-24 | 増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06232645A JPH06232645A (ja) | 1994-08-19 |
JP3170112B2 true JP3170112B2 (ja) | 2001-05-28 |
Family
ID=26533690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP23843693A Expired - Fee Related JP3170112B2 (ja) | 1992-09-25 | 1993-09-24 | 増幅回路 |
Country Status (1)
Country | Link |
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JP (1) | JP3170112B2 (ja) |
-
1993
- 1993-09-24 JP JP23843693A patent/JP3170112B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JPH06232645A (ja) | 1994-08-19 |
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