JP3170112B2 - 増幅回路 - Google Patents
増幅回路Info
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- JP3170112B2 JP3170112B2 JP23843693A JP23843693A JP3170112B2 JP 3170112 B2 JP3170112 B2 JP 3170112B2 JP 23843693 A JP23843693 A JP 23843693A JP 23843693 A JP23843693 A JP 23843693A JP 3170112 B2 JP3170112 B2 JP 3170112B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は増幅回路に関するもの
である。近年の電子機器では益々高精度な動作が要求さ
れる傾向にある。そのため、このような電子機器で使用
される増幅回路においても高精度な動作が必要となって
いる。
である。近年の電子機器では益々高精度な動作が要求さ
れる傾向にある。そのため、このような電子機器で使用
される増幅回路においても高精度な動作が必要となって
いる。
【０００２】
【従来の技術】図４は従来の増幅回路の入力回路部の一
例を示す。すなわち、ＮＰＮトランジスタＴr1のベース
に入力信号Ｖin1 が入力され、同トランジスタＴr1のコ
レクタは抵抗Ｒ１を介して電源Ｖccに接続され、エミッ
タは電流源１ａを介してグランドＧＮＤに接続されてい
る。
例を示す。すなわち、ＮＰＮトランジスタＴr1のベース
に入力信号Ｖin1 が入力され、同トランジスタＴr1のコ
レクタは抵抗Ｒ１を介して電源Ｖccに接続され、エミッ
タは電流源１ａを介してグランドＧＮＤに接続されてい
る。
【０００３】また、ＮＰＮトランジスタＴr2のベースに
入力信号Ｖin2 が入力され、同トランジスタＴr2のコレ
クタは抵抗Ｒ２を介して電源Ｖccに接続され、エミッタ
は前記電流源１ａを介してグランドＧＮＤに接続されて
いる。
入力信号Ｖin2 が入力され、同トランジスタＴr2のコレ
クタは抵抗Ｒ２を介して電源Ｖccに接続され、エミッタ
は前記電流源１ａを介してグランドＧＮＤに接続されて
いる。
【０００４】そして、前記トランジスタＴr1，Ｔr2には
入力信号Ｖin1 ，Ｖin2 に基づいてコレクタ電流Ｉc1，
Ｉc2が流れ、各トランジスタＴr1，Ｔr2のコレクタから
出力信号Ｖo1，Ｖo2が出力される。
入力信号Ｖin1 ，Ｖin2 に基づいてコレクタ電流Ｉc1，
Ｉc2が流れ、各トランジスタＴr1，Ｔr2のコレクタから
出力信号Ｖo1，Ｖo2が出力される。
【０００５】このように構成された入力回路では、各ト
ランジスタＴr1，Ｔr2の特性により入力信号Ｖin1 と出
力信号Ｖo1の関係は次式で表される。
ランジスタＴr1，Ｔr2の特性により入力信号Ｖin1 と出
力信号Ｖo1の関係は次式で表される。
【０００６】
【数１】
【０００７】なお、上式においてＩo は前記電流源１ａ
に流れる電流値である。また、入力信号Ｖin2 と出力信
号Ｖo2の関係も同様となる。図５は従来の反転型増幅回
路を示す。すなわち、入力信号Ｖinは入力抵抗Ｒ３を介
してアンプ２のマイナス側入力端子に入力され、同アン
プ２のプラス側入力端子はグランドＧＮＤに接続されて
いる。
に流れる電流値である。また、入力信号Ｖin2 と出力信
号Ｖo2の関係も同様となる。図５は従来の反転型増幅回
路を示す。すなわち、入力信号Ｖinは入力抵抗Ｒ３を介
してアンプ２のマイナス側入力端子に入力され、同アン
プ２のプラス側入力端子はグランドＧＮＤに接続されて
いる。
【０００８】また、前記マイナス側入力端子と出力端子
とは帰還抵抗Ｒ４で接続され、その出力端子から出力信
号Ｖout が出力される。このような反転型増幅回路の入
力信号Ｖinと出力信号Ｖout との関係は次式で表され
る。
とは帰還抵抗Ｒ４で接続され、その出力端子から出力信
号Ｖout が出力される。このような反転型増幅回路の入
力信号Ｖinと出力信号Ｖout との関係は次式で表され
る。
【０００９】
【数２】
【００１０】図６は従来の非反転型増幅回路を示す。す
なわち、入力信号Ｖinはアンプ２のプラス側入力端子に
入力され、同アンプ２のマイナス側入力端子は抵抗Ｒ３
を介してグランドＧＮＤに接続されている。
なわち、入力信号Ｖinはアンプ２のプラス側入力端子に
入力され、同アンプ２のマイナス側入力端子は抵抗Ｒ３
を介してグランドＧＮＤに接続されている。
【００１１】また、前記マイナス側入力端子と出力端子
とは帰還抵抗Ｒ４で接続され、その出力端子から出力信
号Ｖout が出力される。このような非反転型増幅回路の
入力信号Ｖinと出力信号Ｖout との関係は次式で表され
る。
とは帰還抵抗Ｒ４で接続され、その出力端子から出力信
号Ｖout が出力される。このような非反転型増幅回路の
入力信号Ｖinと出力信号Ｖout との関係は次式で表され
る。
【００１２】
【数３】
【００１３】
【発明が解決しようとする課題】図４に示す入力回路で
は、入力信号Ｖin1 と出力信号Ｖo1の関係式に指数関数
が含まれることから、入力信号Ｖin1 の入力レベルが大
きくなるほど、同入力信号Ｖin1 に対する出力信号Ｖo1
の直線性を確保することができなくなる。
は、入力信号Ｖin1 と出力信号Ｖo1の関係式に指数関数
が含まれることから、入力信号Ｖin1 の入力レベルが大
きくなるほど、同入力信号Ｖin1 に対する出力信号Ｖo1
の直線性を確保することができなくなる。
【００１４】従って、高出力時の歪み特性が悪化すると
いう問題点がある。また、図５及び図６に示すように同
一のアンプ２を用いて反転型増幅回路及び非反転型増幅
回路を構成すると、その利得に差が生じる。従って、こ
のような反転型増幅回路及び非反転型増幅回路を組み合
わせてＢＴＬアンプを構成する場合には、その利得の差
を補償する補償回路を付加する必要があり、回路設計が
煩雑となる問題点がある。
いう問題点がある。また、図５及び図６に示すように同
一のアンプ２を用いて反転型増幅回路及び非反転型増幅
回路を構成すると、その利得に差が生じる。従って、こ
のような反転型増幅回路及び非反転型増幅回路を組み合
わせてＢＴＬアンプを構成する場合には、その利得の差
を補償する補償回路を付加する必要があり、回路設計が
煩雑となる問題点がある。
【００１５】この発明の目的は、歪み特性を向上させる
とともに反転型増幅回路及び非反転型増幅回路を構成し
た場合にも利得差を生じることのない増幅回路を提供す
ることにある。
とともに反転型増幅回路及び非反転型増幅回路を構成し
た場合にも利得差を生じることのない増幅回路を提供す
ることにある。
【００１６】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、定電流駆動される一対の第一のＮ
ＰＮトランジスタＴr5及び第二のＮＰＮトランジスタＴ
r8は、コレクタが第一の抵抗Ｒ５を介して互いに接続さ
れ、エミッタが第二の抵抗Ｒ６を介して互いに接続され
るとともに該エミッタには入力信号Ｖin1，Ｖin2が入力
される。一対の第一のＰＮＰトランジスタ（Ｔr9）及び
第二のＰＮＰトランジスタ（Ｔr11）は、エミッタが前
記第一の抵抗（Ｒ５）の両端にそれぞれ接続され、一方
のベースが基準電圧（Ｖref1）に接続されるとともに該
一方のコレクタがオペアンプ回路（４）を介して出力端
子（Ｖout）に接続される。一対の第三のＮＰＮトラン
ジスタ（Ｔr10）及び第四のＮＰＮトランジスタ（Ｔr1
2）は、それぞれのコレクタが前記第一のＰＮＰトラン
ジスタ（Ｔr9）又は第二のＰＮＰトランジスタ（Ｔr1
1）のコレクタに接続されるともにカレントミラー回路
を構成する。第三の抵抗（Ｒ７）及び第五の抵抗（Ｒ
９）は、前記基準電圧（Ｖref1）と前記出力端子（Ｖou
t）との間に接続されるとともに、接続点が前記第二の
ＰＮＰトランジスタ（Ｔr11）のベースに接続される。
第四の抵抗（Ｒ８）は、前記接続点とグランドとの間に
接続される。
図である。すなわち、定電流駆動される一対の第一のＮ
ＰＮトランジスタＴr5及び第二のＮＰＮトランジスタＴ
r8は、コレクタが第一の抵抗Ｒ５を介して互いに接続さ
れ、エミッタが第二の抵抗Ｒ６を介して互いに接続され
るとともに該エミッタには入力信号Ｖin1，Ｖin2が入力
される。一対の第一のＰＮＰトランジスタ（Ｔr9）及び
第二のＰＮＰトランジスタ（Ｔr11）は、エミッタが前
記第一の抵抗（Ｒ５）の両端にそれぞれ接続され、一方
のベースが基準電圧（Ｖref1）に接続されるとともに該
一方のコレクタがオペアンプ回路（４）を介して出力端
子（Ｖout）に接続される。一対の第三のＮＰＮトラン
ジスタ（Ｔr10）及び第四のＮＰＮトランジスタ（Ｔr1
2）は、それぞれのコレクタが前記第一のＰＮＰトラン
ジスタ（Ｔr9）又は第二のＰＮＰトランジスタ（Ｔr1
1）のコレクタに接続されるともにカレントミラー回路
を構成する。第三の抵抗（Ｒ７）及び第五の抵抗（Ｒ
９）は、前記基準電圧（Ｖref1）と前記出力端子（Ｖou
t）との間に接続されるとともに、接続点が前記第二の
ＰＮＰトランジスタ（Ｔr11）のベースに接続される。
第四の抵抗（Ｒ８）は、前記接続点とグランドとの間に
接続される。
【００１７】
【作用】利得は抵抗Ｒ５〜Ｒ９の抵抗値に基づいて設定
されるため、入出力特性の直線性が確保される。また、
帰還信号は入力端子には帰還されないので、入力信号Ｖ
in1 ，Ｖin2 を入れ換えて反転アンプ及び非反転アンプ
を構成する場合に、利得が変化することがない。
されるため、入出力特性の直線性が確保される。また、
帰還信号は入力端子には帰還されないので、入力信号Ｖ
in1 ，Ｖin2 を入れ換えて反転アンプ及び非反転アンプ
を構成する場合に、利得が変化することがない。
【００１８】
【実施例】図２はこの発明を具体化した一実施例を示
す。すなわち、入力信号Ｖin1 はＰＮＰトランジスタＴ
r3のベースに入力され、同トランジスタＴr3のエミッタ
はＮＰＮトランジスタＴr4のエミッタに接続され、同ト
ランジスタＴr3のコレクタはグランドＧＮＤに接続され
ている。
す。すなわち、入力信号Ｖin1 はＰＮＰトランジスタＴ
r3のベースに入力され、同トランジスタＴr3のエミッタ
はＮＰＮトランジスタＴr4のエミッタに接続され、同ト
ランジスタＴr3のコレクタはグランドＧＮＤに接続され
ている。
【００１９】前記トランジスタＴr4のコレクタには電源
Ｖccから電流源１ｂを介してコレクタ電流が供給され
る。また、前記電流源１ｂにはＮＰＮトランジスタＴr5
のベースが接続されて同電流源１ｂからベース電流が供
給され、同トランジスタＴr5のコレクタには電源Ｖccか
ら電流源１ｃを介してコレクタ電流が供給される。
Ｖccから電流源１ｂを介してコレクタ電流が供給され
る。また、前記電流源１ｂにはＮＰＮトランジスタＴr5
のベースが接続されて同電流源１ｂからベース電流が供
給され、同トランジスタＴr5のコレクタには電源Ｖccか
ら電流源１ｃを介してコレクタ電流が供給される。
【００２０】前記トランジスタＴr5のエミッタは前記ト
ランジスタＴr4のベースに接続されるとともに、電流源
１ｄを介してグランドＧＮＤに接続されている。また、
入力信号Ｖin2 はＰＮＰトランジスタＴr6のベースに入
力され、同トランジスタＴr6のエミッタはＮＰＮトラン
ジスタＴr7のエミッタに接続され、同トランジスタＴr6
のコレクタはグランドＧＮＤに接続されている。
ランジスタＴr4のベースに接続されるとともに、電流源
１ｄを介してグランドＧＮＤに接続されている。また、
入力信号Ｖin2 はＰＮＰトランジスタＴr6のベースに入
力され、同トランジスタＴr6のエミッタはＮＰＮトラン
ジスタＴr7のエミッタに接続され、同トランジスタＴr6
のコレクタはグランドＧＮＤに接続されている。
【００２１】前記トランジスタＴr7のコレクタには電源
Ｖccから電流源１ｅを介してコレクタ電流が供給され
る。また、前記電流源１ｅにはＮＰＮトランジスタＴr8
のベースが接続されて同電流源１ｅからベース電流が供
給され、同トランジスタＴr8のコレクタには電源Ｖccか
ら電流源１ｇを介してコレクタ電流が供給される。
Ｖccから電流源１ｅを介してコレクタ電流が供給され
る。また、前記電流源１ｅにはＮＰＮトランジスタＴr8
のベースが接続されて同電流源１ｅからベース電流が供
給され、同トランジスタＴr8のコレクタには電源Ｖccか
ら電流源１ｇを介してコレクタ電流が供給される。
【００２２】前記トランジスタＴr8のエミッタは前記ト
ランジスタＴr7のベースに接続されるとともに、電流源
１ｆを介してグランドＧＮＤに接続されている。前記ト
ランジスタＴr5，Ｔr8のコレクタは抵抗Ｒ５を介して接
続され、前記トランジスタＴr5，Ｔr8のエミッタは抵抗
Ｒ６を介して接続されている。そして、上記構成により
入力回路部３が構成されている。
ランジスタＴr7のベースに接続されるとともに、電流源
１ｆを介してグランドＧＮＤに接続されている。前記ト
ランジスタＴr5，Ｔr8のコレクタは抵抗Ｒ５を介して接
続され、前記トランジスタＴr5，Ｔr8のエミッタは抵抗
Ｒ６を介して接続されている。そして、上記構成により
入力回路部３が構成されている。
【００２３】前記トランジスタＴr5のコレクタはＰＮＰ
トランジスタＴr9のエミッタに接続され、同トランジス
タＴr9のベースはダイオードＤ１のアノードに接続され
ている。
トランジスタＴr9のエミッタに接続され、同トランジス
タＴr9のベースはダイオードＤ１のアノードに接続され
ている。
【００２４】また、前記ダイオードＤ１のアノードには
電源Ｖccから電流源１ｈを介して順方向電流が供給さ
れ、同ダイオードＤ１のカソードはＰＮＰトランジスタ
Ｔr13のエミッタに接続されている。
電源Ｖccから電流源１ｈを介して順方向電流が供給さ
れ、同ダイオードＤ１のカソードはＰＮＰトランジスタ
Ｔr13のエミッタに接続されている。
【００２５】前記トランジスタＴr13 のベースには基準
電圧Ｖref1が入力され、コレクタはグランドＧＮＤに接
続されている。前記トランジスタＴr8のコレクタはＰＮ
ＰトランジスタＴr11 のエミッタに接続され、同トラン
ジスタＴr11 のベースはダイオードＤ２のアノードに接
続されている。
電圧Ｖref1が入力され、コレクタはグランドＧＮＤに接
続されている。前記トランジスタＴr8のコレクタはＰＮ
ＰトランジスタＴr11 のエミッタに接続され、同トラン
ジスタＴr11 のベースはダイオードＤ２のアノードに接
続されている。
【００２６】また、前記ダイオードＤ２のアノードには
電源Ｖccから電流源１ｉを介して順方向電流が供給さ
れ、同ダイオードＤ２のカソードはＰＮＰトランジスタ
Ｔr14のエミッタに接続されている。
電源Ｖccから電流源１ｉを介して順方向電流が供給さ
れ、同ダイオードＤ２のカソードはＰＮＰトランジスタ
Ｔr14のエミッタに接続されている。
【００２７】前記トランジスタＴr14 のベースには、基
準電圧Ｖref1から抵抗Ｒ７を介した電圧Ｖref2が入力さ
れ、同トランジスタＴr14 のコレクタはグランドＧＮＤ
に接続されている。
準電圧Ｖref1から抵抗Ｒ７を介した電圧Ｖref2が入力さ
れ、同トランジスタＴr14 のコレクタはグランドＧＮＤ
に接続されている。
【００２８】前記トランジスタＴr9，Ｔr11 のコレクタ
は、カレントミラーを構成する一対のＮＰＮトランジス
タＴr10 ，Ｔr12 のコレクタにそれぞれ接続されてい
る。前記トランジスタＴr10 のコレクタはオペアンプ回
路４のマイナス側入力端子に入力され、同オペアンプ回
路４のプラス側入力端子には定電圧が入力されている。
は、カレントミラーを構成する一対のＮＰＮトランジス
タＴr10 ，Ｔr12 のコレクタにそれぞれ接続されてい
る。前記トランジスタＴr10 のコレクタはオペアンプ回
路４のマイナス側入力端子に入力され、同オペアンプ回
路４のプラス側入力端子には定電圧が入力されている。
【００２９】前記オペアンプ回路４の出力端子から出力
信号Ｖout が出力され、同出力端子は抵抗Ｒ９を介して
前記トランジスタＴr14 のベースに接続されている。そ
して、上記トランジスタＴr9〜Ｔr14 、ダイオードＤ
１，Ｄ２、抵抗Ｒ７〜Ｒ９及びオペアンプ回路４とで帰
還回路部５が構成されている。
信号Ｖout が出力され、同出力端子は抵抗Ｒ９を介して
前記トランジスタＴr14 のベースに接続されている。そ
して、上記トランジスタＴr9〜Ｔr14 、ダイオードＤ
１，Ｄ２、抵抗Ｒ７〜Ｒ９及びオペアンプ回路４とで帰
還回路部５が構成されている。
【００３０】次に、上記のように構成された増幅回路の
動作を説明する。前記各トランジスタＴr3〜Ｔr14 のベ
ース・エミッタ間電圧降下をＶBET3〜ＶBET14 とし、ダ
イオードＤ１，Ｄ２の順方向電圧降下をＶBED1〜ＶBED2
とする。
動作を説明する。前記各トランジスタＴr3〜Ｔr14 のベ
ース・エミッタ間電圧降下をＶBET3〜ＶBET14 とし、ダ
イオードＤ１，Ｄ２の順方向電圧降下をＶBED1〜ＶBED2
とする。
【００３１】前記トランジスタＴr4のベース電位をＶa
とし、前記入力電圧Ｖin1 ，Ｖin2の電位差をΔＶinと
すると、
とし、前記入力電圧Ｖin1 ，Ｖin2の電位差をΔＶinと
すると、
【００３２】
【数４】
【００３３】となり、前記トランジスタＴr7のベース電
位をＶb とすると、
位をＶb とすると、
【００３４】
【数５】
【００３５】となる。また、前記抵抗Ｒ６の両端子間電
圧は、
圧は、
【００３６】
【数６】
【００３７】となるため、抵抗Ｒ６に流れる電流ΔＩ6
は、
は、
【００３８】
【数７】
【００３９】となる。また、前記トランジスタＴr5のエ
ミッタ電流をＩET5 とし、前記電流源１ｄ，１ｆに流れ
る電流をＩ1 とすると、
ミッタ電流をＩET5 とし、前記電流源１ｄ，１ｆに流れ
る電流をＩ1 とすると、
【００４０】
【数８】
【００４１】となる。ここで、トランジスタＴr4に流れ
るベース電流と前記トランジスタＴr5に流れるベース電
流との差は、前記トランジスタＴr5のエミッタ電流ＩET
5 に比べ充分に小さいため、前記トランジスタＴr5のエ
ミッタ電流ＩET5 と前記トランジスタＴr5に流れるコレ
クタ電流ＩCT5 は等しいとして、
るベース電流と前記トランジスタＴr5に流れるベース電
流との差は、前記トランジスタＴr5のエミッタ電流ＩET
5 に比べ充分に小さいため、前記トランジスタＴr5のエ
ミッタ電流ＩET5 と前記トランジスタＴr5に流れるコレ
クタ電流ＩCT5 は等しいとして、
【００４２】
【数９】
【００４３】とする。一方、前記トランジスタＴr9に流
れるエミッタ電流をＩo1とし、抵抗Ｒ５に流れる電流を
ΔＩ5 とし、前記電流源１ｃの出力電流Ｉ2 のうち前記
トランジスタＴr5に流れない電流をＩa とすると、
れるエミッタ電流をＩo1とし、抵抗Ｒ５に流れる電流を
ΔＩ5 とし、前記電流源１ｃの出力電流Ｉ2 のうち前記
トランジスタＴr5に流れない電流をＩa とすると、
【００４４】
【数１０】
【００４５】となる。すると、
【００４６】
【数１１】
【００４７】同様に、前記トランジスタＴr8のエミッタ
電流ＩET8 は、
電流ＩET8 は、
【００４８】
【数１２】
【００４９】となり、前記トランジスタＴr11 に流れる
エミッタ電流をＩo2とし、前記電流源１ｇの出力電流Ｉ
2 のうち前記トランジスタＴr8に流れない電流をＩb と
すると、
エミッタ電流をＩo2とし、前記電流源１ｇの出力電流Ｉ
2 のうち前記トランジスタＴr8に流れない電流をＩb と
すると、
【００５０】
【数１３】
【００５１】となる。すると、
【００５２】
【数１４】
【００５３】前記エミッタ電流Ｉo1，Ｉo2は前記帰還回
路部５によって、
路部５によって、
【００５４】
【数１５】
【００５５】従って、式（１１）（１４）（１５）より
【００５６】
【数１６】
【００５７】となる。ここで、抵抗Ｒ５の両端子間電圧
をΔＶo とすると、
をΔＶo とすると、
【００５８】
【数１７】
【００５９】従って、式（７）（１６）より
【００６０】
【数１８】
【００６１】となり、上式より入力回路部３の利得ＡＶ
１は、
１は、
【００６２】
【数１９】
【００６３】となる。従って、入力回路部３の利得ＡＶ
１は抵抗Ｒ５，Ｒ６の抵抗値のみで決まるため、その入
出力特性は直線性に優れている。
１は抵抗Ｒ５，Ｒ６の抵抗値のみで決まるため、その入
出力特性は直線性に優れている。
【００６４】また、基準電圧Ｖref1，Ｖref2の関係は、
【００６５】
【数２０】
【００６６】ここで、
【００６７】
【数２１】
【００６８】とすれば、
【００６９】
【数２２】
【００７０】となる。ここで、前記ΔＶo ＝０となる
と、出力信号Ｖout はＤＣ電圧である出力信号Ｖout(D
C) となり、Ｖref1＝Ｖref2となる。よって、
と、出力信号Ｖout はＤＣ電圧である出力信号Ｖout(D
C) となり、Ｖref1＝Ｖref2となる。よって、
【００７１】
【数２３】
【００７２】となり、この結果、
【００７３】
【数２４】
【００７４】となる。次に、帰還回路部５の利得ＡＶ２
を求める。まず、出力信号Ｖout の変動量をΔＶout と
すると、
を求める。まず、出力信号Ｖout の変動量をΔＶout と
すると、
【００７５】
【数２５】
【００７６】従って、
【００７７】
【数２６】
【００７８】帰還回路部５の利得ＡＶ２は
【００７９】
【数２７】
【００８０】従って、この増幅回路の総合利得ＡＶ０
は、式（１９）（２７）より
は、式（１９）（２７）より
【００８１】
【数２８】
【００８２】となる。この結果、この増幅回路の総合利
得ＡＶ０は抵抗Ｒ５〜Ｒ９の抵抗値で設定されるため、
直線性に優れた入出力特性を得ることができる。
得ＡＶ０は抵抗Ｒ５〜Ｒ９の抵抗値で設定されるため、
直線性に優れた入出力特性を得ることができる。
【００８３】また、式（２４）に示すように、出力信号
Ｖout(DC) は基準電圧Ｖref1に基づいて任意に設定する
ことができるので、基準電圧Ｖref1を安定化させること
により良好な電源リップルリジェクション特性を得るこ
とができる。
Ｖout(DC) は基準電圧Ｖref1に基づいて任意に設定する
ことができるので、基準電圧Ｖref1を安定化させること
により良好な電源リップルリジェクション特性を得るこ
とができる。
【００８４】また、前記増幅回路では入力信号Ｖin1 ，
Ｖin2 を入れ換えることにより反転アンプ及び非反転ア
ンプを構成することができ、帰還回路部５の帰還信号は
入力回路部３の入力端子には帰還されていない。
Ｖin2 を入れ換えることにより反転アンプ及び非反転ア
ンプを構成することができ、帰還回路部５の帰還信号は
入力回路部３の入力端子には帰還されていない。
【００８５】この結果、反転アンプ及び非反転アンプを
構成した場合にもその利得を同一とすることができる。
従って、図３に示すように上記増幅回路を使用して構成
した非反転アンプ６ａと反転アンプ６ｂとでＢＴＬアン
プを構成すると、両アンプ６ａ，６ｂの利得を揃えるた
めの利得調整回路を付加する必要がないので、同ＢＴＬ
アンプの構成を簡略化することができる。
構成した場合にもその利得を同一とすることができる。
従って、図３に示すように上記増幅回路を使用して構成
した非反転アンプ６ａと反転アンプ６ｂとでＢＴＬアン
プを構成すると、両アンプ６ａ，６ｂの利得を揃えるた
めの利得調整回路を付加する必要がないので、同ＢＴＬ
アンプの構成を簡略化することができる。
【００８６】
【発明の効果】以上詳述したように、この発明は歪み特
性を向上させるとともに反転型増幅回路及び非反転型増
幅回路を構成した場合にも利得差を生じることのない増
幅回路を提供することができる優れた効果を発揮する。
性を向上させるとともに反転型増幅回路及び非反転型増
幅回路を構成した場合にも利得差を生じることのない増
幅回路を提供することができる優れた効果を発揮する。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】一実施例の増幅回路のＢＴＬアンプでの使用例
を示す回路図である。
を示す回路図である。
【図４】従来例の入力回路を示す回路図である。
【図５】従来例の反転アンプを示す回路図である。
【図６】従来例の非反転アンプを示す回路図である。
Ｖin1 入力信号 Ｖin2 入力信号 Ｖout 出力信号 Ｔr5 ＮＰＮトランジスタ Ｔr8 ＮＰＮトランジスタ Ｔr10 ＮＰＮトランジスタ Ｔr12 ＮＰＮトランジスタ Ｔr9 ＰＮＰトランジスタ Ｔr11 ＰＮＰトランジスタ Ｒ５ 抵抗 Ｒ６ 抵抗 Ｒ７ 抵抗 Ｒ８ 抵抗 Ｒ９ 抵抗 Ｖref1 基準電圧 ４ オペアンプ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 久雄 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 平２−210903（ＪＰ，Ａ) 特開 平２−253708（ＪＰ，Ａ) 特開 昭59−43613（ＪＰ，Ａ) 特開 平６−120739（ＪＰ，Ａ) 実開 昭53−43862（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72
Claims (2)
- 【請求項１】 コレクタが第一の抵抗(Ｒ５)を介して互
いに接続され、エミッタが第二の抵抗（Ｒ６）を介して
互いに接続されるとともに該エミッタには入力信号（Ｖ
in1，Ｖin2）が入力され、定電流駆動される一対の第一
のＮＰＮトランジスタ（Ｔr5）及び第二のＮＰＮトラン
ジスタ（Ｔr8）と、 エミッタが前記第一の抵抗（Ｒ５）の両端にそれぞれ接
続され、一方のベースが基準電圧（Ｖref1）に接続され
るとともに該一方のコレクタがオペアンプ回路（４）を
介して出力端子（Ｖout）に接続される一対の第一のＰ
ＮＰトランジスタ（Ｔr9）及び第二のＰＮＰトランジス
タ（Ｔr11）と、 それぞれのコレクタが前記第一のＰＮＰトランジスタ
（Ｔr9）又は第二のＰＮＰトランジスタ（Ｔr11）のコ
レクタに接続されるともにカレントミラー回路を構成す
る一対の第三のＮＰＮトランジスタ（Ｔr10）及び第四
のＮＰＮトランジスタ（Ｔr12）と、 前記基準電圧（Ｖref1）と前記出力端子（Ｖout）との
間に接続されるとともに、接続点が前記第二のＰＮＰト
ランジスタ（Ｔr11）のベースに接続される第三の抵抗
（Ｒ７）及び第五の抵抗（Ｒ９）と、 前記接続点とグランドとの間に接続される第四の抵抗
（Ｒ８）とを備えることを特徴とする増幅回路。 - 【請求項２】 前記第一の抵抗（Ｒ５）と、前記第二の
抵抗（Ｒ６）と、前記第三の抵抗（Ｒ７）と、第四の抵
抗（Ｒ８）と、第五の抵抗（Ｒ９）とに基づいて総合利
得が決定されることを特徴とする請求項１に記載の増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23843693A JP3170112B2 (ja) | 1992-09-25 | 1993-09-24 | 増幅回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25692692 | 1992-09-25 | ||
| JP4-256926 | 1992-09-25 | ||
| JP23843693A JP3170112B2 (ja) | 1992-09-25 | 1993-09-24 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232645A JPH06232645A (ja) | 1994-08-19 |
| JP3170112B2 true JP3170112B2 (ja) | 2001-05-28 |
Family
ID=26533690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23843693A Expired - Fee Related JP3170112B2 (ja) | 1992-09-25 | 1993-09-24 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3170112B2 (ja) |
-
1993
- 1993-09-24 JP JP23843693A patent/JP3170112B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232645A (ja) | 1994-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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