WO2022074971A1 - 半導体装置 - Google Patents

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back surface
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ニャット タン ホアン
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ローム株式会社
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    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Definitions

  • This disclosure relates to semiconductor devices.
  • Patent Document 1 discloses a semiconductor device including two semiconductor elements connected in series. Such a semiconductor device is mounted on a circuit board of, for example, an electronic device, and is used in a power supply circuit (for example, a DC / DC converter, an inverter, etc.), a motor drive circuit, or the like.
  • a power supply circuit for example, a DC / DC converter, an inverter, etc.
  • This disclosure was conceived in view of the above circumstances, and one of the purposes is to provide a semiconductor device capable of increasing the current.
  • the semiconductor device of the present disclosure has a first electrode, a second electrode, and a third electrode, and on / off control between the first electrode and the second electrode is controlled by a first drive signal input to the third electrode. It has a first semiconductor element, a fourth electrode, a fifth electrode, and a sixth electrode, and on / off control between the fourth electrode and the fifth electrode is controlled by a second drive signal input to the sixth electrode. Second semiconductor element, a base material having a base material main surface and a base material back surface separated in the thickness direction, a main surface wiring layer formed on the base material main surface, and a back surface wiring formed on the base material back surface.
  • a layer and a wiring substrate including a metal member inserted into the base material and conducting the main surface wiring layer and the back surface wiring layer are provided, and the first semiconductor element and the second semiconductor element are provided. Is connected in series by connecting the second electrode and the fourth electrode, and the metal member is interposed in the conduction path between the second electrode and the fourth electrode.
  • the semiconductor device of the present disclosure it is possible to increase the current.
  • FIG. 3 It is a perspective view which shows the semiconductor device which concerns on 1st Embodiment.
  • the resin member is omitted.
  • FIG. 3 It is a top view which shows the semiconductor device which concerns on 1st Embodiment, and is the figure which showed the resin member by the imaginary line (two-dot chain line).
  • a plurality of connecting members are omitted.
  • a part of the wiring board main surface wiring layer
  • a part (base material) of the wiring board is omitted.
  • a part of the wiring board (back surface wiring layer) is omitted.
  • the semiconductor device A1 includes a plurality of first semiconductor elements 1, a plurality of second semiconductor elements 2, a support member 3, a wiring board 4, a pair of signal terminals 61A and 61B, a pair of detection terminals 62A and 62B, and a plurality of dummy terminals 63. , A plurality of connecting members 7, and a resin member 8.
  • the plurality of connecting members 7 include connecting members 71, 72, 73A, 73B, 74A, 74B, 75A, 75B, 76A, 76B.
  • FIG. 1 is a perspective view showing the semiconductor device A1.
  • FIG. 2 is a perspective view of FIG. 1 in which the resin member 8 is omitted.
  • FIG. 3 is a plan view showing the semiconductor device A1, and the resin member 8 is shown by an imaginary line (dashed-dotted line).
  • FIG. 4 is a plan view of FIG. 3 in which a plurality of connecting members 7 are omitted.
  • FIG. 5 is a plan view of FIG. 4 in which a part of the wiring board 4 (main surface wiring layer 42) is omitted.
  • FIG. 6 is a plan view of FIG. 5 in which a part of the wiring board 4 (base material 41) is omitted.
  • FIG. 7 is a plan view of FIG.
  • FIG. 8 is a bottom view showing the semiconductor device A1, and the resin member 8 is shown by an imaginary line (dashed-dotted line).
  • FIG. 9 is a side view (left side view) showing the semiconductor device A1, and the resin member 8 is omitted.
  • FIG. 10 is a side view (right side view) showing the semiconductor device A1, and the resin member 8 is omitted.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI of FIG. 3, and the resin member 8 is omitted.
  • FIG. 12 is a partially enlarged view of a part of FIG. 11.
  • FIG. 13 is a partially enlarged view of a part of FIG. 11.
  • the z direction is the thickness direction of the semiconductor device A1.
  • the x direction is the left-right direction in the plan view (see FIG. 3) of the semiconductor device A1.
  • the y direction is the vertical direction in the plan view (see FIG. 3) of the semiconductor device A1.
  • One in the x direction is the x1 direction, and the other in the x direction is the x2 direction.
  • one in the y direction is the y1 direction
  • the other in the y direction is the y2 direction
  • one in the z direction is the z1 direction
  • the other in the z direction is the z2 direction.
  • "planar view” means when viewed in the z direction.
  • the x direction is an example of the "second direction”
  • the y direction is an example of the "first direction”.
  • Each of the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 is, for example, a MOSFET.
  • the plurality of first semiconductor elements 1 and second semiconductor elements 2 are not limited to MOSFETs, and are switching elements such as field effect transistors including MISFETs (Metal-Insulator-Semiconductor FETs) or bipolar transistors including IGBTs, respectively. You may.
  • Each of the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 are configured by using a semiconductor material mainly composed of SiC (silicon carbide).
  • the semiconductor material is not limited to SiC, and may be Si (silicon), GaAs (gallium arsenide), GaN (gallium nitride), Ga 2 O 3 (gallium oxide), or the like.
  • each of the plurality of first semiconductor elements 1 has an element main surface 1a and an element back surface 1b.
  • the element main surface 1a and the element back surface 1b are separated from each other in the z direction.
  • the element main surface 1a faces the z2 direction, and the element back surface 1b faces the z1 direction.
  • Each of the plurality of first semiconductor elements 1 has a first electrode 11, a second electrode 12, and a third electrode 13. As shown in FIG. 12, in each first semiconductor device 1, the first electrode 11 is formed on the back surface 1b of the device, and the second electrode 12 and the third electrode 13 are formed on the main surface 1a of the device. .. In the example in which each first semiconductor element 1 is a MOSFET, the first electrode 11 is a drain electrode, the second electrode 12 is a source electrode, and the third electrode 13 is a gate electrode.
  • a first drive signal for example, a gate voltage
  • the third electrode 13 gate electrode
  • each first semiconductor element 1 has a first electrode 11 (drain electrode) and a second electrode 12 (source electrode) according to a first drive signal (for example, a gate voltage) input to the third electrode 13 (gate electrode).
  • a first drive signal for example, a gate voltage
  • each first semiconductor element 1 is bonded to the conductive plate 31A via the conductive bonding material 19.
  • the conductive joining material 19 is, for example, a solder, a metal paste material, or a sintered metal.
  • each of the plurality of second semiconductor elements 2 has an element main surface 2a and an element back surface 2b.
  • the element main surface 2a and the element back surface 2b are separated from each other in the z direction.
  • the element main surface 2a faces the z2 direction, and the element back surface 2b faces the z1 direction.
  • Each of the plurality of second semiconductor elements 2 has a fourth electrode 21, a fifth electrode 22, and a sixth electrode 23.
  • the fourth electrode 21 is formed on the device back surface 2b, and the fifth electrode 22 and the sixth electrode 23 are formed on the element main surface 2a. ..
  • the fourth electrode 21 is a drain electrode
  • the fifth electrode 22 is a source electrode
  • the sixth electrode 23 is a gate electrode.
  • a second drive signal for example, a gate voltage
  • each second semiconductor element 2 performs a switching operation in response to the second drive signal (conduction state and cutoff state). And switch).
  • each second semiconductor element 2 has a fourth electrode 21 (drain electrode) and a fifth electrode 22 (source) according to a second drive signal (for example, a gate voltage) input to the sixth electrode 23 (gate electrode).
  • a second drive signal for example, a gate voltage
  • the plurality of second semiconductor elements 2 are arranged along the y direction.
  • the plurality of second semiconductor elements 2 overlap with the plurality of first semiconductor elements 1 when viewed in the x direction.
  • each second semiconductor element 2 is bonded to the conductive plate 31B via the conductive bonding material 29.
  • the conductive joining material 29 is, for example, a solder, a metal paste material, or a sintered metal.
  • the semiconductor device A1 is configured as, for example, a half-bridge type switching circuit.
  • the plurality of first semiconductor elements 1 form an upper arm circuit of the semiconductor device A1, and the plurality of second semiconductor elements 2 form a lower arm circuit of the semiconductor device A1.
  • the plurality of first semiconductor elements 1 are electrically connected in parallel to each other, and the plurality of second semiconductor elements 2 are electrically connected in parallel to each other.
  • each first semiconductor element 1 and each second semiconductor element 2 are connected in series to form a bridge.
  • the semiconductor device A1 includes four first semiconductor elements 1 and four second semiconductor elements 2.
  • the number of each of the first semiconductor element 1 and the second semiconductor element 2 is not limited to this configuration, and is appropriately changed according to the performance required for the semiconductor device A1.
  • the support member 3 supports a plurality of first semiconductor elements 1 and a plurality of second semiconductor elements 2. As shown in FIGS. 7 and 9 to 13, the support member 3 has a pair of conductive plates 31A and 31B and a pair of insulating plates 32A and 32B.
  • the conductive plate 31A supports a plurality of first semiconductor elements 1.
  • the conductive plate 31A conducts to the first electrode 11 (drain electrode) of each first semiconductor element 1.
  • the conductive plate 31A has, for example, a rectangular parallelepiped shape.
  • the dimension of the conductive plate 31A along the z direction is larger than the dimension of the main surface wiring layer 42 and the back surface wiring layer 43 along the z direction.
  • the conductive plate 31A has a bonding surface 310A to which each first semiconductor element 1 is bonded.
  • the joint surface 310A faces the z2 direction.
  • first back surface wiring portion 431 of the back surface wiring layer 43 described later is bonded to the joint surface 310A.
  • the conductive plate 31A is joined to the insulating plate 32A via the joining material 319.
  • the joining material 319 may be conductive or insulating.
  • the conductive plate 31B supports a plurality of second semiconductor elements 2.
  • the conductive plate 31B conducts to the fourth electrode 21 (drain electrode) of each second semiconductor element 2.
  • the conductive plate 31B has, for example, a rectangular parallelepiped shape.
  • the dimension of the conductive plate 31B along the z direction is larger than the dimension of the main surface wiring layer 42 and the back surface wiring layer 43 along the z direction.
  • the conductive plate 31B has a bonding surface 310B to which each second semiconductor element 2 is bonded.
  • the joint surface 310B faces the z2 direction.
  • a part of the wiring board 4 (second back surface wiring portion 432 of the back surface wiring layer 43 described later) is joined to the joint surface 310B.
  • the conductive plate 31B is joined to the insulating plate 32B via the joining material 319.
  • the pair of conductive plates 31A and 31B have a plurality of first metal layers 311 and a plurality of second metal layers 312 laminated in the z direction, respectively.
  • Each of the plurality of first metal layers 311 is made of, for example, copper.
  • Each of the plurality of second metal layers 312 is made of, for example, molybdenum.
  • the surface layer of the conductive plate 31A in the z direction and the surface layer of the conductive plate 31B in the z direction are the first metal layer 311, respectively.
  • the dimension in the z direction of each second metal layer 312 is smaller than the dimension in the z direction of each first metal layer 311.
  • the conductive plates 31A and 31B are not limited to the configuration in which the plurality of first metal layers 311 and the plurality of second metal layers 312 are laminated, and may be composed of a single metal.
  • the pair of insulating plates 32A and 32B are each made of an insulating material, and the insulating material is, for example, Al 2 O 3 .
  • Each of the insulating plates 32A and 32B has, for example, a rectangular shape in a plan view.
  • the insulating plate 32A supports the conductive plate 31A.
  • the insulating plate 32B supports the conductive plate 31B.
  • a plating layer 321 is formed on the surfaces of the insulating plates 32A and 32B to which the conductive plates 31A and 31B are joined.
  • the plating layer 321 is made of, for example, silver or a silver alloy.
  • the wiring board 4 together with the support members 3 (conductive plates 31A and 31B) and the plurality of connection members 7 form a conduction path in the semiconductor device A1.
  • the wiring board 4 includes a base material 41, a main surface wiring layer 42, a back surface wiring layer 43, and a plurality of metal members 44.
  • the base material 41 is made of an insulating material, and in one example, it is made of ceramics having excellent thermal conductivity. Examples of such ceramics include AlN (aluminum nitride), SiN (silicon nitride), and Al 2 O 3 (aluminum oxide).
  • the base material 41 is, for example, a plate material having a rectangular shape in a plan view.
  • the base material 41 has a base material main surface 41a and a base material back surface 41b.
  • the main surface of the base material 41a and the back surface of the base material 41b are separated from each other in the z direction.
  • the base material main surface 41a faces the z2 direction
  • the base material back surface 41b faces the z1 direction.
  • the base material 41 includes a plurality of through holes 411 as shown in FIGS. 5, 11 and 13. As shown in FIGS. 11 and 13, the plurality of through holes 411 penetrate the base material 41 from the main surface of the base material 41a to the back surface of the base material 41b in the z direction. A metal member 44 is inserted into each through hole 411. The inner surface of each through hole 411 is not in contact with the metal member 44, as shown in FIGS. 5, 11 and 13. Unlike this configuration, the inner surface of each through hole 411 may be in contact with the metal member 44. Therefore, in the present disclosure, "inserted” (or "inserted”, etc.) means that a certain member (for example, a metal member 44) is in a hole (for example, a through hole 411). Whether or not the member is in contact with the inner surface of the hole is not limited. As an example, an insulating member different from the base material 41 may be provided in the gap between the metal member 44 and the through hole 411.
  • the main surface wiring layer 42 is formed on the main surface of the base material 41a.
  • the main surface wiring layer 42 is a plate material made of, for example, copper or a copper alloy.
  • the thickness (dimension in the z direction) of the main surface wiring layer 42 is about 0.4 mm in one example.
  • the thickness of the main surface wiring layer 42 is not limited to this value, and is appropriately determined according to the specifications of the semiconductor device A1 (rated current and allowable current, rated voltage and withstand voltage, internal inductance of the entire device, device size, etc.). Be changed.
  • 0.4 mm which is an example of the above, is set based on specifications such as a rated current of 600 A and an internal inductance of the entire device of about 4.0 nH.
  • the plane view dimensions of the main surface wiring layer 42 are the same, the larger the thickness of the main surface wiring layer 42, the more the parasitic inductance and the parasitic resistance of the entire device can be reduced, the heat dissipation can be improved, and the allowable current can be increased. ..
  • the main surface wiring layer 42 includes a first main surface wiring portion 421, a second main surface wiring portion 422, a pair of third main surface wiring portions 423A, 423B, and a pair. Includes the 4th main surface wiring portions 424A and 424B.
  • the first main surface wiring portion 421, the second main surface wiring portion 422, the pair of third main surface wiring portions 423A, 423B, and the pair of fourth main surface wiring portions 424A, 424B are separated from each other.
  • the first main surface wiring portion 421 conducts to the fifth electrode 22 (source electrode) of each second semiconductor element 2 via a plurality of connecting members 72.
  • the second main surface wiring portion 422 conducts to the second electrode 12 (source electrode) of each first semiconductor element 1 via the plurality of connecting members 71. As shown in FIGS. 3 and 4, the second main surface wiring portion 422 is located in the x1 direction of the first main surface wiring portion 421.
  • the second main surface wiring portion 422 includes a plurality of through holes 422a as shown in FIGS. 4, 11 and 13. As shown in FIGS. 11 and 13, the plurality of through holes 422a penetrate the second main surface wiring portion 422 in the z direction.
  • a metal member 44 is fitted in each through hole 422a. As shown in FIGS. 4, 11 and 13, the inner surface of each through hole 422a is in contact with the metal member 44.
  • “fitted” means that a member (for example, a metal member 44) is in a hole (for example, a through hole 422a), and the member is in contact with the inner surface of the hole. Say that. That is, the "fitted” state is limited to the "inserted” state in contact with the inner surface of the hole.
  • the third main surface wiring portion 423A conducts to each third electrode 13 (gate electrode) of the plurality of first semiconductor elements 1 via the connecting member 73A.
  • the third main surface wiring portion 423B conducts to each sixth electrode 23 (gate electrode) of the plurality of second semiconductor elements 2 via the connecting member 73B.
  • the pair of third main surface wiring portions 423A and 423B each have a band shape extending in the y direction.
  • the fourth main surface wiring portion 424A conducts to each second electrode 12 (source electrode) of the plurality of first semiconductor elements 1 via the connecting member 74A.
  • the fourth main surface wiring portion 424B conducts to each fifth electrode 22 (source electrode) of the plurality of second semiconductor elements 2 via the connecting member 74B.
  • the pair of fourth main surface wiring portions 424A and 424B each have a band shape extending in the y direction.
  • the fourth main surface wiring portion 424A is arranged substantially parallel to the third main surface wiring portion 423A. In the example shown in FIGS.
  • the third main surface wiring portion 423A and the plurality of first semiconductor elements 1 are located on opposite sides of each other with the fourth main surface wiring portion 424A interposed therebetween.
  • the fourth main surface wiring portion 424B is arranged substantially parallel to the third main surface wiring portion 423B.
  • the third main surface wiring portion 423B and the plurality of second semiconductor elements 2 are located on opposite sides of each other with the fourth main surface wiring portion 424B interposed therebetween.
  • the back surface wiring layer 43 is formed on the back surface back surface 41b as shown in FIG. 11 and the like.
  • the back surface wiring layer 43 is a plate material made of, for example, copper or a copper alloy.
  • the thickness (dimension in the z direction) of the back surface wiring layer 43 is the same as that of the main surface wiring layer 42, for example, and is about 0.4 mm in one example.
  • the thickness of the back surface wiring layer 43 is not limited to this value, and may be appropriately changed depending on the specifications of the semiconductor device A1 (rated current and allowable current, rated voltage and withstand voltage, internal inductance of the entire device, device size, etc.). Will be done.
  • 0.4 mm which is an example of the above, is set based on specifications such as a rated current of 600 A and an internal inductance of the entire device of about 4.0 nH, similarly to the main surface wiring layer 42.
  • the back surface wiring layer 43 includes a first back surface wiring portion 431 and a second back surface wiring portion 432.
  • the first back surface wiring portion 431 and the second back surface wiring portion 432 are separated from each other.
  • the first back surface wiring portion 431 is joined to the joint surface 310A of the conductive plate 31A.
  • the first back surface wiring portion 431 conducts to each first electrode 11 (drain electrode) of the plurality of first semiconductor elements 1 via the conductive plate 31A.
  • the first back surface wiring portion 431 overlaps the first main surface wiring portion 421 in a plan view.
  • the second back surface wiring portion 432 is joined to the joint surface 310B of the conductive plate 31B.
  • the second back surface wiring portion 432 conducts to each fourth electrode 21 (drain electrode) of the plurality of second semiconductor elements 2 via the conductive plate 31B.
  • the second back surface wiring portion 432 overlaps the second main surface wiring portion 422 in a plan view.
  • the second back surface wiring portion 432 is located in the x1 direction of the first back surface wiring portion 431.
  • the second back surface wiring portion 432 includes a plurality of through holes 432a as shown in FIGS. 6, 11 and 13. As shown in FIGS. 11 and 13, the plurality of through holes 432a penetrate the second back surface wiring portion 432 in the z direction. Each through hole 432a overlaps each through hole 411 and each through hole 422a in a plan view. Each metal member 44 is fitted in each through hole 432a, and the inner surface of each through hole 432a is in contact with each metal member 44 as shown in FIGS. 6, 11 and 13.
  • Each of the plurality of metal members 44 is fitted into the wiring board 4 to conduct the main surface wiring layer 42 and the back surface wiring layer 43. In the semiconductor device A1, the current flowing through each metal member 44 flows substantially parallel to the z direction.
  • Each metal member 44 is a columnar shape having a circular shape in a plan view.
  • the shape of each metal member 44 is not limited to a circular shape in a plan view, and may be an elliptical shape or a polygonal shape.
  • the constituent material of each metal member 44 is, for example, copper or a copper alloy.
  • the length L 1 (dimension in the z direction) (see FIG. 13) of each metal member 44 is, for example, about 1.2 mm, and the thickness (radius) of each metal member 44 in a plan view is about 1.5 mm. The length of each metal member 44 and the thickness in a plan view are not limited to the above examples.
  • Each metal member 44 is fitted into the through hole 422a of the second main surface wiring portion 422 and the through hole 432a of the second back surface wiring portion 432, and is also inserted into the through hole 411 of the base material 41. Each metal member 44 is in contact with the inner surface of the through hole 422a and the inner surface of the through hole 432a. Each metal member 44 is supported by being fitted into a through hole 422a of the second main surface wiring portion 422 and a through hole 432a of the second back surface wiring portion 432. At this time, if there is a gap between each metal member 44 and the inner surface of the through hole 422a and the inner surface of the through hole 432a, it is advisable to pour the solder into the gap.
  • each metal member 44 is fixed to the wiring board 4.
  • the solder can also be filled in the gap between each metal member 44 and the inner surface of the through hole 411 of the base material 41.
  • each metal member 44 conducts the second main surface wiring portion 422 of the main surface wiring layer 42 and the second back surface wiring portion 432 of the back surface wiring layer 43.
  • the plurality of metal members 44 are arranged in the region R1 shown in FIG. 4, and are located between the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 in a plan view. Therefore, the region R1 is located between the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 in a plan view.
  • the plurality of metal members 44 are arranged in a row along the y direction at substantially the center of the region R1 in the x direction.
  • the region R1 has, for example, a dimension W (see FIG. 4) along the x direction of about 5 mm and a dimension L R1 (see FIG. 4) along the y direction of about 45 mm.
  • the plurality of metal members 44 are arranged in a row at equal pitches along the y direction in the region R1.
  • the distance D (see FIG. 4) between the centers of the two adjacent metal members 44 in a plan view is equal to or larger than a predetermined value.
  • This predetermined value is a value in which the mutual inductance between the two adjacent metal members 44 is approximately 0 (zero), the length L 1 of each metal member 44 is about 1.2 mm, and the main surface wiring layer.
  • each thickness (dimension in the z direction) of the 42 and the back surface wiring layer 43 is about 0.4 mm, it is about 0.3 mm.
  • the mutual inductance between the two metal members 44 is M
  • the path length of the current flowing through each metal member 44 along the z direction is L 2 (see FIG. 13)
  • the two adjacent metal members 44 are viewed in a plan view.
  • the distance between the centers is D
  • the following equation (1) is obtained.
  • the path length L 2 is calculated by subtracting the thicknesses (dimensions in the z direction) of the main surface wiring layer 42 and the back surface wiring layer 43 from the length L 1 of each metal member 44. Will be done. Since the following equation (2) can be obtained from the following equation (1), by setting the distance D between the centers in a plan view so as to satisfy the following equation (2), the mutual inductance M becomes approximately 0 (zero). Become.
  • the distance D between the centers of the two adjacent metal members 44 in the plan view of the plurality of metal members 44 is about 12 mm. Therefore, since it is larger than the predetermined value (about 0.3 mm), the mutual inductance value between the two adjacent metal members 44 is approximately 0 (zero).
  • M ⁇ L 2 ⁇ (ln (2L 2 / D) -1) (1) D ⁇ 2 L 2 / e ( ⁇ 0.74 ⁇ L 2 ) (2)
  • the upper limit of the distance D is set. Specifically, assuming that the number of the metal members 44 is n and the thickness (radius) of each metal member 44 in a plan view is r, the following equation (4) can be obtained from the following equation (3). ), The upper limit of the distance D between the centers in the plan view is determined.
  • the y-direction dimension L R1 of the region R1 is 45 mm and the thickness (radius) r of the metal member 44 in a plan view is 1.5 mm
  • D ⁇ (45-2 ⁇ 1.5) / (4-1) that is, D ⁇ about 14.3 mm. That is, in order to arrange the four metal members 44 in the region R1, the distance D between the centers in a plan view needs to be about 14.3 mm or less.
  • the distance D between the centers in a plan view needs to be 10.5 mm or less, and the six metal members 44 are arranged in the region R1.
  • the distance D between the centers in the plan view may be 0.9 mm or more and 14.3 mm or less, including consideration of the mutual inductance M. .. L R1 ⁇ 2r + (n-1) ⁇ D (3) D ⁇ (L R1-2r ) / (n-1) (4)
  • the wiring board 4 includes a first power terminal unit 401, a second power terminal unit 402, and two third power terminal units 403.
  • the first power terminal portion 401, the second power terminal portion 402, and the two third power terminal portions 403 are separated from each other.
  • the first power terminal portion 401 is a part of the first back surface wiring portion 431.
  • the first power terminal portion 401 includes the end edge of the first back surface wiring portion 431 in the y1 direction. Since the first back surface wiring portion 431 conducts to the first electrode 11 (drain electrode) of each first semiconductor element 1 via the conductive plate 31A, the first power terminal portion 401 is the first of each first semiconductor element 1. Conducts to 1 electrode 11. The surface of the first power terminal portion 401 is plated. A part of the first power terminal portion 401 is exposed from the resin member 8.
  • the second power terminal portion 402 is a part of the first main surface wiring portion 421.
  • the second power terminal portion 402 includes an end edge of the first main surface wiring portion 421 in the y1 direction. Since the first main surface wiring portion 421 conducts to the fifth electrode 22 (source electrode) of each second semiconductor element 2, the second power terminal portion 402 conducts to the fifth electrode 22 of each second semiconductor element 2. do.
  • the surface of the second power terminal portion 402 is plated.
  • the first power terminal portion 401 and the second power terminal portion 402 overlap each other in a plan view. A part of the second power terminal portion 402 is exposed from the resin member 8.
  • one of the two third power terminal portions 403 is a part of the second main surface wiring portion 422, and the other of the two third power terminal portions 403 is one of the second back surface wiring portions 432. It is a department.
  • each third power terminal portion 403 includes an end edge in the y1 direction of the second main surface wiring portion 422 and the second back surface wiring portion 432, respectively.
  • the second main surface wiring unit 422 and the second back surface wiring unit 432 conduct with the second electrode 12 (source electrode) of each first semiconductor element 1 and the fourth electrode 21 (drain electrode) of each second semiconductor element 2, respectively.
  • the two third power terminal portions 403 are electrically connected to the second electrode 12 (source electrode) of each first semiconductor element 1 and the fourth electrode 21 of each second semiconductor element 2, respectively.
  • the surface of each third power terminal portion 403 is plated.
  • the two third power terminal portions 403 overlap each other in a plan view.
  • the wiring board 4 includes two third power terminal portions 403 is shown, but unlike this configuration, only one of the two third power terminal portions 403 may be provided. A part of each third power terminal portion 403 is exposed from the resin member 8.
  • the first power terminal unit 401 and the second power terminal unit 402 are connected to, for example, an external DC power supply, and a power supply voltage (DC voltage) is applied.
  • the first power terminal unit 401 is a P terminal connected to the positive electrode of the DC power supply
  • the second power terminal unit 402 is an N terminal connected to the negative electrode of the DC power supply.
  • the DC voltage applied to the first power terminal unit 401 and the second power terminal unit 402 is converted into an AC voltage by each switching operation of the plurality of first semiconductor elements 1 and each switching operation of the plurality of second semiconductor elements 2. Will be done.
  • Each third power terminal unit 403 outputs the converted voltage (AC voltage).
  • the wiring board 4 includes a plurality of first openings 45 and a plurality of second openings 46.
  • Each of the plurality of first openings 45 penetrates from the main surface wiring layer 42 to the back surface wiring layer 43 in the z direction.
  • Each of the plurality of first openings 45 accommodates one plurality of first semiconductor elements 1.
  • Each first opening 45 surrounds each first semiconductor element 1 in a plan view.
  • the plurality of first openings 45 include an upper penetration portion 451 and an intermediate penetration portion 452 and a lower penetration portion 453, respectively, as shown in FIGS. 4 to 6, 11 and 12, respectively.
  • the upper penetrating portion 451 and the intermediate penetrating portion 452 and the lower penetrating portion 453 overlap each other in a plan view.
  • the upper penetrating portion 451 is formed in the first main surface wiring portion 421 and penetrates the first main surface wiring portion 421 in the z direction.
  • the upper penetrating portion 451 is an L-shaped notch in a plan view or a U-shaped notch in a plan view.
  • the intermediate penetrating portion 452 is formed on the base material 41 and penetrates the base material 41 in the z direction.
  • the intermediate penetration portion 452 is a U-shaped notch in a plan view or a rectangular through hole in a plan view.
  • the lower penetrating portion 453 is formed in the first back surface wiring portion 431 and penetrates the first back surface wiring portion 431 in the z direction.
  • the lower penetration portion 453 is a U-shaped notch in a plan view or a rectangular through hole in a plan view.
  • the element main surface 1a of each first semiconductor element 1 overlaps the lower penetration portion 453 when viewed in a direction orthogonal to the z direction (for example, the y direction). As a result, each first semiconductor element 1 does not protrude upward in the z direction (z2 direction) from the wiring board 4.
  • Each of the plurality of second openings 46 penetrates from the main surface wiring layer 42 to the back surface wiring layer 43 in the z direction.
  • the plurality of second openings 46 accommodate each second semiconductor element 2 and surround each second semiconductor element 2 in a plan view.
  • Each second semiconductor element 2 is housed in each second opening 46.
  • the plurality of second openings 46 include an upper penetration portion 461, an intermediate penetration portion 462, and a lower penetration portion 463, respectively, as shown in FIGS. 4 to 6, 11 and 13, respectively.
  • the upper penetrating portion 461, the intermediate penetrating portion 462, and the lower penetrating portion 463 overlap each other in a plan view.
  • the upper penetrating portion 461 is formed in the second main surface wiring portion 422 and penetrates the second main surface wiring portion 422 in the z direction.
  • the upper penetrating portion 461 is a U-shaped notch in a plan view.
  • the intermediate penetrating portion 462 is formed on the base material 41 and penetrates the base material 41 in the z direction.
  • the intermediate penetration portion 462 is a through hole having a rectangular shape in a plan view.
  • the lower penetrating portion 463 is formed in the second back surface wiring portion 432 and penetrates the second back surface wiring portion 432 in the z direction.
  • the lower penetration portion 463 is a through hole having a rectangular shape in a plan view.
  • the element main surface 2a of each second semiconductor element 2 overlaps the lower penetrating portion 463 when viewed in a direction orthogonal to the z direction (for example, the y direction). As a result, each second semiconductor element 2 does not protrude upward in the z direction (z2 direction) from the wiring board 4.
  • the pair of signal terminals 61A and 61B, the pair of detection terminals 62A and 62B, and the plurality of dummy terminals 63 have substantially the same shape.
  • the pair of signal terminals 61A and 61B, the pair of detection terminals 62A and 62B, and the plurality of dummy terminals 63 each form an L-shape when viewed in the x direction, as can be seen from FIGS. 9 and 10.
  • the pair of signal terminals 61A and 61B, the pair of detection terminals 62A and 62B, and the plurality of dummy terminals 63 are arranged substantially parallel to each other in the x direction in a plan view.
  • the pair of signal terminals 61A and 61B, the pair of detection terminals 62A and 62B, and the plurality of dummy terminals 63 are each supported by the resin member 8 by being partially covered with the resin member 8.
  • the signal terminal 61A is conductive to the third electrode 13 (gate electrode) of each first semiconductor element 1, and a first drive signal for controlling the switching operation of each first semiconductor element 1 is input.
  • the signal terminal 61B is conductive to the sixth electrode 23 (gate electrode) of each second semiconductor element 2, and a second drive signal for controlling the switching operation of each second semiconductor element 2 is input.
  • the pair of signal terminals 61A and 61B include a pad portion 611 and a terminal portion 612, respectively. As shown in FIG. 3, the pad portions 611 of the signal terminals 61A and 61B are covered with the resin member 8.
  • a connecting member 73A is connected to the pad portion 611 of the signal terminal 61A, and conducts to the third main surface wiring portion 423A via the connecting member 73A.
  • a connecting member 73B is connected to the pad portion 611 of the signal terminal 61B, and conducts to the third main surface wiring portion 423B via the connecting member 73B.
  • the terminal portions 612 of the signal terminals 61A and 61B are exposed from the resin member 8.
  • An external control device for example, a gate driver
  • a first drive signal and a second drive signal gate voltage
  • the detection terminal 62A is conductive to the second electrode 12 (source electrode) of each first semiconductor element 1, and is a voltage applied to the second electrode 12 of each first semiconductor element 1 (voltage corresponding to the source current). Is output.
  • the detection terminal 62B is conductive to the fifth electrode 22 (source electrode) of each second semiconductor element 2, and is a voltage applied to the fifth electrode 22 of each second semiconductor element 2 (voltage corresponding to the source current). Is output.
  • the pair of detection terminals 62A and 62B include a pad portion 621 and a terminal portion 622, respectively. As shown in FIG. 3, the pad portion 621 of each of the detection terminals 62A and 62B is covered with the resin member 8.
  • a connecting member 74A is connected to the pad portion 621 of the detection terminal 62A and conducts to the fourth main surface wiring portion 424A via the connecting member 74A.
  • a connecting member 74B is connected to the pad portion 621 of the detection terminal 62B and conducts to the fourth main surface wiring portion 424B via the connecting member 74B.
  • the terminal portions 622 of the detection terminals 62A and 62B are exposed from the resin member 8.
  • An external control device (for example, a gate driver) is connected to the terminal portion 622 of each detection terminal 62A, 62B, and each detection signal (source signal) is output to the control device.
  • Each of the plurality of dummy terminals 63 is not conducting to any of the other components of the semiconductor device A1.
  • a part of the plurality of dummy terminals 63 is covered with the resin member 8, and the other part is exposed from the resin member 8.
  • each connecting member 7 is, for example, a bonding wire. Unlike this example, some of the connecting members 7 may be made of a metal plate instead of the bonding wire. Each constituent material of the plurality of connecting members 7 may be either gold, aluminum or copper. As described above, the plurality of connecting members 7 include connecting members 71, 72, 73A, 73B, 74A, 74B, 75A, 75B, 76A, 76B.
  • the plurality of connecting members 71 are joined to each of the second electrodes 12 (source electrodes) of the plurality of first semiconductor elements 1 and the second main surface wiring portion 422 to conduct them.
  • a part of the connecting member 71 may be joined to any of a plurality of metal members 44 instead of the second main surface wiring portion 422.
  • the plurality of connecting members 72 are joined to each fifth electrode 22 (source electrode) of the plurality of second semiconductor elements 2 and the first main surface wiring portion 421 to conduct them.
  • the plurality of connecting members 73A are joined to each third electrode 13 (gate electrode) of the plurality of first semiconductor elements 1 and the third main surface wiring portion 423A to conduct them.
  • the plurality of connecting members 73B are joined to each sixth electrode 23 (gate electrode) of the plurality of second semiconductor elements 2 and the third main surface wiring portion 423B to conduct them.
  • the plurality of connecting members 74A are joined to each of the second electrodes 12 (source electrodes) of the plurality of first semiconductor elements 1 and the fourth main surface wiring portion 424A to conduct them.
  • the plurality of connecting members 74B are joined to each fifth electrode 22 (source electrode) of the plurality of second semiconductor elements 2 and the fourth main surface wiring portion 424B to conduct them.
  • the connecting member 75A is joined to the third main surface wiring portion 423A and the pad portion 611 of the signal terminal 61A, and these are made conductive.
  • the connecting member 75B is joined to the third main surface wiring portion 423B and the pad portion 611 of the signal terminal 61B to conduct them.
  • the connecting member 76A is joined to the fourth main surface wiring portion 424A and the pad portion 621 of the detection terminal 62A, and these are made conductive.
  • the connecting member 76B is joined to the fourth main surface wiring portion 424B and the pad portion 621 of the detection terminal 62B to conduct them.
  • the resin member 8 includes a plurality of first semiconductor elements 1, a plurality of second semiconductor elements 2, a support member 3, a part of a wiring board 4, a part of each of a pair of signal terminals 61A and 61B, and a pair of detection terminals 62A. It covers a part of 62B, a part of a plurality of dummy terminals 63, and a plurality of connecting members 7.
  • the resin member 8 is made of an insulating resin material such as an epoxy resin. As shown in FIG. 3, the resin member 8 has a rectangular shape in a plan view. The resin member 8 has notches formed on both the z1 direction side and the z2 direction side on the side surface in the y1 direction. Due to the notch, as shown in FIGS. 1, 3 and 8, in the wiring board 4, the first power terminal portion 401, the second power terminal portion 402, and the third power terminal portion 403 are resin members 8, respectively. Exposed from.
  • the actions and effects of the semiconductor device A1 are as follows.
  • the semiconductor device A1 includes a first semiconductor element 1, a second semiconductor element 2, and a wiring board 4.
  • the wiring board 4 includes a base material 41, a main surface wiring layer 42, a back surface wiring layer 43, and a metal member 44.
  • the main surface wiring layer 42 is formed on the base material main surface 41a of the base material 41
  • the back surface wiring layer 43 is formed on the base material back surface 41b of the base material 41.
  • the metal member 44 is inserted into the base material 41 to conduct the main surface wiring layer 42 and the back surface wiring layer 43.
  • a method using a penetrating via is used to make the wiring pattern formed on the upper surface and the wiring pattern formed on the lower surface conductive.
  • the penetrating via is formed by, for example, metal plating the surface of the through hole penetrating the substrate. Since the thickness of the metal plating is limited by the size of the through hole and the like, in the configuration in which the main surface wiring layer 42 and the back surface wiring layer 43 are made conductive by this through via, the allowable current of the current path interposed through this through via is present. There was a limit to increasing the size.
  • the main surface wiring layer 42 and the back surface wiring layer 43 are connected by the metal member 44 inserted into the base material 41.
  • the allowable current can be increased in the conduction between the main surface wiring layer 42 and the back surface wiring layer 43 as compared with the case of using the through via.
  • the metal member 44 is interposed in the conduction path between the second electrode 12 (for example, the source electrode) of the first semiconductor element 1 and the fourth electrode 21 (for example, the drain electrode) of the second semiconductor element 2. ing. That is, the current between the second electrode 12 (source electrode) of the first semiconductor element 1 and the fourth electrode 21 (drain electrode) of the second semiconductor element 2 can be increased.
  • the semiconductor device A1 can increase the allowable current in the main current path by using the metal member 44 in the conduction between the main surface wiring layer 42 and the back surface wiring layer 43.
  • the main current in the semiconductor device A1 is a current flowing between the first power terminal portion 401, the second power terminal portion 402, and each third power terminal portion 403. That is, the semiconductor device A1 can increase the current.
  • the wiring board 4 includes a plurality of metal members 44.
  • the two metal members 44 adjacent to each other in the plan view are arranged so that the distance D between the centers becomes a predetermined value or more in the plan view.
  • the mutual inductance value of two adjacent metal members 44 can be set to substantially 0 (zero).
  • the path length L 2 is about 0.4 mm
  • the distance D between the centers of the two adjacent metal members 44 in a plan view is about 12 mm. Therefore, as described above, the adjacent 2 are adjacent to each other.
  • the mutual inductance M between the two metal members 44 is approximately 0 (zero). Therefore, the semiconductor device A1 can reduce the internal inductance.
  • the plurality of metal members 44 are located between the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 in a plan view.
  • the main current flows through the second main surface wiring portion 422.
  • This main current concentrates in the region R1 in the second main surface wiring portion 422. Therefore, by arranging the plurality of metal members 44 in the region R1, the main current path can be secured.
  • the region R1 is located between the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 in a plan view. That is, by locating the plurality of metal members 44 between the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 in a plan view, the main current path can be secured. Therefore, since the semiconductor device A1 does not arrange the metal member 44 in the region where the main current does not flow much (the region other than the region R1), it is possible to suppress the unnecessary addition of the metal member 44.
  • the first main surface wiring portion 421 that conducts to the fifth electrode 22 (source electrode) of each second semiconductor element 2 and the first electrode 11 (drain electrode) of each first semiconductor element 1 conduct to conduct.
  • the first back surface wiring portion 431 and the first back surface wiring portion 431 are arranged in the z direction with the base material 41 interposed therebetween.
  • the first back surface wiring unit 431 includes a first power terminal unit 401
  • the first main surface wiring unit 421 includes a second power terminal unit 402.
  • the first power terminal portion 401, the second power terminal portion 402, and the base material 41 overlap each other in a plan view.
  • the first power terminal portion 401 (first back surface wiring portion 431) to which the power supply voltage is applied and the second power terminal portion 402 (first main surface wiring portion 421) can be laminated wiring. It is possible to reduce the inductance between the 1 power terminal portion 401 and the 2nd power terminal portion 402. Therefore, the semiconductor device A1 can reduce the internal inductance. Further, when connecting an external power supply device, a bus bar, a capacitor, or the like to the first power terminal portion 401 and the second power terminal portion 402, the first power terminal portion 401 and the second power terminal portion 402 are sandwiched between the first power terminal portion 401 and the second power terminal portion 402. Is possible.
  • each first semiconductor element 1 is mounted on the conductive plate 31A.
  • the conductive plate 31A functions as a heat spreader that diffuses heat from each first semiconductor element 1. According to this configuration, heat dissipation can be improved as compared with the case where each first semiconductor element 1 is bonded to the wiring board 4 (for example, the main surface wiring layer 42).
  • each second semiconductor element 2 is mounted on the conductive plate 31B.
  • the conductive plate 31B functions as a heat spreader that diffuses heat from each second semiconductor element 2. According to this configuration, heat dissipation can be improved as compared with the case where each second semiconductor element 2 is bonded to the wiring board 4 (for example, the main surface wiring layer 42).
  • the conductive plate 31A has a first metal layer 311 made of copper and a second metal layer 312 made of molybdenum laminated. Molybdenum has a smaller coefficient of linear expansion than copper. According to this configuration, the coefficient of thermal expansion of the conductive plate 31A can be suppressed. Therefore, the thermal stress on the conductive bonding material 19 applied by the heat from each first semiconductor element 1 bonded to the conductive plate 31A can be relaxed. Similarly, since the conductive plate 31B also has a structure in which the first metal layer 311 and the second metal layer 312 are laminated, the coefficient of thermal expansion of the conductive plate 31B can be suppressed. Therefore, the thermal stress on the conductive bonding material 29 applied by the heat from each second semiconductor element 2 bonded to the conductive plate 31B can be relaxed. As a result, the semiconductor device A1 can suppress peeling of each first semiconductor element 1 and each second semiconductor element 2.
  • the wiring board 4 includes a base material 41, a main surface wiring layer 42, and a back surface wiring layer 43, and is a double-sided substrate. According to this configuration, the semiconductor device A1 can be made smaller in a plan view than the conventional (for example, Patent Document 1) semiconductor device.
  • each first semiconductor element 1 is housed in each first opening 45 and overlaps with the wiring substrate 4 when viewed in a direction orthogonal to the z direction (for example, the y direction).
  • each second semiconductor element 2 is housed in each second opening 46, and overlaps with the wiring board 4 when viewed in a direction orthogonal to the z direction (for example, the y direction).
  • the wiring board 4 can be bonded onto the conductive plates 31A and 31B without interfering with the first semiconductor element 1 and the second semiconductor element 2. Therefore, the semiconductor device A1 can be made low in height (suppression of dimensions in the z direction).
  • FIG. 14 shows the semiconductor device A2 according to the second embodiment.
  • FIG. 14 is a plan view showing the semiconductor device A2 and corresponds to FIG. 4 of the first embodiment. That is, FIG. 14 omits the plurality of connecting members 7 and the resin member 8.
  • the semiconductor device A2 differs from the semiconductor device A1 in that the number of metal members 44 is large.
  • the wiring board 4 of the semiconductor device A2 includes eight metal members 44.
  • eight metal members 44 are arranged in a row at equal pitches along the y direction.
  • the plurality of metal members 44 are arranged at a pitch of, for example, 4.5 mm. That is, the distance D between the centers of the two adjacent metal members 44 in a plan view is about 4.5 mm.
  • the length and the thickness of each metal member 44 are the same as those of the metal member 44 of the semiconductor device A1.
  • the dimension W along the x direction and the dimension L R1 along the y direction of the region R1 are the same as the region R1 of the semiconductor device A1.
  • the distance D between the centers of the two adjacent metal members 44 in a plan view is set to about 4.5 mm, which is larger than the predetermined value (about 0.3 mm). Therefore, the mutual inductance M between two adjacent metal members 44 is approximately 0 (zero).
  • the combined inductance value of each self-inductance value of the plurality of metal members 44 is within 5% of the internal inductance value of the entire semiconductor device A2.
  • the internal inductance value of the entire semiconductor device A2 is 4 nH
  • the self-inductance value of each metal member 44 is 1 nH
  • the combined inductance value of the self-inductance values of the plurality of metal members 44 can be set to the entire semiconductor device A2. It can be within 5% of the internal inductance value of.
  • the combined inductance value of the plurality of metal members 44 is calculated by calculating the sum of the reciprocals of the self-inductance values of each metal member 44, and then , The value obtained by taking the reciprocal of the sum. Since the number of the metal members 44 in the semiconductor device A2 is eight, the combined inductance value of the plurality of metal members 44 is within 5% of the internal inductance value of the entire semiconductor device A2. The number of the plurality of metal members 44 can be appropriately changed according to the internal inductance value of the entire semiconductor device A2, the ratio of the combined inductance value to the internal inductance value, and the self-inductance value of each metal member 44.
  • the distance D between the centers of the two adjacent metal members 44 in a plan view is based on the above equations (1) and (2).
  • An upper limit is set. Therefore, in an example in which the y-direction dimension L R1 of the region R1 is 45 mm and the thickness (radius) r of each metal member 44 in a plan view is 1.5 mm, assuming that the number n of the metal members 44 is 5, the above ( 2)
  • D ⁇ 10.5 mm That is, in order to arrange the five metal members 44 in the region R1, the distance D between the centers in a plan view needs to be 10.5 mm or less.
  • the distance D between the centers in a plan view is set to 6 mm or less.
  • the semiconductor device A2 can also have the same effect as the semiconductor device A1.
  • the semiconductor device A2 has a larger number of metal members 44 than the semiconductor device A1. According to this configuration, since the combined inductance value of the plurality of metal members 44 is reduced, the semiconductor device A2 can suppress the internal inductance value more than the semiconductor device A1. In particular, in the semiconductor device A2, the combined inductance value of each self-inductance value of the plurality of metal members 44 is within 5% of the internal inductance value of the entire semiconductor device A2. The larger the number of metal members 44, the smaller the combined inductance value can be. However, there is a physical limitation in arranging the plurality of metal members 44 in the region R1. Specifically, based on the following equation (5) obtained from the above equation (3), the value is limited to the calculated value on the right side of the following equation (5).
  • the upper limit of the number n of the metal member 44 is determined based on the following equation (5). Also in the semiconductor device A2, the distance D between the centers in a plan view is considered so that the mutual inductance M is substantially 0 (zero). n ⁇ ((L R1-2r ) / D) +1 (5)
  • FIG. 15 shows the semiconductor device A3 according to the third embodiment.
  • FIG. 15 is a plan view showing the semiconductor device A3 and corresponds to FIG. 4 of the first embodiment. That is, FIG. 15 omits the plurality of connecting members 7 and the resin member 8.
  • the semiconductor device A3 is different from the semiconductor device A1 in that a plurality of metal members 44 are not arranged at equal pitches.
  • the plurality of metal members 44 in the semiconductor device A3 are arranged in a row along the y direction, similarly to the semiconductor devices A1 and A2.
  • the distance D1 between the two metal members 44 adjacent to each other in the y1 direction is the center in the plan view of the two adjacent metal members 44 in the y2 direction. It is smaller than the distance D2. That is, in the plan view, the arrangement intervals of the plurality of metal members 44 are shorter on the y1 direction side than on the y2 direction side, and the arrangement density of the metal members 44 on the y1 direction side of the region R1 is the arrangement density of the metal members 44 on the y2 direction side. Is higher than.
  • the plurality of metal members 44 may be arranged so that the arrangement interval gradually becomes shorter from the y1 direction side to the y2 direction side in a plan view.
  • the distance D1 between the centers in a plan view is equal to or higher than the above-mentioned predetermined value for making the mutual inductance M between the two metal members 44 substantially 0 (zero).
  • the semiconductor device A3 can also have the same effect as the semiconductor devices A1 and A2.
  • the arrangement intervals of the plurality of metal members 44 are shorter on the y1 direction side than on the y2 direction side in a plan view. That is, the distance D1 between the centers of the two adjacent metal members 44 on the y1 direction side is smaller than the distance D2 between the centers of the two adjacent metal members 44 on the y2 direction side.
  • the first power terminal portion 401 and the second power terminal portion 402 are arranged on the y1 direction side with respect to the region R1. In such a configuration, the portion of the region R1 sandwiched between the pair of first semiconductor elements 1 and the second semiconductor element 2 relatively located on the y1 direction side is located relatively on the y2 direction side.
  • the main current is concentrated more than the portion sandwiched between the pair of first semiconductor elements 1 and the second semiconductor element 2. Therefore, by making the distance D1 between the centers in a plan view smaller than the distance D2 between the centers in a plan view, it is possible to arrange a large number of metal members 44 in the portion where the main current is concentrated. As a result, the semiconductor device A3 can increase the allowable current in the main current path. That is, the semiconductor device A3 is preferable for increasing the current.
  • the distance D1 between the centers in a plan view is smaller than the distance D2 between the centers in a plan view, but the present invention is not limited to this, and the plane of the metal member 44 located relatively on the y1 direction side.
  • the thickness in view may be larger than the thickness in plan view of the metal member 44 located relatively on the y2 direction side.
  • the thickness of each metal member 44 in the plan view may be gradually reduced from the y1 direction side to the y2 direction side. Since the allowable current of the metal member 44 increases as the thickness increases, the allowable current in the main current path can be increased even in this configuration.
  • the distance D1 between the centers in the plane view is smaller than the distance D2 between the centers in the plane view is shown, but conversely, the distance D2 between the centers in the plane view is smaller than the distance D1 between the centers in the plane view. It may be made smaller. That is, the arrangement density of the metal member 44 on the y2 direction side of the region R1 may be higher than the arrangement density of the metal member 44 on the y1 direction side. As described above, in the semiconductor device A3, the portion of the region R1 sandwiched between the pair of first semiconductor elements 1 and the second semiconductor element 2 located relatively on the y1 direction side is relatively on the y2 direction side.
  • the main current is concentrated more than the portion sandwiched between the pair of first semiconductor elements 1 and the second semiconductor element 2 located in. Therefore, by making the distance D2 between the centers in the plan view smaller than the distance D1 between the centers in the plan view, a current path to the metal member 44 located on the y2 direction side in the region R1 is secured, so that the current path in the region R1 can be secured.
  • the current concentration can be relaxed. As a result, the bias of the current flowing through each of the first semiconductor elements 1 and each of the second semiconductor elements 2 is suppressed, so that the deterioration of each of the first semiconductor elements 1 and each of the second semiconductor elements 2 is suppressed from becoming non-uniform. can.
  • the thickness of the metal member 44 in the plan view may be changed instead of providing a difference in the distances D1 and D2 between the centers in the plan view. That is, the thickness of the metal member 44 relatively located on the y2 direction side in the plan view may be larger than the thickness of the metal member 44 relatively located on the y1 direction side in the plan view.
  • the plurality of metal members 44 are arranged in a row along the y direction at substantially the center of the region R1 in the x direction, but the region is not limited to this. It may be closer to the edge of R1 on the x1 direction side (or x2 direction side).
  • An alternating current flows in the region R1 (second main surface wiring unit 422 and second back surface wiring unit 432) due to the switching operation of each first semiconductor element 1 and each second semiconductor element 2.
  • the higher the frequency of the alternating current the easier it is for it to flow on the surface of the conductor due to the skin effect. Therefore, a plurality of metal members 44 can be arranged at positions in the region R1 (second main surface wiring portion 422 and second back surface wiring portion 432) where alternating current can easily flow.
  • FIG. 16 shows the semiconductor device A4 according to the fourth embodiment.
  • FIG. 16 is a plan view showing the semiconductor device A4 and corresponds to FIG. 4 of the first embodiment. That is, FIG. 16 omits the plurality of connecting members 7 and the resin member 8.
  • the semiconductor device A4 differs from the semiconductor device A1 in that a plurality of metal members 44 are not arranged in a single row in the y direction, but are arranged in a plurality of rows. In the example shown in FIG. 16, a plurality of metal members 44 arranged in the y direction are arranged in two rows in the x direction.
  • each row of the plurality of metal members 44 arranged in two rows may be evenly arranged in the x direction in the region R1, or may be arranged closer to each edge in the x direction in consideration of the above-mentioned skin effect. It may be arranged.
  • the dimension W along the x direction of the region R1 is about 5 mm, and the thickness (radius) of each metal member 44 in a plan view is about 1.5 mm, so that only one row can be arranged in the x direction. rice field. Therefore, assuming that the dimensions W are the same, in the semiconductor device A4, the thickness (radius) of each metal member 44 in a plan view is made smaller than that of each metal member 44 in the semiconductor device A1, so that a plurality of rows are arranged in the x direction. ing.
  • the distance D between the centers of the two adjacent metal members 44 in the y direction is set to a predetermined value or more.
  • the distance Dx between the centers of the two metal members 44 adjacent to each other in the x direction in the plan view is set to a predetermined value or more.
  • the semiconductor device A4 can also have the same effect as the semiconductor device A1.
  • each metal member 44 is not in contact with the inner surface of the through hole 411
  • the present invention is not limited to this, and the metal member 44 may be in contact with the inner surface of the through hole 411. .. That is, each metal member 44 may be fitted into the through hole 411.
  • each metal member 44 since each metal member 44 is supported not only by the main surface wiring layer 42 and the back surface wiring layer 43 but also by the base material 41, it is possible to prevent each metal member 44 from falling off. Further, in the configuration in which each metal member 44 is fitted in the through hole 411, each metal member 44 is not fitted in the main surface wiring layer 42 (second main surface wiring portion 422), but in each metal member 44.
  • each metal member 44 is not fitted in the back surface wiring layer 43 (second back surface wiring portion 432), but the lower surface (the surface facing the z1 direction) of each metal member 44 is in contact with the back surface wiring layer 43. There may be.
  • the semiconductor device according to the present disclosure is not limited to the above-described embodiment.
  • the specific configuration of each part of the semiconductor device of the present disclosure can be freely redesigned.
  • the semiconductor devices of the present disclosure include embodiments described in the following appendix. Appendix 1.
  • a first semiconductor device having a first electrode, a second electrode, and a third electrode, and whose on / off control is controlled between the first electrode and the second electrode by a first drive signal input to the third electrode.
  • a second semiconductor device having a fourth electrode, a fifth electrode, and a sixth electrode, and whose on / off control is controlled between the fourth electrode and the fifth electrode by a second drive signal input to the sixth electrode.
  • a base material having a base material main surface and a base material back surface separated in the thickness direction, a main surface wiring layer formed on the base material main surface, a back surface wiring layer formed on the base material back surface, and the base material.
  • the wiring board includes a first power terminal portion, a second power terminal portion, and a third power terminal portion that are separated from each other.
  • the first power terminal portion conducts to the first electrode and is connected to the first electrode.
  • the second power terminal portion conducts to the fifth electrode and is connected to the fifth electrode.
  • the semiconductor device according to Appendix 1 wherein the third power terminal portion is conductive to the second electrode and the fourth electrode.
  • Appendix 3 A part of the wiring board, a resin member covering the first semiconductor element and the second semiconductor element is provided.
  • the semiconductor device according to Appendix 2 wherein the first power terminal portion, the second power terminal portion, and the third power terminal portion of the wiring board are exposed from the resin member.
  • the main surface wiring layer includes a first main surface wiring portion and a second main surface wiring portion that are separated from each other. The first main surface wiring portion conducts to the fifth electrode and is connected to the fifth electrode.
  • the second main surface wiring portion is conductive to the second electrode and the fourth electrode.
  • Appendix 5 The back surface wiring layer includes a first back surface wiring portion and a second back surface wiring portion that are separated from each other.
  • the first back surface wiring portion conducts to the first electrode and is connected to the first electrode.
  • the second back surface wiring portion is conductive to the second electrode and the fourth electrode.
  • the semiconductor device according to Appendix 4 wherein the first power terminal portion is a part of the first back surface wiring portion.
  • Appendix 6. The semiconductor device according to Appendix 5, wherein the second main surface wiring portion and the second back surface wiring portion are electrically connected to each other via the metal member.
  • the second main surface wiring portion includes a main surface through hole penetrating in the thickness direction.
  • the second back surface wiring portion includes a back surface through hole penetrating in the thickness direction.
  • the semiconductor device according to Appendix 6, wherein the metal member is fitted into the main surface through hole and the back surface through hole and supported by the wiring board.
  • Appendix 8 The semiconductor device according to any one of Supplementary note 6 or Supplementary note 7, wherein the first power terminal portion and the second power terminal portion overlap each other in the thickness direction.
  • Appendix 9. The semiconductor device according to Appendix 8, wherein the third power terminal portion is a part of the second main surface wiring portion or a part of the second back surface wiring portion.
  • the first semiconductor element has a first element main surface facing the same direction as the base material main surface in the thickness direction and a first element back surface facing the same direction as the base material back surface in the thickness direction.
  • the first electrode is provided on the back surface of the first element, and the first electrode is provided on the back surface of the first element.
  • the second electrode is provided on the main surface of the first element, and the second electrode is provided on the main surface of the first element.
  • the second semiconductor element has a second element main surface facing the same direction as the base material main surface in the thickness direction and a second element back surface facing the same direction as the base material back surface in the thickness direction.
  • the fourth electrode is provided on the back surface of the second element.
  • Appendix 11 A first conductive plate having a first bonding surface to which the first electrode is bonded and supporting the first semiconductor element, A second conductive plate having a second bonding surface to which the fourth electrode is bonded and supporting the second semiconductor element, and a second conductive plate. Is further equipped with The first conductive plate and the second conductive plate overlap the wiring board when viewed in the thickness direction. The first back surface wiring portion is joined to the first joint surface and conducts to the first electrode via the first conductive plate. The semiconductor device according to Appendix 10, wherein the second back surface wiring portion is joined to the second joint surface and conducts to the fifth electrode via the second conductive plate. Appendix 12.
  • the wiring board includes a first opening and a second opening, each of which penetrates from the main surface wiring layer to the back surface wiring layer in the thickness direction.
  • the first opening surrounds the first semiconductor element when viewed in the thickness direction.
  • Appendix 13 A first connecting member connecting the second electrode and the second main surface wiring portion, A second connecting member connecting the fifth electrode and the first main surface wiring portion, The semiconductor device according to Appendix 12, further comprising.
  • Appendix 14 The metal member is a plurality of metal members, and the metal member is a plurality of metal members.
  • the two metal members adjacent to each other in the thickness direction of the plurality of metal members are arranged so that the distance between the centers seen in the thickness direction is equal to or more than a predetermined value.
  • the first semiconductor element and the second semiconductor element are a plurality of first semiconductor elements and a plurality of second semiconductor elements.
  • the plurality of first semiconductor elements are electrically connected in parallel with each other and are arranged along the first direction orthogonal to the thickness direction.
  • the semiconductor device according to Appendix 14, wherein the plurality of second semiconductor elements are electrically connected in parallel with each other and are arranged along the first direction. Appendix 16.
  • the plurality of first semiconductor elements and the plurality of second semiconductor elements overlap each other when viewed in the thickness direction and the second direction orthogonal to the first direction.
  • Appendix 17. The semiconductor device according to Appendix 16, wherein the plurality of metal members are arranged along the first direction.
  • the semiconductor device according to Appendix 17, wherein the plurality of metal members have a shorter arrangement interval on one side in the first direction than on the other side when viewed in the thickness direction.
  • Appendix 19 The semiconductor device according to any one of Supplementary note 14 to Supplementary note 18, wherein the combined inductance value of the plurality of metal members is within 5% of the inductance value of the entire semiconductor device.
  • A1 to A4 Semiconductor device 1: First semiconductor element 1a: Element main surface 1b: Element back surface 11: First electrode 12: Second electrode 13: Third electrode 19: Conductive bonding material 2: Second semiconductor element 2a: Element main surface 2b: Element back surface 21: 4th electrode 22: 5th electrode 23: 6th electrode 29: Conductive bonding material 3: Support members 31A, 31B: Conductive plate 311: 1st metal layer 312: 2nd metal layer 319: Joining material 310A, 310B: Joining surface 32A, 32B: Insulating plate 321: Plating layer 4: Wiring board 401: First power terminal part 402: Second power terminal part 403: Third power terminal part 41: Base material 41a : Substrate main surface 41b: Substrate back surface 411: Through hole 42: Main surface wiring layer 421: First main surface wiring portion 422: Second main surface wiring portion 422a: Through hole 423A, 423B: Third main surface wiring portion 424A, 424B: Fourth

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Abstract

半導体装置は、第１、第２半導体素子と、配線基板とを含む。前記第１半導体素子は、第１電極、第２電極および第３電極を有し、前記第１電極および前記第２電極間がオンオフ制御される。前記第２半導体素子は、第４電極、第５電極および第６電極を有し、前記第４電極および前記第５電極間がオンオフ制御される。前記配線基板は、基材と、主面配線層と、裏面配線層と、前記基材に挿し込まれ、前記主面配線層と前記裏面配線層とを導通させる金属部材とを含む。前記第１半導体素子と前記第２半導体素子とは、前記第２電極と前記第４電極とが接続されることで直列に接続されている。前記第２電極と前記第４電極との間の導通経路において、前記金属部材が介在する。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力用半導体素子を備える半導体装置が知られている。たとえば、特許文献１には、直列に接続された２つの半導体素子を備える半導体装置が開示されている。このような半導体装置は、たとえば電子機器などの回路基板に実装され、電源回路（たとえばＤＣ／ＤＣコンバータやインバータなど）やモータ駆動回路などに用いられている。
特開２００９－１５８７８７号公報
　近年、電子機器の高性能化に伴い、当該電子機器に用いられる半導体装置の大電流化が求められている。
　本開示は、上記事情に鑑みて考え出されたものであり、その一の目的は、大電流化が可能な半導体装置を提供することにある。
　本開示の半導体装置では、第１電極、第２電極および第３電極を有し、前記第３電極に入力される第１駆動信号によって、前記第１電極および前記第２電極間がオンオフ制御される第１半導体素子と、第４電極、第５電極および第６電極を有し、前記第６電極に入力される第２駆動信号によって、前記第４電極および前記第５電極間がオンオフ制御される第２半導体素子と、厚さ方向に離間する基材主面および基材裏面を有する基材、前記基材主面に形成された主面配線層、前記基材裏面に形成された裏面配線層、および、前記基材に挿し込まれ、前記主面配線層と前記裏面配線層とを導通させる金属部材を含む配線基板と、を備えており、前記第１半導体素子と前記第２半導体素子とは、前記第２電極と前記第４電極とが接続されることで直列に接続されており、前記第２電極と前記第４電極との間の導通経路において、前記金属部材が介在する。
　本開示の半導体装置によれば、大電流化が可能となる。
第１実施形態にかかる半導体装置を示す斜視図である。 図１の斜視図において、樹脂部材を省略した図である。 第１実施形態にかかる半導体装置を示す平面図であって、樹脂部材を想像線（二点鎖線）で示した図である。 図３の平面図において、複数の接続部材を省略した図である。 図４の平面図において、配線基板の一部（主面配線層）を省略した図である。 図５の平面図において、配線基板の一部（基材）を省略した図である。 図６の平面図において、配線基板の一部（裏面配線層）を省略した図である。 第１実施形態にかかる半導体装置を示す底面図であって、樹脂部材８を想像線（二点鎖線）で示した図である。 第１実施形態にかかる半導体装置を示す側面図（左側面図）であって、樹脂部材を省略している。 第１実施形態にかかる半導体装置を示す側面図（右側面図）であって、樹脂部材を省略している。 図３のＸＩ－ＸＩ線に沿う断面図であって、樹脂部材を省略した図である。 図１１の一部を拡大した部分拡大図である。 図１１の一部を拡大した部分拡大図である。 第２実施形態にかかる半導体装置を示す平面図であって、図４に対応する図である。 第３実施形態にかかる半導体装置を示す平面図であって、図４に対応する図である。 第４実施形態にかかる半導体装置を示す平面図であって、図４に対応する図である。
　本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。同一あるいは類似の要素については、同じ符号を付して、重複する説明を省略する。
　図１～図１３は、第１実施形態にかかる半導体装置Ａ１を示している。半導体装置Ａ１は、複数の第１半導体素子１、複数の第２半導体素子２、支持部材３、配線基板４、一対の信号端子６１Ａ，６１Ｂ、一対の検出端子６２Ａ，６２Ｂ、複数のダミー端子６３、複数の接続部材７、および、樹脂部材８を備えている。複数の接続部材７には、接続部材７１，７２，７３Ａ，７３Ｂ，７４Ａ，７４Ｂ，７５Ａ，７５Ｂ，７６Ａ，７６Ｂがある。
　図１は、半導体装置Ａ１を示す斜視図である。図２は、図１の斜視図において、樹脂部材８を省略した図である。図３は、半導体装置Ａ１を示す平面図であって、樹脂部材８を想像線（二点鎖線）で示している。図４は、図３の平面図において、複数の接続部材７を省略した図である。図５は、図４の平面図において、配線基板４の一部（主面配線層４２）を省略した図である。図６は、図５の平面図において、配線基板４の一部（基材４１）を省略した図である。図７は、図６の平面図において、配線基板４の一部（裏面配線層４３）を省略した図である。図８は、半導体装置Ａ１を示す底面図であって、樹脂部材８を想像線（二点鎖線）で示している。図９は、半導体装置Ａ１を示す側面図（左側面図）であって、樹脂部材８を省略している。図１０は、半導体装置Ａ１を示す側面図（右側面図）であって、樹脂部材８を省略している。図１１は、図３のＸＩ－ＸＩ線に沿う断面図であって、樹脂部材８を省略している。図１２は、図１１の一部を拡大した部分拡大図である。図１３は、図１１の一部を拡大した部分拡大図である。
　説明の便宜上、互いに直交する３つの方向、すなわち、ｘ方向、ｙ方向、ｚ方向を参照する。ｚ方向は、半導体装置Ａ１の厚さ方向である。ｘ方向は、半導体装置Ａ１の平面図（図３参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図３参照）における上下方向である。ｘ方向の一方をｘ１方向、ｘ方向の他方をｘ２方向とする。同様に、ｙ方向の一方をｙ１方向、ｙ方向の他方をｙ２方向とし、ｚ方向の一方をｚ１方向、ｚ方向の他方をｚ２方向とする。以下の説明において、「平面視」とは、ｚ方向に見たときをいう。ｘ方向は「第２方向」の一例であり、ｙ方向は「第１方向」の一例である。
　複数の第１半導体素子１および複数の第２半導体素子２はそれぞれ、たとえばＭＯＳＦＥＴである。複数の第１半導体素子１および第２半導体素子２はそれぞれ、ＭＯＳＦＥＴに限定されず、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）を含む電界効果トランジスタ、または、ＩＧＢＴを含むバイポーラトランジスタなどのスイッチング素子であってもよい。複数の第１半導体素子１および複数の第２半導体素子２はそれぞれ、ＳｉＣ（炭化ケイ素）を主とする半導体材料を用いて構成されている。当該半導体材料は、ＳｉＣに限定されず、Ｓｉ（シリコン）、ＧａＡｓ（ヒ化ガリウム）、ＧａＮ（窒化ガリウム）、あるいは、Ｇａ2Ｏ3（酸化ガリウム）などであってもよい。
　複数の第１半導体素子１はそれぞれ、図１２に示すように、素子主面１ａおよび素子裏面１ｂを有する。素子主面１ａおよび素子裏面１ｂは、ｚ方向において互いに離間する。素子主面１ａは、ｚ２方向を向き、素子裏面１ｂは、ｚ１方向を向く。
　複数の第１半導体素子１はそれぞれ、第１電極１１、第２電極１２および第３電極１３を有する。図１２に示すように、各第１半導体素子１において、第１電極１１は、素子裏面１ｂに形成されており、第２電極１２および第３電極１３は、素子主面１ａに形成されている。各第１半導体素子１がＭＯＳＦＥＴである例において、第１電極１１はドレイン電極であり、第２電極１２はソース電極であり、第３電極１３はゲート電極である。各第１半導体素子１は、第３電極１３（ゲート電極）に第１駆動信号（たとえばゲート電圧）が入力されると、この第１駆動信号に応じて導通状態と遮断状態とが切り替わる。この導通状態と遮断状態とが切り替わる動作をスイッチング動作という。導通状態では、第１電極１１（ドレイン電極）から第２電極１２（ソース電極）に電流が流れ、遮断状態では、この電流が流れない。つまり、各第１半導体素子１は、第３電極１３（ゲート電極）に入力される第１駆動信号（たとえばゲート電圧）によって、第１電極１１（ドレイン電極）および第２電極１２（ソース電極）間がオンオフ制御される。
　複数の第１半導体素子１は、図３などに示すように、ｙ方向に沿って配置されている。各第１半導体素子１は、図１２に示すように、導電性接合材１９を介して、導電板３１Ａに接合されている。導電性接合材１９は、たとえば、はんだ、金属ペースト材、あるいは、焼結金属である。
　複数の第２半導体素子２はそれぞれ、図１３に示すように、素子主面２ａおよび素子裏面２ｂを有する。素子主面２ａおよび素子裏面２ｂは、ｚ方向において互いに離間する。素子主面２ａは、ｚ２方向を向き、素子裏面２ｂは、ｚ１方向を向く。
　複数の第２半導体素子２はそれぞれ、第４電極２１、第５電極２２および第６電極２３を有する。図１３に示すように、各第２半導体素子２において、第４電極２１は、素子裏面２ｂに形成されており、第５電極２２および第６電極２３は、素子主面２ａに形成されている。各第２半導体素子２がＭＯＳＦＥＴである例において、第４電極２１はドレイン電極であり、第５電極２２はソース電極であり、第６電極２３はゲート電極である。各第２半導体素子２は、第６電極２３（ゲート電極）に第２駆動信号（たとえばゲート電圧）が入力されると、この第２駆動信号に応じてスイッチング動作を行う（導通状態と遮断状態とが切り替わる）。導通状態では、第４電極２１（ドレイン電極）から第５電極２２（ソース電極）に電流が流れ、遮断状態では、この電流が流れない。つまり、各第２半導体素子２は、第６電極２３（ゲート電極）に入力される第２駆動信号（たとえばゲート電圧）に応じて、第４電極２１（ドレイン電極）と第５電極２２（ソース電極）間がオンオフ制御される。
　複数の第２半導体素子２は、図３などに示すように、ｙ方向に沿って配置されている。複数の第２半導体素子２は、ｘ方向に見て、複数の第１半導体素子１に重なる。各第２半導体素子２は、図１３に示すように、導電性接合材２９を介して、導電板３１Ｂに接合されている。導電性接合材２９は、たとえば、はんだ、金属ペースト材、あるいは、焼結金属である。
　半導体装置Ａ１は、たとえばハーフブリッジ型のスイッチング回路として構成される。複数の第１半導体素子１は、半導体装置Ａ１の上アーム回路を構成し、複数の第２半導体素子２は、半導体装置Ａ１の下アーム回路を構成する。半導体装置Ａ１において、複数の第１半導体素子１は互いに電気的に並列に接続されており、複数の第２半導体素子２は互いに電気的に並列に接続されている。そして、各第１半導体素子１と各第２半導体素子２とが直列に接続され、ブリッジを構成する。図３に示す例では、半導体装置Ａ１は、４つの第１半導体素子１と４つの第２半導体素子２とを備える。第１半導体素子１および第２半導体素子２の各個数は、本構成に限定されず、半導体装置Ａ１に要求される性能に応じて適宜変更される。
　支持部材３は、図７および図１１に示すように、複数の第１半導体素子１および複数の第２半導体素子２を支持する。支持部材３は、図７および図９～図１３に示すように、一対の導電板３１Ａ，３１Ｂおよび一対の絶縁板３２Ａ，３２Ｂを有する。
　導電板３１Ａは、図７、図１１および図１２に示すように、複数の第１半導体素子１を支持する。導電板３１Ａは、各第１半導体素子１の第１電極１１（ドレイン電極）に導通する。導電板３１Ａは、たとえば直方体状である。導電板３１Ａのｚ方向に沿う寸法は、主面配線層４２や裏面配線層４３のｚ方向に沿う寸法よりも大きい。導電板３１Ａは、図１１および図１２に示すように、各第１半導体素子１が接合された接合面３１０Ａを有する。接合面３１０Ａは、ｚ２方向を向く。接合面３１０Ａには、各第１半導体素子１の他、配線基板４の一部（後述の裏面配線層４３の第１裏面配線部４３１）が接合されている。導電板３１Ａは、接合材３１９を介して、絶縁板３２Ａに接合されている。接合材３１９は、導電性であっても、絶縁性であってもよい。
　導電板３１Ｂは、図７、図１１および図１３に示すように、複数の第２半導体素子２を支持する。導電板３１Ｂは、各第２半導体素子２の第４電極２１（ドレイン電極）に導通する。導電板３１Ｂは、たとえば直方体状である。導電板３１Ｂのｚ方向に沿う寸法は、主面配線層４２や裏面配線層４３のｚ方向に沿う寸法よりも大きい。導電板３１Ｂは、図１１および図１３に示すように、各第２半導体素子２が接合された接合面３１０Ｂを有する。接合面３１０Ｂは、ｚ２方向を向く。接合面３１０Ｂには、配線基板４の一部（後述の裏面配線層４３の第２裏面配線部４３２）が接合されている。導電板３１Ｂは、接合材３１９を介して、絶縁板３２Ｂに接合されている。
　一対の導電板３１Ａ，３１Ｂはそれぞれ、図１２および図１３に示すように、複数の第１金属層３１１と複数の第２金属層３１２とがｚ方向に積層されている。複数の第１金属層３１１はそれぞれ、たとえば銅からなる。複数の第２金属層３１２はそれぞれ、たとえばモリブデンからなる。導電板３１Ａのｚ方向における表層および導電板３１Ｂのｚ方向における表層はそれぞれ、第１金属層３１１である。図１２および図１３に示すように、各導電板３１Ａ，３１Ｂにおいて、各第２金属層３１２のｚ方向の寸法は、各第１金属層３１１のｚ方向の寸法よりも小さい。各導電板３１Ａ，３１Ｂは、複数の第１金属層３１１と複数の第２金属層３１２とが積層された構成に限定されず、単一の金属で構成されていてもよい。
　一対の絶縁板３２Ａ，３２Ｂはそれぞれ、絶縁性材料からなり、当該絶縁性材料は、たとえばＡｌ2Ｏ3である。各絶縁板３２Ａ，３２Ｂは、たとえば平面視矩形状である。絶縁板３２Ａは、導電板３１Ａを支持する。絶縁板３２Ｂは、導電板３１Ｂを支持する。各絶縁板３２Ａ，３２Ｂにおいて、各導電板３１Ａ，３１Ｂが接合される面には、図７に示すように、めっき層３２１が形成されている。当該めっき層３２１はたとえば銀または銀合金からなる。
　配線基板４は、支持部材３（導電板３１Ａ，３１Ｂ）および複数の接続部材７ともに半導体装置Ａ１における導通経路をなす。配線基板４は、基材４１、主面配線層４２、裏面配線層４３、および、複数の金属部材４４を含む。
　基材４１は、絶縁性材料からなり、一例では、熱伝導性に優れたセラミックスからなる。このようなセラミックスとしては、たとえばＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化ケイ素）、Ａｌ2Ｏ3（酸化アルミニウム）などが挙げられる。基材４１は、たとえば平面視矩形状の板材である。
　基材４１は、図９～図１３に示すように、基材主面４１ａおよび基材裏面４１ｂを有する。基材主面４１ａおよび基材裏面４１ｂは、ｚ方向において互いに離間する。基材主面４１ａは、ｚ２方向を向き、基材裏面４１ｂは、ｚ１方向を向く。
　基材４１は、図５、図１１および図１３に示すように、複数の貫通孔４１１を含む。複数の貫通孔４１１は、図１１および図１３に示すように、基材４１を基材主面４１ａから基材裏面４１ｂまでｚ方向に貫通する。各貫通孔４１１には、金属部材４４が挿し込まれている。各貫通孔４１１の内面は、図５、図１１および図１３に示すように、金属部材４４に接していない。この構成とは異なり、各貫通孔４１１の内面が金属部材４４に接していてもよい。よって、本開示において「挿し込まれている」（あるいは「挿入されている」等）とは、ある部材（たとえば金属部材４４）がある孔（たとえば貫通孔４１１）に入っている状態であり、当該部材が当該孔の内面に接しているか否かは限定されない。一例として、金属部材４４と貫通孔４１１との間の隙間に、基材４１とは異なる絶縁部材が設けられていてもよい。
　主面配線層４２は、図１１などに示すように、基材主面４１ａに形成されている。主面配線層４２は、たとえば銅または銅合金からなる板材である。主面配線層４２の厚さ（ｚ方向の寸法）は、一例では０．４ｍｍ程度である。なお、主面配線層４２の厚さは、この値に限定されず、半導体装置Ａ１の仕様（定格電流や許容電流、定格電圧や耐圧、装置全体の内部インダクタンスおよび装置のサイズなど）により、適宜変更される。たとえば、上記一例である０．４ｍｍは、定格電流が６００Ａ、装置全体の内部インダクタンスが４．０ｎＨ程度などの仕様に基づき、設定されている。主面配線層４２の平面視寸法が同じ場合、主面配線層４２の厚さが大きいほど、装置全体の寄生インダクタンスや寄生抵抗の減少、放熱性の向上および許容電流の増大を図ることができる。
　主面配線層４２は、図３、図４および図１１などに示すように、第１主面配線部４２１、第２主面配線部４２２、一対の第３主面配線部４２３Ａ，４２３Ｂおよび一対の第４主面配線部４２４Ａ，４２４Ｂを含む。第１主面配線部４２１、第２主面配線部４２２、一対の第３主面配線部４２３Ａ，４２３Ｂおよび一対の第４主面配線部４２４Ａ，４２４Ｂは、互いに離間する。
　第１主面配線部４２１は、図３および図１１に示すように、複数の接続部材７２を介して、各第２半導体素子２の第５電極２２（ソース電極）に導通する。
　第２主面配線部４２２は、図３および図１１に示すように、複数の接続部材７１を介して、各第１半導体素子１の第２電極１２（ソース電極）に導通する。図３および図４に示すように、第２主面配線部４２２は、第１主面配線部４２１のｘ１方向に位置する。
　第２主面配線部４２２は、図４、図１１および図１３に示すように、複数の貫通孔４２２ａを含む。複数の貫通孔４２２ａは、図１１および図１３に示すように、第２主面配線部４２２をｚ方向に貫通する。各貫通孔４２２ａには、金属部材４４が嵌め込まれている。図４、図１１および図１３に示すように、各貫通孔４２２ａの内面は、金属部材４４に接している。本開示において「嵌め込まれている」とは、ある部材（たとえば金属部材４４）がある孔（たとえば貫通孔４２２ａ）に入っている状態であり、かつ、当該部材が当該孔の内面に接していることをいう。つまり、「嵌め込まれている」状態は、「挿し込まれている」状態のうち、孔の内面に接した状態に限定されたものとする。
　第３主面配線部４２３Ａは、図３に示すように、接続部材７３Ａを介して、複数の第１半導体素子１の各第３電極１３（ゲート電極）に導通する。第３主面配線部４２３Ｂは、図３に示すように、接続部材７３Ｂを介して、複数の第２半導体素子２の各第６電極２３（ゲート電極）に導通する。一対の第３主面配線部４２３Ａ，４２３Ｂはそれぞれ、ｙ方向に延びる帯状である。
　第４主面配線部４２４Ａは、図３に示すように、接続部材７４Ａを介して、複数の第１半導体素子１の各第２電極１２（ソース電極）に導通する。第４主面配線部４２４Ｂは、図３に示すように、接続部材７４Ｂを介して、複数の第２半導体素子２の各第５電極２２（ソース電極）に導通する。一対の第４主面配線部４２４Ａ，４２４Ｂはそれぞれ、ｙ方向に延びる帯状である。図３および図４に示すように、平面視において、第４主面配線部４２４Ａは、第３主面配線部４２３Ａに略平行に配置されている。図３および図４に示す例では、ｘ方向において、第４主面配線部４２４Ａを挟んで、第３主面配線部４２３Ａと複数の第１半導体素子１とが互いに反対側に位置する。また、平面視において、第４主面配線部４２４Ｂは、第３主面配線部４２３Ｂに略平行に配置されている。図３および図４に示す例では、ｘ方向において、第４主面配線部４２４Ｂを挟んで、第３主面配線部４２３Ｂと複数の第２半導体素子２とが互いに反対側に位置する。
　裏面配線層４３は、図１１などに示すように、基材裏面４１ｂに形成されている。裏面配線層４３は、たとえば銅または銅合金からなる板材である。裏面配線層４３の厚さ（ｚ方向の寸法）は、たとえば主面配線層４２と同じであり、一例では０．４ｍｍ程度である。なお、裏面配線層４３の厚さは、この値に限定されず、半導体装置Ａ１の仕様（定格電流や許容電流、定格電圧や耐圧、装置全体の内部インダクタンスおよび装置のサイズなど）により、適宜変更される。たとえば、上記一例である０．４ｍｍは、主面配線層４２と同様に、定格電流が６００Ａ、装置全体の内部インダクタンスが４．０ｎＨ程度などの仕様に基づき、設定されている。
　裏面配線層４３は、図６および図１１に示すように、第１裏面配線部４３１および第２裏面配線部４３２を含む。第１裏面配線部４３１および第２裏面配線部４３２は、互いに離間する。
　第１裏面配線部４３１は、図１１および図１２に示すように、導電板３１Ａの接合面３１０Ａに接合されている。第１裏面配線部４３１は、導電板３１Ａを介して、複数の第１半導体素子１の各第１電極１１（ドレイン電極）に導通する。第１裏面配線部４３１は、図３、図６および図１１から理解されるように、平面視において第１主面配線部４２１に重なる。
　第２裏面配線部４３２は、図１１および図１３に示すように、導電板３１Ｂの接合面３１０Ｂに接合されている。第２裏面配線部４３２は、導電板３１Ｂを介して、複数の第２半導体素子２の各第４電極２１（ドレイン電極）に導通する。第２裏面配線部４３２は、図３、図６および図１１から理解されるように、平面視において第２主面配線部４２２に重なる。第２裏面配線部４３２は、図６に示すように、第１裏面配線部４３１のｘ１方向に位置する。
　第２裏面配線部４３２は、図６、図１１および図１３に示すように、複数の貫通孔４３２ａを含む。複数の貫通孔４３２ａは、図１１および図１３に示すように、第２裏面配線部４３２をｚ方向に貫通する。各貫通孔４３２ａは、平面視において各貫通孔４１１および各貫通孔４２２ａに重なる。各貫通孔４３２ａには、各金属部材４４が嵌め込まれており、各貫通孔４３２ａの内面は、図６、図１１および図１３に示すように、各金属部材４４に接している。
　複数の金属部材４４はそれぞれ、配線基板４に嵌め込まれ、主面配線層４２と裏面配線層４３とを導通させる。半導体装置Ａ１において、各金属部材４４に流れる電流は、ｚ方向に略平行に流れる。各金属部材４４は、平面視形状が円形である柱状である。各金属部材４４は、平面視形状が円形に限定されず、楕円状または多角形状であってもよい。各金属部材４４の構成材料は、たとえば銅または銅合金である。各金属部材４４の長さＬ1（ｚ方向の寸法）（図１３参照）がたとえば１．２ｍｍ程度であり、各金属部材４４の平面視における太さ（半径）が１．５ｍｍ程度である。各金属部材４４の長さおよび平面視における太さはそれぞれ、上記した例に限定されない。
　各金属部材４４は、第２主面配線部４２２の貫通孔４２２ａおよび第２裏面配線部４３２の貫通孔４３２ａに嵌め込まれるとともに、基材４１の貫通孔４１１に挿し込まれている。各金属部材４４は、貫通孔４２２ａの内面および貫通孔４３２ａの内面に接している。各金属部材４４は、第２主面配線部４２２の貫通孔４２２ａおよび第２裏面配線部４３２の貫通孔４３２ａに嵌め込まれることで支持されている。このとき、各金属部材４４と貫通孔４２２ａの内面および貫通孔４３２ａの内面との間にそれぞれ隙間が生じる場合には、当該隙間に、はんだを流し込むとよい。これにより、当該隙間に、はんだが充填され、各金属部材４４が配線基板４に固着される。なお、はんだを流し込んだ場合、各金属部材４４と基材４１の貫通孔４１１の内面との間の隙間にも、はんだが充填されうる。また、各金属部材４４は、主面配線層４２のうちの第２主面配線部４２２と裏面配線層４３のうちの第２裏面配線部４３２とを導通させる。
　複数の金属部材４４は、図４に示す領域Ｒ１に配置されており、平面視において、複数の第１半導体素子１と複数の第２半導体素子２との間に位置する。よって、領域Ｒ１は、平面視において、複数の第１半導体素子１と複数の第２半導体素子２との間に位置する。複数の金属部材４４は、領域Ｒ１のｘ方向の略中央において、ｙ方向に沿って一列に並んでいる。半導体装置Ａ１では、領域Ｒ１は、たとえば、ｘ方向に沿う寸法Ｗ（図４参照）が５ｍｍ程度であり、ｙ方向に沿う寸法ＬR1（図４参照）が４５ｍｍ程度である。複数の金属部材４４は、当該領域Ｒ１において、ｙ方向に沿って等ピッチで一列に並んでいる。複数の金属部材４４は、隣接する２つの金属部材４４の平面視における中心間の距離Ｄ（図４参照）が所定値以上である。この所定値は、上記隣接する２つの金属部材４４間の相互インダクタンスが略０（ゼロ）となる値であり、各金属部材４４の長さＬ1が約１．２ｍｍであり、主面配線層４２および裏面配線層４３の各厚さ（ｚ方向の寸法）が約０．４ｍｍである例においては、約０．３ｍｍ程度である。具体的には、２つの金属部材４４間の相互インダクタンスをＭ、各金属部材４４に流れる電流のｚ方向に沿う経路長をＬ2（図１３参照）、隣接する２つの金属部材４４の平面視中心間距離をＤとすると、下記（１）式となる。上記経路長Ｌ2は、図１３に示すように、各金属部材４４の長さＬ1から主面配線層４２および裏面配線層４３の各厚さ（ｚ方向の寸法）を減算することで算出される。この下記（１）式から下記（２）式が得られるので、上記平面視中心間距離Ｄを、下記（２）式を満たすように設定することで、相互インダクタンスＭが略０（ゼロ）となる。半導体装置Ａ１では、上記経路長Ｌ2が約０．４ｍｍ（＝１．２（長さＬ1）－０．４（主面配線層４２の厚さ）－０．４（裏面配線層４３の厚さ））であることから、相互インダクタンスＭを略０（ゼロ）に抑えるためには、上記所定値を約０．３ｍｍ（≒０．７４×０．４ｍｍ）とすればよい。半導体装置Ａ１では、複数の金属部材４４は、隣接する２つの金属部材４４の平面視における中心間の距離Ｄが１２ｍｍ程度である。よって、上記所定値（約０．３ｍｍ）よりも大きいため、隣接する２つの金属部材４４間の相互インダクタンス値は略０（ゼロ）である。
　Ｍ∝Ｌ2×（ｌｎ（２Ｌ2／Ｄ）－１）　　　（１）
　Ｄ≧２Ｌ2／ｅ（≒０．７４×Ｌ2）　　　　（２）
　また、複数の金属部材４４を領域Ｒ１（ｘ方向寸法Ｗ×ｙ方向寸法ＬR1）内に配置できるように、金属部材４４の数に応じて、隣接する２つの金属部材４４の平面視中心間距離Ｄの上限が設定される。具体的には、金属部材４４の数をｎ、各金属部材４４の平面視における太さ（半径）をｒとすると、下記（３）式から下記（４）式が得られるので、下記（４）式から当該平面視中心間距離Ｄの上限が決まる。たとえば、領域Ｒ１のｙ方向寸法ＬR1を４５ｍｍ、金属部材４４の平面視における太さ（半径）ｒを１．５ｍｍとすると、４個の金属部材４４を領域Ｒ１内に配置する場合には、下記（４）式に基づき、Ｄ≦（４５－２×１．５）／（４－１）すなわちＤ≦約１４．３ｍｍとなる。つまり、４個の金属部材４４を領域Ｒ１に配置するためには、上記平面視中心間距離Ｄを約１４．３ｍｍ以下にする必要がある。同様に、５個の金属部材４４を領域Ｒ１内に配置するためには、上記平面視中心間距離Ｄを１０．５ｍｍ以下にする必要があり、６個の金属部材４４を領域Ｒ１内に配置するためには、上記平面視中心間距離Ｄを８．４ｍｍ以下にする必要がある。したがって、半導体装置Ａ１において４個の金属部材４４を領域Ｒ１に配置する場合、上記相互インダクタンスＭの考慮も含めて、上記平面視中心間距離Ｄは、０．９ｍｍ以上１４．３ｍｍ以下とするとよい。
　ＬR1≧２ｒ＋（ｎ－１）×Ｄ　　　　　　（３）
　Ｄ≦（ＬR1－２ｒ）／（ｎ－１）　　　　（４）
　配線基板４は、第１電力端子部４０１、第２電力端子部４０２および２つの第３電力端子部４０３を含む。第１電力端子部４０１、第２電力端子部４０２および２つの第３電力端子部４０３は、互いに離間する。
　半導体装置Ａ１では、第１電力端子部４０１は、第１裏面配線部４３１の一部である。図３および図１０に示す例では、第１電力端子部４０１は、第１裏面配線部４３１のうちｙ１方向の端縁を含んでいる。第１裏面配線部４３１が導電板３１Ａを介して各第１半導体素子１の第１電極１１（ドレイン電極）に導通することから、第１電力端子部４０１は、各第１半導体素子１の第１電極１１に導通する。第１電力端子部４０１の表面には、めっきが施されている。第１電力端子部４０１の一部は、樹脂部材８から露出する。
　半導体装置Ａ１では、第２電力端子部４０２は、第１主面配線部４２１の一部である。図８および図１０に示す例では、第２電力端子部４０２は、第１主面配線部４２１のうちｙ１方向の端縁を含んでいる。第１主面配線部４２１が各第２半導体素子２の第５電極２２（ソース電極）に導通することから、第２電力端子部４０２は、各第２半導体素子２の第５電極２２に導通する。第２電力端子部４０２の表面には、めっきが施されている。第１電力端子部４０１と第２電力端子部４０２とは、平面視において互いに重なる。第２電力端子部４０２の一部は、樹脂部材８から露出する。
　半導体装置Ａ１では、２つの第３電力端子部４０３の一方は、第２主面配線部４２２の一部であり、２つの第３電力端子部４０３の他方は、第２裏面配線部４３２の一部である。図３、図８および図９に示す例では、各第３電力端子部４０３は、第２主面配線部４２２および第２裏面配線部４３２のそれぞれのｙ１方向の端縁を含んでいる。第２主面配線部４２２および第２裏面配線部４３２がそれぞれ各第１半導体素子１の第２電極１２（ソース電極）および各第２半導体素子２の第４電極２１（ドレイン電極）に導通することから、２つの第３電力端子部４０３はそれぞれ、各第１半導体素子１の第２電極１２（ソース電極）および各第２半導体素子２の第４電極２１に導通する。各第３電力端子部４０３の表面には、めっきが施されている。２つの第３電力端子部４０３は、平面視において互いに重なる。半導体装置Ａ１では、配線基板４が２つの第３電力端子部４０３を含む例を示すが、この構成と異なり、２つの第３電力端子部４０３のいずれか一方のみを備えていてもよい。各第３電力端子部４０３の一部ずつは、樹脂部材８から露出する。
　第１電力端子部４０１および第２電力端子部４０２は、たとえば外部の直流電源に接続され、電源電圧（直流電圧）が印加される。たとえば、第１電力端子部４０１は、直流電源の正極に接続されるＰ端子であり、第２電力端子部４０２は、直流電源の負極に接続されるＮ端子である。第１電力端子部４０１および第２電力端子部４０２に印加された直流電圧は、複数の第１半導体素子１の各スイッチング動作および複数の第２半導体素子２の各スイッチング動作によって、交流電圧に変換される。各第３電力端子部４０３は、変換された電圧（交流電圧）を出力する。
　配線基板４は、図３に示すように、複数の第１開口部４５および複数の第２開口部４６を含む。
　複数の第１開口部４５はそれぞれ、主面配線層４２から裏面配線層４３までｚ方向に貫通する。複数の第１開口部４５はそれぞれ、複数の第１半導体素子１をそれぞれ１つずつ収容する。各第１開口部４５は、平面視において各第１半導体素子１を囲む。
　複数の第１開口部４５はそれぞれ、図４～図６、図１１および図１２に示すように、上方貫通部４５１、中間貫通部４５２および下方貫通部４５３を含む。各第１開口部４５において、上方貫通部４５１、中間貫通部４５２および下方貫通部４５３は、平面視において互いに重なる。
　上方貫通部４５１は、第１主面配線部４２１に形成され、第１主面配線部４２１をｚ方向に貫通する。図４に示す例では、上方貫通部４５１は、平面視Ｌ字状の切り欠き、または、平面視コの字状の切り欠きである。
　中間貫通部４５２は、基材４１に形成され、基材４１をｚ方向に貫通する。図５に示す例では、中間貫通部４５２は、平面視コの字状の切り欠き、または、平面視矩形状の貫通孔である。
　下方貫通部４５３は、第１裏面配線部４３１に形成され、第１裏面配線部４３１をｚ方向に貫通する。図６に示す例では、下方貫通部４５３は、平面視コの字状の切り欠き、または、平面視矩形状の貫通孔である。各第１半導体素子１の素子主面１ａは、ｚ方向に直交する方向（たとえばｙ方向）に見て、下方貫通部４５３に重なる。これにより、各第１半導体素子１は配線基板４よりもｚ方向上方（ｚ２方向）に突き出ていない。
　複数の第２開口部４６はそれぞれ、主面配線層４２から裏面配線層４３までｚ方向に貫通する。複数の第２開口部４６は、各第２半導体素子２を収容し、平面視において各第２半導体素子２を囲む。各第２半導体素子２は、各第２開口部４６に収容されている。
　複数の第２開口部４６はそれぞれ、図４～図６、図１１および図１３に示すように、上方貫通部４６１、中間貫通部４６２および下方貫通部４６３を含む。各第２開口部４６において、上方貫通部４６１、中間貫通部４６２および下方貫通部４６３は、平面視において互いに重なる。
　上方貫通部４６１は、第２主面配線部４２２に形成され、第２主面配線部４２２をｚ方向に貫通する。図４に示す例では、上方貫通部４６１は、平面視コの字状の切り欠きである。
　中間貫通部４６２は、基材４１に形成され、基材４１をｚ方向に貫通する。図５に示す例では、中間貫通部４６２は、平面視矩形状の貫通孔である。
　下方貫通部４６３は、第２裏面配線部４３２に形成され、第２裏面配線部４３２をｚ方向に貫通する。図６に示す例では、下方貫通部４６３は、平面視矩形状の貫通孔である。各第２半導体素子２の素子主面２ａは、ｚ方向に直交する方向（たとえばｙ方向）に見て、下方貫通部４６３に重なる。これにより、各第２半導体素子２は配線基板４よりもｚ方向上方（ｚ２方向）に突き出ていない。
　一対の信号端子６１Ａ，６１Ｂ、一対の検出端子６２Ａ，６２Ｂ、および、複数のダミー端子６３は、略同じ形状である。一対の信号端子６１Ａ，６１Ｂ、一対の検出端子６２Ａ，６２Ｂ、および、複数のダミー端子６３はそれぞれ、図９および図１０から理解されるように、ｘ方向に見てＬ字状をなす。一対の信号端子６１Ａ，６１Ｂ、一対の検出端子６２Ａ，６２Ｂ、および、複数のダミー端子６３は、平面視において、ｘ方向に略平行に配置されている。一対の信号端子６１Ａ，６１Ｂ、一対の検出端子６２Ａ，６２Ｂ、および、複数のダミー端子６３はそれぞれ、一部が樹脂部材８で覆われていることで、樹脂部材８に支持されている。
　信号端子６１Ａは、各第１半導体素子１の第３電極１３（ゲート電極）に導通しており、各第１半導体素子１のスイッチング動作を制御する第１駆動信号が入力される。信号端子６１Ｂは、各第２半導体素子２の第６電極２３（ゲート電極）に導通しており、各第２半導体素子２のスイッチング動作を制御する第２駆動信号が入力される。
　一対の信号端子６１Ａ，６１Ｂはそれぞれ、パッド部６１１および端子部６１２を含む。図３に示すように、各信号端子６１Ａ，６１Ｂのパッド部６１１は、樹脂部材８に覆われている。信号端子６１Ａのパッド部６１１には、接続部材７３Ａが接続され、当該接続部材７３Ａを介して、第３主面配線部４２３Ａに導通する。信号端子６１Ｂのパッド部６１１には、接続部材７３Ｂが接続され、当該接続部材７３Ｂを介して、第３主面配線部４２３Ｂに導通する。図３に示すように、各信号端子６１Ａ，６１Ｂの端子部６１２は、樹脂部材８から露出する。各信号端子６１Ａ，６１Ｂの端子部６１２は、外部の制御装置（たとえばゲートドライバ）が接続され、当該制御装置から第１駆動信号および第２駆動信号（ゲート電圧）が入力される。
　検出端子６２Ａは、各第１半導体素子１の第２電極１２（ソース電極）に導通しており、各第１半導体素子１の第２電極１２に印加される電圧（ソース電流に対応した電圧）が出力される。検出端子６２Ｂは、各第２半導体素子２の第５電極２２（ソース電極）に導通しており、各第２半導体素子２の第５電極２２に印加される電圧（ソース電流に対応した電圧）が出力される。
　一対の検出端子６２Ａ，６２Ｂはそれぞれ、パッド部６２１および端子部６２２を含む。図３に示すように、各検出端子６２Ａ，６２Ｂのパッド部６２１は、樹脂部材８に覆われている。検出端子６２Ａのパッド部６２１には、接続部材７４Ａが接続され、当該接続部材７４Ａを介して、第４主面配線部４２４Ａに導通する。検出端子６２Ｂのパッド部６２１には、接続部材７４Ｂが接続され、当該接続部材７４Ｂを介して、第４主面配線部４２４Ｂに導通する。図３に示すように、各検出端子６２Ａ，６２Ｂの端子部６２２は、樹脂部材８から露出する。各検出端子６２Ａ，６２Ｂの端子部６２２は、外部の制御装置（たとえばゲートドライバ）が接続され、当該制御装置に各検出信号（ソース信号）が出力される。
　複数のダミー端子６３はそれぞれ、半導体装置Ａ１の他の構成要素のいずれにも導通していない。複数のダミー端子６３は、一部が樹脂部材８に覆われ、他の部分が樹脂部材８から露出する。
　複数の接続部材７は、互いに離間する２つの部位を導通させる。図２および図３に示すように、各接続部材７は、たとえばボンディングワイヤである。この例と異なり、一部の接続部材７は、ボンディングワイヤではなく、金属製の板材であってもよい。複数の接続部材７の各構成材料は、金、アルミニウムまたは銅のいずれであってもよい。上述のとおり、複数の接続部材７には、接続部材７１，７２，７３Ａ，７３Ｂ，７４Ａ，７４Ｂ，７５Ａ，７５Ｂ，７６Ａ，７６Ｂがある。
　複数の接続部材７１は、図３に示すように、複数の第１半導体素子１の各第２電極１２（ソース電極）と第２主面配線部４２２とに接合され、これらを導通させる。図３に示す例では、一部の接続部材７１は、第２主面配線部４２２ではなく、複数の金属部材４４のいずれかに接合されることもある。
　複数の接続部材７２は、図３に示すように、複数の第２半導体素子２の各第５電極２２（ソース電極）と第１主面配線部４２１とに接合され、これらを導通させる。
　複数の接続部材７３Ａは、図３に示すように、複数の第１半導体素子１の各第３電極１３（ゲート電極）と第３主面配線部４２３Ａとに接合され、これらを導通させる。複数の接続部材７３Ｂは、図３に示すように、複数の第２半導体素子２の各第６電極２３（ゲート電極）と第３主面配線部４２３Ｂとに接合され、これらを導通させる。
　複数の接続部材７４Ａは、図３に示すように、複数の第１半導体素子１の各第２電極１２（ソース電極）と第４主面配線部４２４Ａとに接合され、これらを導通させる。複数の接続部材７４Ｂは、図３に示すように、複数の第２半導体素子２の各第５電極２２（ソース電極）と第４主面配線部４２４Ｂとに接合され、これらを導通させる。
　接続部材７５Ａは、図３に示すように、第３主面配線部４２３Ａと信号端子６１Ａのパッド部６１１とに接合され、これらを導通させる。接続部材７５Ｂは、図３に示すように、第３主面配線部４２３Ｂと信号端子６１Ｂのパッド部６１１とに接合され、これらを導通させる。
　接続部材７６Ａは、図３に示すように、第４主面配線部４２４Ａと検出端子６２Ａのパッド部６２１とに接合され、これらを導通させる。接続部材７６Ｂは、図３に示すように、第４主面配線部４２４Ｂと検出端子６２Ｂのパッド部６２１とに接合され、これらを導通させる。
　樹脂部材８は、複数の第１半導体素子１、複数の第２半導体素子２、支持部材３、配線基板４の一部、一対の信号端子６１Ａ，６１Ｂの一部ずつ、一対の検出端子６２Ａ，６２Ｂの一部ずつ、複数のダミー端子６３の一部ずつ、および、複数の接続部材７を覆う。樹脂部材８は、たとえばエポキシ樹脂などの絶縁性の樹脂材料からなる。樹脂部材８は、図３に示すように、平面視において矩形状である。樹脂部材８は、ｙ１方向の側面において、ｚ１方向側およびｚ２方向側の両方に切り欠きが形成されている。当該切り欠きによって、図１、図３および図８に示すように、配線基板４のうち、第１電力端子部４０１、第２電力端子部４０２および第３電力端子部４０３がそれぞれ、樹脂部材８から露出する。
　半導体装置Ａ１の作用および効果は、次の通りである。
　半導体装置Ａ１は、第１半導体素子１、第２半導体素子２および配線基板４を備えている。配線基板４は、基材４１、主面配線層４２、裏面配線層４３および金属部材４４を含む。主面配線層４２は、基材４１の基材主面４１ａに形成され、裏面配線層４３は、基材４１の基材裏面４１ｂに形成されている。金属部材４４は、基材４１に挿し込まれ、主面配線層４２と裏面配線層４３とを導通させる。従来、絶縁基板の上面および下面に配線パターンが形成された両面基板において、上面に形成された配線パターンと下面に形成された配線パターンとを導通させるために貫通ビアを用いる方法が知られている。貫通ビアは、基板を貫通する貫通孔の表面にたとえば金属めっきを施すことで形成される。金属めっきの厚さは貫通孔の大きさなどによって制限されるため、この貫通ビアによって主面配線層４２と裏面配線層４３とを導通させる構成では、この貫通ビアを介在する電流経路の許容電流を大きくするには制限があった。一方、半導体装置Ａ１では、基材４１に挿し込まれた金属部材４４によって主面配線層４２と裏面配線層４３との導通を図っている。この構成によると、主面配線層４２と裏面配線層４３との導通において、貫通ビアを用いるよりも、許容電流を大きくすることができる。特に、半導体装置Ａ１では、第１半導体素子１の第２電極１２（たとえばソース電極）と第２半導体素子２の第４電極２１（たとえばドレイン電極）との導通経路に、金属部材４４が介在している。つまり、第１半導体素子１の第２電極１２（ソース電極）と第２半導体素子２の第４電極２１（ドレイン電極）との間の電流を大きくすることができる。したがって、半導体装置Ａ１は、主面配線層４２と裏面配線層４３との導通において金属部材４４を用いることで、主電流経路における許容電流の増大化を図ることができる。半導体装置Ａ１における主電流は、第１電力端子部４０１、第２電力端子部４０２および各第３電力端子部４０３間に流れる電流である。つまり、半導体装置Ａ１は、大電流化が可能となる。
　半導体装置Ａ１では、配線基板４は、複数の金属部材４４を含んでいる。複数の金属部材４４のうち平面視において隣接する２つの金属部材４４は、平面視において中心間の距離Ｄが所定値以上となるように配置されている。この構成によると、隣接する２つの金属部材４４における相互インダクタンス値を略０（ゼロ）にすることが可能となる。半導体装置Ａ１では、上記経路長Ｌ2が約０．４ｍｍ程度であり、隣接する２つの金属部材４４の平面視における中心間の距離Ｄが１２ｍｍ程度であることから、上述の通り、隣接する２つの金属部材４４間の相互インダクタンスＭが略０（ゼロ）となる。よって、半導体装置Ａ１は、内部インダクタンスを低減できる。
　半導体装置Ａ１では、複数の金属部材４４は、平面視において複数の第１半導体素子１および複数の第２半導体素子２の間に位置する。半導体装置Ａ１では、たとえば第２主面配線部４２２に主電流が流れる。この主電流は、第２主面配線部４２２において領域Ｒ１に集中する。そこで、複数の金属部材４４を領域Ｒ１に配置することで、主電流経路を確保することができる。領域Ｒ１は、図４に示すように、平面視において複数の第１半導体素子１および複数の第２半導体素子２の間に位置する。つまり、複数の金属部材４４を、平面視において複数の第１半導体素子１および複数の第２半導体素子２の間に位置することで、主電流経路を確保することができる。したがって、半導体装置Ａ１は、主電流があまり流れない領域（領域Ｒ１以外の領域）に金属部材４４を配置しないので、不必要に金属部材４４を追加することを抑制できる。
　半導体装置Ａ１では、各第２半導体素子２の第５電極２２（ソース電極）に導通する第１主面配線部４２１と、各第１半導体素子１の第１電極１１（ドレイン電極）に導通する第１裏面配線部４３１と、が基材４１を挟んでｚ方向に配置されている。第１裏面配線部４３１は第１電力端子部４０１を含み、かつ、第１主面配線部４２１は第２電力端子部４０２を含む。第１電力端子部４０１と第２電力端子部４０２と基材４１とは、平面視において互いに重なっている。この構成によると、電源電圧が印加される第１電力端子部４０１（第１裏面配線部４３１）と第２電力端子部４０２（第１主面配線部４２１）とをラミネート配線にできるので、第１電力端子部４０１と第２電力端子部４０２との間の低インダクタンス化を図ることができる。したがって、半導体装置Ａ１は、内部インダクタンスを低減できる。また、第１電力端子部４０１および第２電力端子部４０２に外部の電源装置、バスバーまたはキャパシタなどを接続する際、第１電力端子部４０１と第２電力端子部４０２とを挟み込むことで接続することが可能となる。
　半導体装置Ａ１では、各第１半導体素子１は、導電板３１Ａに搭載されている。導電板３１Ａは、各第１半導体素子１からの熱を拡散するヒートスプレッダとして機能する。この構成によると、各第１半導体素子１を配線基板４（たとえば主面配線層４２）に接合された場合よりも、放熱性を向上できる。同様に、各第２半導体素子２は、導電板３１Ｂに搭載されている。導電板３１Ｂは、各第２半導体素子２からの熱を拡散するヒートスプレッダとして機能する。この構成によると、各第２半導体素子２を配線基板４（たとえば主面配線層４２）に接合された場合よりも、放熱性を向上できる。
　半導体装置Ａ１では、導電板３１Ａは、銅からなる第１金属層３１１とモリブデンからなる第２金属層３１２とが積層されている。モリブデンは、銅よりも線膨張係数が小さい。この構成によると、導電板３１Ａの熱膨張率を抑制することができる。したがって、導電板３１Ａに接合された各第１半導体素子１からの熱によって付加される導電性接合材１９への熱応力を緩和できる。同様に、導電板３１Ｂも第１金属層３１１と第２金属層３１２とが積層された構成であるので、導電板３１Ｂの熱膨張率を抑制することができる。したがって、導電板３１Ｂに接合された各第２半導体素子２からの熱によって付加される導電性接合材２９への熱応力を緩和できる。これにより、半導体装置Ａ１は、各第１半導体素子１および各第２半導体素子２の剥離を抑制できる。
　半導体装置Ａ１では、主電流経路の一部を配線基板４により構成している。配線基板４は、基材４１、主面配線層４２および裏面配線層４３を含んでおり、両面基板である。この構成によると、半導体装置Ａ１は、従来（たとえば特許文献１）の半導体装置よりも平面視における小型化が可能である。
　半導体装置Ａ１では、各第１半導体素子１は、各第１開口部４５に収容されており、ｚ方向に直交する方向（たとえばｙ方向）に見て、配線基板４に重なる。また、各第２半導体素子２は、各第２開口部４６に収容されており、ｚ方向に直交する方向（たとえばｙ方向）に見て、配線基板４に重なる。この構成によると、配線基板４を、各導電板３１Ａ，３１Ｂ上に、各第１半導体素子１および各第２半導体素子２に干渉することなく接合できる。したがって、半導体装置Ａ１は、低背化（ｚ方向の寸法の抑制）が可能となる。
　図１４は、第２実施形態にかかる半導体装置Ａ２を示している。図１４は、半導体装置Ａ２を示す平面図であって、第１実施形態の図４に対応する。すなわち、図１４は、複数の接続部材７および樹脂部材８を省略している。半導体装置Ａ２は、半導体装置Ａ１と比較して、金属部材４４の数が多い点で異なる。
　半導体装置Ａ２の配線基板４は、図１４に示すように、８個の金属部材４４を含んでいる。図１４に示す例では、８個の金属部材４４が、ｙ方向に沿って等ピッチで一列に配置されている。半導体装置Ａ２では、複数の金属部材４４は、たとえば４．５ｍｍピッチで配置されている。つまり、隣接する２つの金属部材４４の平面視中心間距離Ｄは、４．５ｍｍ程度である。なお、半導体装置Ａ２においても、各金属部材４４の長さおよび太さは、半導体装置Ａ１の各金属部材４４と同じである。また、領域Ｒ１のｘ方向に沿う寸法Ｗおよびｙ方向に沿う寸法ＬR1は、半導体装置Ａ１の領域Ｒ１と同じである。半導体装置Ａ２では、隣接する２つの金属部材４４の平面視中心間距離Ｄを、上記所定値（約０．３ｍｍ）よりも大きい約４．５ｍｍに設定している。よって、隣接する２つの金属部材４４間の相互インダクタンスＭは、略０（ゼロ）である。
　半導体装置Ａ２においては、複数の金属部材４４の各自己インダクタンス値の合成インダクタンス値が、半導体装置Ａ２全体の内部インダクタンス値の５％以内である。たとえば、半導体装置Ａ２全体の内部インダクタンス値を４ｎＨとした場合、その５％は０．２ｎＨ（＝４［ｎＨ］×（５／１００）［％］）である。これに対して、各金属部材４４の自己インダクタンス値を１ｎＨとすると、各金属部材４４を５個以上配置することで、複数の金属部材４４の自己インダクタンス値の合成インダクタンス値を、半導体装置Ａ２全体の内部インダクタンス値の５％以内にできる。なお、複数の金属部材４４は互いに電気的に並列に接続された構成であるため、複数の金属部材４４の合成インダクタンス値は、各金属部材４４の自己インダクタンス値の逆数の和を計算し、そして、当該和の逆数をとった値である。半導体装置Ａ２では、金属部材４４の数が８個であるため、複数の金属部材４４の合成インダクタンス値が、半導体装置Ａ２全体の内部インダクタンス値の５％以内となっている。なお、複数の金属部材４４の数は、半導体装置Ａ２全体の内部インダクタンス値、内部インダクタンス値に対する合成インダクタンス値の割合、および、各金属部材４４の自己インダクタンス値に応じて、適宜変更されうる。
　半導体装置Ａ２においても、複数の金属部材４４を領域Ｒ１に配置するために、上記（１）式および上記（２）式に基づいて、隣接する２つの金属部材４４の平面視中心間距離Ｄの上限が設定される。そこで、領域Ｒ１のｙ方向寸法ＬR1が４５ｍｍ、各金属部材４４の平面視における太さ（半径）ｒが１．５ｍｍである例において、金属部材４４の数ｎを５個とすると、上記（２）式の演算によりＤ≦１０．５ｍｍとなる。つまり、５個の金属部材４４を領域Ｒ１内に配置するためには、上記平面視中心間距離Ｄを１０．５ｍｍ以下にする必要がある。半導体装置Ａ２では、８個の金属部材４４が配置されているため、上記平面視中心間距離Ｄは、６ｍｍ以下に設定されている。
　半導体装置Ａ２においても、半導体装置Ａ１と同様の効果を奏することができる。
　半導体装置Ａ２では、半導体装置Ａ１よりも金属部材４４の数が多い。この構成によると、複数の金属部材４４の合成インダクタンス値が低減されるため、半導体装置Ａ２は、半導体装置Ａ１よりも内部インダクタンス値を抑制できる。特に、半導体装置Ａ２では、複数の金属部材４４の各自己インダクタンス値の合成インダクタンス値が、半導体装置Ａ２全体の内部インダクタンス値の５％以内である。なお、金属部材４４の数が多ければ多いほど、合成インダクタンス値を低減することができる。しかしながら、複数の金属部材４４を領域Ｒ１に配置する上では物理的な制限がある。具体的には、上記（３）式から得られる下記（５）式に基づいて、下記（５）式の右辺の演算値以下に制限される。つまり、下記（５）式に基づいて、金属部材４４の数ｎの上限が決まる。なお、半導体装置Ａ２においても、上記平面視中心間距離Ｄは、相互インダクタンスＭが略０（ゼロ）となるように考慮される。
　ｎ≦（（ＬR1－２ｒ）／Ｄ）＋１　　　　（５）
　図１５は、第３実施形態にかかる半導体装置Ａ３を示している。図１５は、半導体装置Ａ３を示す平面図であって、第１実施形態の図４に対応する。すなわち、図１５は、複数の接続部材７および樹脂部材８を省略している。半導体装置Ａ３は、半導体装置Ａ１と比較して、複数の金属部材４４が等ピッチで配列されていない点で異なる。
　半導体装置Ａ３における複数の金属部材４４は、図１５に示すように、半導体装置Ａ１，Ａ２と同様に、ｙ方向に沿って一列に配列されている。ただし、半導体装置Ａ３においては、図１５に示すように、ｙ１方向側において隣接する２つの金属部材４４の平面視中心間距離Ｄ１が、ｙ２方向側において隣接する２つの金属部材４４の平面視中心間距離Ｄ２よりも小さい。つまり、複数の金属部材４４は、平面視において、ｙ１方向側がｙ２方向側よりも配置間隔が短く、領域Ｒ１のｙ１方向側の金属部材４４の配置密度がｙ２方向側の金属部材４４の配置密度よりも高くなっている。このとき、複数の金属部材４４は、平面視において、ｙ１方向側からｙ２方向側に向かうほど徐々に配置間隔が短くなるように配列されていてもよい。なお、平面視中心間距離Ｄ１は、２つの金属部材４４間の相互インダクタンスＭを略０（ゼロ）にするための上記所定値以上である。
　半導体装置Ａ３においても、各半導体装置Ａ１，Ａ２と同様の効果を奏することができる。
　半導体装置Ａ３では、複数の金属部材４４は、平面視において、ｙ１方向側がｙ２方向側よりも配置間隔が短い。つまり、ｙ１方向側において隣接する２つの金属部材４４の平面視中心間距離Ｄ１が、ｙ２方向側において隣接する２つの金属部材４４の平面視中心間距離Ｄ２よりも小さい。半導体装置Ａ３では、第１電力端子部４０１および第２電力端子部４０２が領域Ｒ１よりもｙ１方向側に配置されている。このような構成においては、領域Ｒ１のうち、相対的にｙ１方向側に位置する一対の第１半導体素子１と第２半導体素子２とに挟まれた部分が、相対的にｙ２方向側に位置する一対の第１半導体素子１と第２半導体素子２とに挟まれた部分よりも、主電流が集中する。そこで、上記平面視中心間距離Ｄ１を上記平面視中心間距離Ｄ２よりも小さくすることで、主電流が集中する部分での金属部材４４の数を多く配置することができる。これにより、半導体装置Ａ３は、主電流経路における許容電流の増大化を図ることができる。つまり、半導体装置Ａ３は、大電流化を図る上で好ましい。
　第３実施形態では、上記平面視中心間距離Ｄ１が上記平面視中心間距離Ｄ２よりも小さい例を示したが、これに限定されず、相対的にｙ１方向側に位置する金属部材４４の平面視における太さを、相対的にｙ２方向側に位置する金属部材４４の平面視における太さよりも大きくしてもよい。このとき、平面視において、ｙ１方向側からｙ２方向側に向かうほど各金属部材４４の平面視における太さが徐々に小さくなるように構成してもよい。金属部材４４は太さが太いほど許容電流が大きくなるので、この構成においても、主電流経路における許容電流の増大化を図ることができる。
　第３実施形態では、上記平面視中心間距離Ｄ１が上記平面視中心間距離Ｄ２よりも小さい例を示したが、反対に、上記平面視中心間距離Ｄ２を上記平面視中心間距離Ｄ１よりも小さくしてもよい。つまり、領域Ｒ１のｙ２方向側の金属部材４４の配置密度をｙ１方向側の金属部材４４の配置密度よりも高くしてもよい。上述の通り、半導体装置Ａ３では、領域Ｒ１のうち、相対的にｙ１方向側に位置する一対の第１半導体素子１と第２半導体素子２とに挟まれた部分が、相対的にｙ２方向側に位置する一対の第１半導体素子１と第２半導体素子２とに挟まれた部分よりも、主電流が集中する。そこで、上記平面視中心間距離Ｄ２を上記平面視中心間距離Ｄ１よりも小さくすることで、領域Ｒ１においてｙ２方向側に位置する金属部材４４への電流経路を確保することで、領域Ｒ１内の電流集中を緩和させることができる。これにより、各第１半導体素子１および各第２半導体素子２に流れる電流の偏りが抑制されるため、各第１半導体素子１および各第２半導体素子２の劣化が不均一となることを抑制できる。なお、本変形例においても、各平面視中心間距離Ｄ１，Ｄ２に差を設けるのではなく、金属部材４４の平面視における太さを変えてもよい。つまり、相対的にｙ２方向側に位置する金属部材４４の平面視における太さを、相対的にｙ１方向側に位置する金属部材４４の平面視における太さよりも大きくしてもよい。
　第１実施形態ないし第３実施形態では、複数の金属部材４４は、領域Ｒ１のｘ方向の略中央においてｙ方向に沿って一列に配置された例を示したが、これに限定されず、領域Ｒ１のｘ１方向側（あるいはｘ２方向側）の端縁に寄っていてもよい。領域Ｒ１（第２主面配線部４２２および第２裏面配線部４３２）には、各第１半導体素子１および各第２半導体素子２のスイッチング動作により交流電流が流れている。交流電流は、その周波数が高いほど表皮効果により導体の表面に流れやすい。したがって、領域Ｒ１（第２主面配線部４２２および第２裏面配線部４３２）のうち、交流電流が流れやすい位置に複数の金属部材４４を配置することができる。
　図１６は、第４実施形態にかかる半導体装置Ａ４を示している。図１６は、半導体装置Ａ４を示す平面図であって、第１実施形態の図４に対応する。すなわち、図１６は、複数の接続部材７および樹脂部材８を省略している。半導体装置Ａ４は、半導体装置Ａ１と比較して、複数の金属部材４４がｙ方向に一列に配列されるのではなく、複数列で配列されている点で異なる。図１６に示す例では、ｙ方向に並ぶ複数の金属部材４４がｘ方向に二列配列されている。なお、二列に並ぶ複数の金属部材４４の各列は、領域Ｒ１のうちｘ方向において均等に配置されていてもよいし、上述の表皮効果を考慮して、ｘ方向の各端縁寄りに配置されていてもよい。
　半導体装置Ａ１では、領域Ｒ１のｘ方向に沿う寸法Ｗが５ｍｍ程度であり、各金属部材４４の平面視における太さ（半径）が１．５ｍｍ程度であったため、ｘ方向に一列しか配置できなかった。そこで、上記寸法Ｗが同じとして、半導体装置Ａ４では、各金属部材４４の平面視における太さ（半径）を半導体装置Ａ１における各金属部材４４よりも小さくすることで、ｘ方向に複数列配置している。なお、半導体装置Ａ４においては、隣接する２つの金属部材４４間の相互インダクタンスＭを考慮する際、ｙ方向に隣接する２つの金属部材４４の平面視中心間距離Ｄを所定値以上にするとともに、ｘ方向に隣接する２つの金属部材４４の平面視中心間距離Ｄｘを所定値以上にする。
　半導体装置Ａ４においても、半導体装置Ａ１と同様の効果を奏することができる。
　第１実施形態ないし第４実施形態においては、各金属部材４４が、貫通孔４１１の内面に接していない例を示したが、これに限定されず、貫通孔４１１の内面に接していてもよい。つまり、各金属部材４４は、貫通孔４１１に嵌め込まれていてもよい。この構成によると、各金属部材４４が、主面配線層４２および裏面配線層４３だけでなく基材４１にも支持されるため、各金属部材４４が抜け落ちることを抑制できる。また、各金属部材４４が貫通孔４１１に嵌め込まれた構成においては、各金属部材４４は、主面配線層４２（第２主面配線部４２２）に嵌め込まれるのではなく、各金属部材４４の上面（ｚ２方向を向く面）が主面配線層４２に接する構成であってもよい。同様に、各金属部材４４は、裏面配線層４３（第２裏面配線部４３２）に嵌め込まれるのではなく、各金属部材４４の下面（ｚ１方向を向く面）が裏面配線層４３に接する構成であってもよい。
　本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。たとえば、本開示の半導体装置は、以下の付記に記載された実施形態を含む。
付記１．
　第１電極、第２電極および第３電極を有し、前記第３電極に入力される第１駆動信号によって、前記第１電極および前記第２電極間がオンオフ制御される第１半導体素子と、
　第４電極、第５電極および第６電極を有し、前記第６電極に入力される第２駆動信号によって、前記第４電極および前記第５電極間がオンオフ制御される第２半導体素子と、
　厚さ方向に離間する基材主面および基材裏面を有する基材、前記基材主面に形成された主面配線層、前記基材裏面に形成された裏面配線層、および、前記基材に挿し込まれ、前記主面配線層と前記裏面配線層とを導通させる金属部材を含む配線基板と、
を備えており、
　前記第１半導体素子と前記第２半導体素子とは、前記第２電極と前記第４電極とが接続されることで直列に接続されており、
　前記第２電極と前記第４電極との間の導通経路において、前記金属部材が介在する、半導体装置。
付記２．
　前記配線基板は、互いに離間する第１電力端子部、第２電力端子部および第３電力端子部を含み、
　前記第１電力端子部は、前記第１電極に導通し、
　前記第２電力端子部は、前記第５電極に導通し、
　前記第３電力端子部は、前記第２電極と前記第４電極とに導通する、付記１に記載の半導体装置。
付記３．
　前記配線基板の一部、前記第１半導体素子および前記第２半導体素子を覆う樹脂部材を備えており、
　前記配線基板のうち、前記第１電力端子部、前記第２電力端子部、および、前記第３電力端子部は、前記樹脂部材から露出する、付記２に記載の半導体装置。
付記４．
　前記主面配線層は、互いに離間する第１主面配線部および第２主面配線部を含み、
　前記第１主面配線部は、前記第５電極に導通し、
　前記第２主面配線部は、前記第２電極と前記第４電極とに導通しており、
　前記第２電力端子部は、前記第１主面配線部の一部である、付記２または付記３のいずれかに記載の半導体装置。
付記５．
　前記裏面配線層は、互いに離間する第１裏面配線部および第２裏面配線部を含み、
　前記第１裏面配線部は、前記第１電極に導通し、
　前記第２裏面配線部は、前記第２電極と前記第４電極とに導通しており、
　前記第１電力端子部は、前記第１裏面配線部の一部である、付記４に記載の半導体装置。
付記６．
　前記第２主面配線部と前記第２裏面配線部とは、前記金属部材を介して、導通する、付記５に記載の半導体装置。
付記７．
　前記第２主面配線部は、前記厚さ方向に貫通する主面貫通孔を含み、
　前記第２裏面配線部は、前記厚さ方向に貫通する裏面貫通孔を含み、
　前記金属部材は、前記主面貫通孔と前記裏面貫通孔とに嵌め込まれて、前記配線基板に支持されている、付記６に記載の半導体装置。
付記８．
　前記第１電力端子部と前記第２電力端子部とは、前記厚さ方向に見て互いに重なる、付記６または付記７のいずれかに記載の半導体装置。
付記９．
　前記第３電力端子部は、前記第２主面配線部の一部または前記第２裏面配線部の一部である、付記８に記載の半導体装置。
付記１０．
　前記第１半導体素子は、前記厚さ方向において前記基材主面と同じ方向を向く第１素子主面および前記厚さ方向において前記基材裏面と同じ方向を向く第１素子裏面を有し、
　前記第１電極は、前記第１素子裏面に設けられており、
　前記第２電極は、前記第１素子主面に設けられており、
　前記第２半導体素子は、前記厚さ方向において前記基材主面と同じ方向を向く第２素子主面および前記厚さ方向において前記基材裏面と同じ方向を向く第２素子裏面を有し、
　前記第４電極は、前記第２素子裏面に設けられており、
　前記第５電極は、前記第２素子主面に設けられている、付記９に記載の半導体装置。
付記１１．
　前記第１電極が接合された第１接合面を有し、前記第１半導体素子を支持する第１導電板と、
　前記第４電極が接合された第２接合面を有し、前記第２半導体素子を支持する第２導電板と、
をさらに備えており、
　前記第１導電板および前記第２導電板は、前記厚さ方向に見て前記配線基板に重なっており、
　前記第１裏面配線部は、前記第１接合面に接合されており、前記第１導電板を介して、前記第１電極に導通し、
　前記第２裏面配線部は、前記第２接合面に接合されており、前記第２導電板を介して、前記第５電極に導通する、付記１０に記載の半導体装置。
付記１２．
　前記配線基板は、各々が前記厚さ方向に前記主面配線層から前記裏面配線層まで貫通する第１開口部および第２開口部を含み、
　前記第１開口部は、前記厚さ方向に見て前記第１半導体素子を囲んでおり、
　前記第２開口部は、前記厚さ方向に見て前記第２半導体素子を囲んでいる、付記１１に記載の半導体装置。
付記１３．
　前記第２電極と前記第２主面配線部とを接続する第１接続部材と、
　前記第５電極と前記第１主面配線部とを接続する第２接続部材と、
をさらに備える、付記１２に記載の半導体装置。
付記１４．
　前記金属部材は複数の金属部材であり、
　前記複数の金属部材のうち前記厚さ方向に見て隣接する２つの金属部材は、前記厚さ方向に見た中心間の距離が所定値以上となるように配置されている、付記１ないし付記１３のいずれかに記載の半導体装置。
付記１５．
　前記第１半導体素子および前記第２半導体素子は、複数の第１半導体素子および複数の第２半導体素子であり、
　前記複数の第１半導体素子は、互いに電気的に並列に接続されており、かつ、前記厚さ方向に直交する第１方向に沿って配列され、
　前記複数の第２半導体素子は、互いに電気的に並列に接続されており、かつ、前記第１方向に沿って配列されている、付記１４に記載の半導体装置。
付記１６．
　前記複数の第１半導体素子と前記複数の第２半導体素子とは、前記厚さ方向および前記第１方向に直交する第２方向に見て、重なっており、
　前記複数の金属部材は、前記厚さ方向に見て、前記複数の第１半導体素子と前記複数の第２半導体素子との間に位置する、付記１５に記載の半導体装置。
付記１７．
　前記複数の金属部材は、前記第１方向に沿って配列されている、付記１６に記載の半導体装置。
付記１８．
　前記複数の金属部材は、前記厚さ方向に見て、前記第１方向の一方側が他方側よりも配置間隔が短い、付記１７に記載の半導体装置。
付記１９．
　前記複数の金属部材の合成インダクタンス値は、前記半導体装置全体のインダクタンス値の５％以内である、付記１４ないし付記１８のいずれかに記載の半導体装置。
Ａ１～Ａ４：半導体装置      １：第１半導体素子
１ａ：素子主面       １ｂ：素子裏面
１１：第１電極       １２：第２電極
１３：第３電極       １９：導電性接合材
２：第２半導体素子   ２ａ：素子主面
２ｂ：素子裏面       ２１：第４電極
２２：第５電極       ２３：第６電極
２９：導電性接合材   ３：支持部材
３１Ａ，３１Ｂ：導電板      ３１１：第１金属層
３１２：第２金属層   ３１９：接合材
３１０Ａ，３１０Ｂ：接合面  ３２Ａ，３２Ｂ：絶縁板
３２１：めっき層     ４：配線基板
４０１：第１電力端子部      ４０２：第２電力端子部
４０３：第３電力端子部      ４１：基材
４１ａ：基材主面     ４１ｂ：基材裏面
４１１：貫通孔       ４２：主面配線層
４２１：第１主面配線部      ４２２：第２主面配線部
４２２ａ：貫通孔     ４２３Ａ，４２３Ｂ：第３主面配線部
４２４Ａ，４２４Ｂ：第４主面配線部 ４３：裏面配線層
４３１：第１裏面配線部      ４３２：第２裏面配線部
４３２ａ：貫通孔     ４４：金属部材
４５：第１開口部     ４５１：上方貫通部
４５２：中間貫通部   ４５３：下方貫通部
４６：第２開口部     ４６１：上方貫通部
４６２：中間貫通部   ４６３：下方貫通部
６１Ａ，６１Ｂ：信号端子    ６１１：パッド部
６１２：端子部       ６２Ａ，６２Ｂ：検出端子
６３：ダミー端子     ６２１：パッド部
６２２：端子部
７，７１，７２，７３Ａ，７３Ｂ：接続部材
７４Ａ，７４Ｂ，７５Ａ，７５Ｂ：接続部材
７６Ａ，７６Ｂ：接続部材    ８：樹脂部材

Claims (19)

  1. 　第１電極、第２電極および第３電極を有し、前記第３電極に入力される第１駆動信号によって、前記第１電極および前記第２電極間がオンオフ制御される第１半導体素子と、
    　第４電極、第５電極および第６電極を有し、前記第６電極に入力される第２駆動信号によって、前記第４電極および前記第５電極間がオンオフ制御される第２半導体素子と、
    　厚さ方向に離間する基材主面および基材裏面を有する基材、前記基材主面に形成された主面配線層、前記基材裏面に形成された裏面配線層、および、前記基材に挿し込まれ、前記主面配線層と前記裏面配線層とを導通させる金属部材を含む配線基板と、
    を備えており、
    　前記第１半導体素子と前記第２半導体素子とは、前記第２電極と前記第４電極とが接続されることで直列に接続されており、
    　前記第２電極と前記第４電極との間の導通経路において、前記金属部材が介在する、半導体装置。
  2. 　前記配線基板は、互いに離間する第１電力端子部、第２電力端子部および第３電力端子部を含み、
    　前記第１電力端子部は、前記第１電極に導通し、
    　前記第２電力端子部は、前記第５電極に導通し、
    　前記第３電力端子部は、前記第２電極と前記第４電極とに導通する、請求項１に記載の半導体装置。
  3. 　前記配線基板の一部、前記第１半導体素子および前記第２半導体素子を覆う樹脂部材を備えており、
    　前記配線基板のうち、前記第１電力端子部、前記第２電力端子部、および、前記第３電力端子部は、前記樹脂部材から露出する、請求項２に記載の半導体装置。
  4. 　前記主面配線層は、互いに離間する第１主面配線部および第２主面配線部を含み、
    　前記第１主面配線部は、前記第５電極に導通し、
    　前記第２主面配線部は、前記第２電極と前記第４電極とに導通しており、
    　前記第２電力端子部は、前記第１主面配線部の一部である、請求項２または請求項３のいずれかに記載の半導体装置。
  5. 　前記裏面配線層は、互いに離間する第１裏面配線部および第２裏面配線部を含み、
    　前記第１裏面配線部は、前記第１電極に導通し、
    　前記第２裏面配線部は、前記第２電極と前記第４電極とに導通しており、
    　前記第１電力端子部は、前記第１裏面配線部の一部である、請求項４に記載の半導体装置。
  6. 　前記第２主面配線部と前記第２裏面配線部とは、前記金属部材を介して、導通する、請求項５に記載の半導体装置。
  7. 　前記第２主面配線部は、前記厚さ方向に貫通する主面貫通孔を含み、
    　前記第２裏面配線部は、前記厚さ方向に貫通する裏面貫通孔を含み、
    　前記金属部材は、前記主面貫通孔と前記裏面貫通孔とに嵌め込まれて、前記配線基板に支持されている、請求項６に記載の半導体装置。
  8. 　前記第１電力端子部と前記第２電力端子部とは、前記厚さ方向に見て互いに重なる、請求項６または請求項７のいずれかに記載の半導体装置。
  9. 　前記第３電力端子部は、前記第２主面配線部の一部または前記第２裏面配線部の一部である、請求項８に記載の半導体装置。
  10. 　前記第１半導体素子は、前記厚さ方向において前記基材主面と同じ方向を向く第１素子主面および前記厚さ方向において前記基材裏面と同じ方向を向く第１素子裏面を有し、
    　前記第１電極は、前記第１素子裏面に設けられており、
    　前記第２電極は、前記第１素子主面に設けられており、
    　前記第２半導体素子は、前記厚さ方向において前記基材主面と同じ方向を向く第２素子主面および前記厚さ方向において前記基材裏面と同じ方向を向く第２素子裏面を有し、
    　前記第４電極は、前記第２素子裏面に設けられており、
    　前記第５電極は、前記第２素子主面に設けられている、請求項９に記載の半導体装置。
  11. 　前記第１電極が接合された第１接合面を有し、前記第１半導体素子を支持する第１導電板と、
    　前記第４電極が接合された第２接合面を有し、前記第２半導体素子を支持する第２導電板と、
    をさらに備えており、
    　前記第１導電板および前記第２導電板は、前記厚さ方向に見て前記配線基板に重なっており、
    　前記第１裏面配線部は、前記第１接合面に接合されており、前記第１導電板を介して、前記第１電極に導通し、
    　前記第２裏面配線部は、前記第２接合面に接合されており、前記第２導電板を介して、前記第５電極に導通する、請求項１０に記載の半導体装置。
  12. 　前記配線基板は、各々が前記厚さ方向に前記主面配線層から前記裏面配線層まで貫通する第１開口部および第２開口部を含み、
    　前記第１開口部は、前記厚さ方向に見て前記第１半導体素子を囲んでおり、
    　前記第２開口部は、前記厚さ方向に見て前記第２半導体素子を囲んでいる、請求項１１に記載の半導体装置。
  13. 　前記第２電極と前記第２主面配線部とを接続する第１接続部材と、
    　前記第５電極と前記第１主面配線部とを接続する第２接続部材と、
    をさらに備える、請求項１２に記載の半導体装置。
  14. 　前記金属部材は、複数の金属部材であり、
    　前記複数の金属部材のうち前記厚さ方向に見て隣接する２つの金属部材は、前記厚さ方向に見た中心間の距離が所定値以上となるように配置されている、請求項１ないし請求項１３のいずれか一項に記載の半導体装置。
  15. 　前記第１半導体素子および前記第２半導体素子は、複数の第１半導体素子および複数の第２半導体素子であり、
    　前記複数の第１半導体素子は、互いに電気的に並列に接続されており、かつ、前記厚さ方向に直交する第１方向に沿って配列され、
    　前記複数の第２半導体素子は、互いに電気的に並列に接続されており、かつ、前記第１方向に沿って配列されている、請求項１４に記載の半導体装置。
  16. 　前記複数の第１半導体素子と前記複数の第２半導体素子とは、前記厚さ方向および前記第１方向に直交する第２方向に見て、重なっており、
    　前記複数の金属部材は、前記厚さ方向に見て、前記複数の第１半導体素子と前記複数の第２半導体素子との間に位置する、請求項１５に記載の半導体装置。
  17. 　前記複数の金属部材は、前記第１方向に沿って配列されている、請求項１６に記載の半導体装置。
  18. 　前記複数の金属部材は、前記厚さ方向に見て、前記第１方向の一方側が他方側よりも配置間隔が短い、請求項１７に記載の半導体装置。
  19. 　前記複数の金属部材の合成インダクタンス値は、前記半導体装置全体のインダクタンス値の５％以内である、請求項１４ないし請求項１８のいずれか一項に記載の半導体装置。
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