JP7013735B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他の、シリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
このような炭化珪素を用いた高耐圧半導体装置では発生損失が少なくなった分、インバータで使われる際、キャリア周波数を従来のシリコンを用いた半導体装置よりも１桁高い周波数で適用される。半導体装置を高い周波数で適用するとチップへの発熱温度が高くなり、半導体装置への信頼性に影響する。特に、基板おもて面側のおもて面電極には、おもて面電極の電位を外部に取り出す配線材としてボンディングワイヤが接合されており、半導体装置を例えば、２００℃以上の高温度で使用すると、おもて面電極とボンディングワイヤとの密着が低下し信頼性に影響を及ぼす。
炭化珪素半導体装置は、２３０℃以上の高温度で使用することがあるため、ボンディングワイヤの代わりにピン電極をおもて面電極にはんだで接合する場合がある。これにより、おもて面電極とピン電極との密着性が低下することを防止できる。図１７は、従来の炭化珪素半導体装置の構造を示す断面図である。図１７に示すように、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）のおもて面（ｐ型炭化珪素エピタキシャル層３側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１上にｎ型炭化珪素エピタキシャル層２、電流拡散領域であるｎ型高濃度領域６およびｐ型炭化珪素エピタキシャル層３となる各炭化珪素層を順にエピタキシャル成長させてなる。
ｎ型高濃度領域６には、隣り合うトレンチ１８間（メサ部）に、第１ｐ+型ベース領域４が選択的に設けられている。また、ｎ型高濃度領域６には、トレンチ１８の底面を部分的に覆う第２ｐ+型ベース領域５が選択的に設けられている。第２ｐ+型ベース領域５は、ｎ型炭化珪素エピタキシャル層２に達しない深さで設けられている。第２ｐ+型ベース領域５と第１ｐ+型ベース領域４は同時に形成されてもかまわない。第１ｐ+型ベース領域４は、ｐ型炭化珪素エピタキシャル層３に接するように設けられている。
符号７～１１、１３、１５は、それぞれｎ+型ソース領域、ｐ++型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびソース電極パッドである。ソース電極パッド１５の上部には、めっき膜１６が設けられる。めっき膜１６部分にはんだ１７を介して接続されたピン状電極（不図示）が設けられる。ｎ+型炭化珪素基板１の裏面側には裏面電極１４が設けられる。
また、加熱または冷却を伴う条件下において高い耐量を実現する技術として、表面電極と、表面電極上に部分的に形成された接合層とを備え、接合層の端部は表面電極上の領域に位置する半導体装置が公知である（例えば、特許文献１参照）。また、熱応力によって、電極部が破壊されるのを抑制する技術として、電極部をＡｌ電極およびＮｉメッキ層により構成し、層間絶縁膜の最上部からＡｌ電極の表面に存在する凹部の底面までの長さを１．８μｍ以上とする半導体装置が公知である（例えば、特許文献２参照）。また、応力が半導体に伝播することによる半導体装置の特性劣化を抑制する技術として、アルミニウム段差膜と、そのアルミニウム段差膜の表面を複数の領域に分割する分割絶縁層と、アルミニウム段差膜の表面に形成されているとともに、分割絶縁層の上方において結晶構造が不連続となっている境界を有すニッケル層を備える半導体装置が公知である（例えば、特許文献３参照）。
国際公開第２０１５／０４０７１２号 特開２００５－３４７３００号公報 特開２００６－１００５３０号公報
ここで、耐熱性を向上するため、ソース電極パッド１５上にめっき膜１６、はんだ１７を設け、はんだ１７でピン状電極を取り付けた場合、連続試験等を行うとピン状電極の応力ではんだ１７が押し出されるようになる。一方、従来の炭化珪素半導体装置では、層間絶縁層１１による段差があるため、層間絶縁層１１の表面に設けられたソース電極パッド１５の表面に溝Ｂが生じる。
図１８は、従来の炭化珪素半導体装置の一部の構造を示す上面図である。図１８に示すように炭化珪素半導体装置は、ゲートパッド領域１００、ソースパッド領域１１０およびめっき領域１２０を備えている。図１８において右図は、左図の点線の部分を拡大したものである。従来の炭化珪素半導体装置では、ピン状電極の応力ではんだ１７が押し出された場合、ソース電極パッド１５の表面に溝Ｂがあるため、はんだ１７は溝Ｂに沿って進み、はんだ１７が溝Ｂの端部Ｔに押し込まれる。
炭化珪素半導体装置では、ソース電極１３上に保護膜（不図示）としてポリイミドが設けられているが、押し込まれたはんだ１７の応力でポリイミドとソース電極１３の隙間にはんだ１７が入っていく。ここで、ソース電極１３はアルミニウム（Ａｌ）で形成されるが、Ａｌは、はんだ１７のバリアにならないため、炭化珪素基体の表面まではんだ１７が到達し、炭化珪素半導体装置の特性が劣化する。さらに、はんだ１７が層間絶縁膜１１に入り込みソース電極１３とゲート電極１０がショートして、炭化珪素半導体装置が破損する場合がある。
この発明は、上述した従来技術による問題点を解消するため、はんだが炭化珪素基体の表面に到達することを防止して、特性が劣化せず、信頼性が低下することがない炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側にゲート絶縁膜を介してストライプ形状のゲート電極が設けられる。前記ゲート電極を覆う層間絶縁膜が設けられる。前記第２半導体層および前記第１半導体領域を露出するように前記層間絶縁膜にストライプ形状のコンタクトホールが設けられる。前記コンタクトホール内に露出した前記第２半導体層と前記第１半導体領域の表面に第１電極が設けられる。前記層間絶縁膜の少なくとも一部の上および前記コンタクトホール内の前記第１電極上に電極パッドが設けられる。前記電極パッドの上面の、前記コンタクトホール内の前記第１電極上の位置にストライプ形状の溝が設けられる。前記溝に交わり、前記溝を部分的に埋め込む段差膜が設けられる。前記段差膜の、前記半導体基板側に対して反対側の表面にめっき膜が設けられる。前記めっき膜上にはんだが設けられる。前記半導体基板の裏面に第２電極が設けられる。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記段差膜は、上面から見た際に六角形の形状に配置されていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記段差膜は、高さが０．９μｍ以上１．１μｍ以下であり、幅が１０μｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１電極および前記段差膜とめっき膜との間に、金属膜がさらに設けられることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記段差膜は金属であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記段差膜は前記めっき膜の下部にのみ設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体層を貫通して、前記第１半導体層に達するトレンチをさらに備え、前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられていることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側にゲート絶縁膜を介してストライプ形状のゲート電極を形成する第４工程を行う。次に、前記ゲート電極を覆う層間絶縁膜を形成する第５工程を行う。次に、前記第２半導体層および前記第１半導体領域を露出するように前記層間絶縁膜にストライプ形状のコンタクトホールを形成する第６工程を行う。次に、前記コンタクトホールに露出した前記第２半導体層と前記第１半導体領域の表面に第１電極を形成する第７工程を行う。次に、前記層間絶縁膜の少なくとも一部の上および前記コンタクトホール内の前記第１電極上に電極パッドを形成する第８工程を行う。次に、前記電極パッドの上面の、前記コンタクトホール内の前記第１電極上の位置にストライプ形状の溝を形成する第９工程を行う。次に、前記溝に交わり、前記溝を部分的に埋め込む段差膜を形成する第１０工程を行う。次に、前記段差膜の、前記半導体基板側に対して反対側の表面にめっき膜を形成する第１１工程を行う。次に、前記めっき膜上にはんだを形成する第１２工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第１３工程を行う。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１０工程と第１１工程との間に、前記第１電極および前記段差膜を覆う金属膜を形成する工程をさらに含む。また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記段差膜の幅は、前記溝の幅よりも広いことを特徴とする。また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１０工程では、前記段差膜の幅を、前記溝の幅よりも広く形成する。
上述した発明によれば、ソース電極パッド上の溝に段差膜が設けられている。この段差膜は、ソース電極パッドの上部の溝に沿ってはんだが流れることを防止する。これにより、溝の端部に到達するはんだが少なくなり、はんだが押し込まれる応力が少なくなるため、炭化珪素半導体装置の内部にはんだが入っていくことを防止できる。このため、炭化珪素半導体装置は、特性が劣化せず、信頼性が低下することがない。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、はんだが炭化珪素基体の表面に到達することを防止して、特性が劣化せず、信頼性が低下することがないという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の構造の一部を示す斜視図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の他の構造を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の図１のＡ－Ａ’部分の表面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その７）。 実施の形態２にかかる炭化珪素半導体装置の図１５のＣ－Ｃ’部分の構造を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の図１５のＤ－Ｄ’部分の構造を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態２にかかる炭化珪素半導体装置の他の構造を示す上面図である。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の一部の構造を示す上面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。
図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域６が形成されている。ｎ型高濃度領域６は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と後述するｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３とを併せて炭化珪素半導体基体とする。
図１に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型炭化珪素エピタキシャル層３側）には、ストライプ状のトレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型炭化珪素エピタキシャル層３のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型炭化珪素エピタキシャル層３を貫通してｎ型炭化珪素エピタキシャル層２に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にストライプ状のゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型炭化珪素エピタキシャル層２およびｐ型炭化珪素エピタキシャル層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出していてもよい。
ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５が選択的に設けられている。第２ｐ+型ベース領域５はトレンチ１８の下に形成されており、第２ｐ+型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ+型ベース領域４と第２ｐ+型ベース領域５は、例えばアルミニウムがドーピングされている。
第１ｐ+型ベース領域４の一部をトレンチ１８側に延在させることで第２ｐ+型ベース領域５に接続した構造となっていてもよい。この場合、第１ｐ+型ベース領域４の一部は、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、ｎ型高濃度領域６と交互に繰り返し配置された平面レイアウトを有していてもよい。第１、２ｐ+型ベース領域４、５の平面レイアウトの一例を図５に示す。図５は、実施の形態にかかる炭化珪素半導体装置の図１のＡ－Ａ’部分の表面図である。
図５には、第１ｐ+型ベース領域４の一部２２によって第１、２ｐ+型ベース領域４、５が接続された状態を示す（ハッチングされた部分）。例えば、図５のように、第１ｐ+型ベース領域４の一部２２を第１方向ｘの両側のトレンチ１８側に延在し、第２ｐ+型ベース領域５の一部と接続する構造を第２方向ｙに周期的に配置してもよい。その理由は、第２ｐ+型ベース領域５とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。
ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型炭化珪素エピタキシャル層３が設けられている。ｐ型炭化珪素エピタキシャル層３の内部には、基体第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７およびｐ++型コンタクト領域８が選択的に設けられている。ｎ+型ソース領域７はトレンチ１８に接している。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。また、ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ+型ベース領域４と第２ｐ+型ベース領域５に挟まれた領域と、ｐ型炭化珪素エピタキシャル層３と第２ｐ+型ベース領域５に挟まれた領域にｎ型高濃度領域６が設けられている。
図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
ソース電極パッド１５の上部には、めっき膜１６が選択的に設けられ、めっき膜１６の表面側にはんだ１７が選択的に設けられる。はんだ１７には、ソース電極１３の電位を外部に取り出す配線材であるピン状電極（不図示）が設けられる。ピン状電極は、針状の形状を有し、ソース電極パッド１５に直立した状態で接合される。
実施の形態１の炭化珪素半導体装置では、はんだ１７およびめっき膜１６が設けられたソース電極パッド１５上の溝Ｂに段差膜１９が設けられている。図２は、実施の形態１にかかる炭化珪素半導体装置の構造の一部を示す斜視図である。図２に示すように、段差膜１９は、ソース電極パッド１５の上部の溝Ｂを埋めるように選択的に設けられている。
図３は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図３に示すように、段差膜１９は溝Ｂに少なくとも１つ好ましくは複数設けられている。段差膜１９は、ソース電極パッド１５の上部の溝Ｂに沿ってはんだ１７が流れることを阻害する。例えば、溝Ｂに沿って流れてきたはんだ１７は、図３の矢印Ｓのように、段差膜１９にぶつかることで方向を変えて、流れが分散される。従来は溝Ｂの中にはんだ１７が流れていたが、図３のように、溝Ｂだけでなく、ソース電極パッド１５の上部の凸の部分Ａにもはんだ１７が流れるようになり、はんだ１７の流れが分散される。流れが分散されることで、溝Ｂの端部Ｔに到達するはんだ１７の量が少なくなり、はんだ１７が押し込まれる応力が少なくなるため、炭化珪素半導体装置の内部にはんだ１７が入っていくことを防止できる。
また、段差膜１９は、はんだの流れを阻害する堤防の機能であるため、図２に示すように、段差膜１９の高さｈ１は、溝Ｂの高さｈ２より高いことが好ましい。例えば、段差膜１９の高さｈ１は、０．９μｍ以上１．１μｍ以下であることが好ましい。また、段差膜１９の幅ｗ１は、溝Ｂの幅ｗ２より広いことが好ましい。また、段差膜１９の幅ｗ１が広すぎると、段差膜１９に到達したはんだ１７が脇に回ることなく、段差膜１９の部分に留まりこの部分からはんだ１７が炭化珪素半導体装置の内部に入っていく。このため、例えば、段差膜１９の幅ｗ１は、１０μｍ以下であることが好ましい。また、段差膜１９は、長手方向（ｘ軸方向）が溝Ｂの奥行き方向（ｙ軸方向）と直交している。
ここで、段差膜１９は、ソース電極パッド１５上に複数配置され、配置位置は、はんだ１７の流れを分散させるのであれば、規則的であってもよいし、不規則的であってもよい。例えば、段差膜１９をはしご状、たすきがけ、四角形等に配置してもよい。ただし、はんだ１７の流れを効率よく分散させるためには、はんだ１７を放射状に流すことが好ましい。このため、段差膜１９は、上面から見た際、六角形の形状に配置されていることが好ましい。図４は、実施の形態１にかかる炭化珪素半導体装置の他の構造を示す上面図である。図４は、段差膜１９を六角形の形状に配置した一例である。また、六角形の中心Ｃの位置に段差膜１９を配置してもよい。
また、段差膜１９の形状は、図３、図４では矩形であるが、この形状に限られない。はんだ１７の流れを分散させるのであれば、他の形状、例えば、六角形でもかまわない。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図６～図１２は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図６に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域４ａを形成する。下部第１ｐ+型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ+型ベース領域５を形成してもよい。隣り合う下部第１ｐ+型ベース領域４ａと第２ｐ+型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。ここまでの状態が図７に示されている。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを設ける。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂを合わせて、ｎ型炭化珪素エピタキシャル層２となる。
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域４ｂを、下部第１ｐ+型ベース領域４ａに重なるように形成する。下部第１ｐ+型ベース領域４ａと上部第１ｐ+型ベース領域４ｂは連続した領域を形成し、第１ｐ+型ベース領域４となる。上部第１ｐ+型ベース領域４ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを設ける。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図８に示されている。
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型炭化珪素エピタキシャル層３を１．３μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。ここまでの状態が図９に示されている。
次に、ｐ型炭化珪素エピタキシャル層３および露出したｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ+型ソース領域７を形成する。ｎ+型ソース領域７の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を設ける。ｐ++型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図１０に示されている。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ型高濃度領域６、ｎ+型ソース領域７、ｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型炭化珪素エピタキシャル層２に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型炭化珪素エピタキシャル層２に形成された第１ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図１１に示されている。
次に、ｎ+型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理で熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を設ける。ゲート電極１０の一部はトレンチ１８外部に突出していてもよい。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。ここで、ゲート電極がストライプ状であるので、層間絶縁膜に設けられるコンタクトホールもやはりストライプ状となる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１２に示されている。
次に、コンタクトホール内および層間絶縁膜１１の上にソース電極１３となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１３を残す。
次に、ｎ+型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極１４を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７、ｐ++型コンタクト領域８およびｎ+型炭化珪素半導体基板１とオーミック接合するソース電極１３および裏面電極１４を形成する。
次に、ｎ+炭化珪素半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１３および層間絶縁膜１１を覆うようにアルミニウムを除去し、ソース電極パッド１５を形成する。
次に、ソース電極パッド１５上のめっき膜１６が形成される部分に、スパッタ法によって金属膜を堆積し、フォトリソグラフィにより、ソース電極パッド１５上に形成された溝を埋めるように、めっき膜１６およびはんだ１７が形成されるソース電極パッド１５上に段差膜１９を形成する。段差膜１９の上にめっき膜１６を形成するので、段差膜１９は金属膜である必要があり、具体的にはソース電極パッド１５と同じアルミニウム系金属が好ましい。
次に、裏面電極１４の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。次に、ソース電極１５の上部に、めっき膜１６を選択的に形成し、めっき膜１６にはんだ１７を介してピン状電極（不図示）を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、ソース電極パッド上の溝に段差膜が設けられている。この段差膜は、ソース電極パッドの上部の溝に沿ってはんだが流れることを防止する。これにより、溝の端部に到達するはんだが少なくなり、はんだが押し込まれる応力が少なくなるため、炭化珪素半導体装置の内部にはんだが入っていくことを防止できる。このため、炭化珪素半導体装置は、特性が劣化せず、信頼性が低下することがない。
（実施の形態２）
図１３は、実施の形態２にかかる炭化珪素半導体装置の図１５のＣ－Ｃ’部分の構造を示す断面図である。また、図１４は、実施の形態２にかかる炭化珪素半導体装置の図１５のＤ－Ｄ’部分の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なるのは、ソース電極パッド１５およびソース電極パッド１５上の溝Ｂを埋める段差膜１９とめっき膜１６との間に金属膜が、設けられていることである。また、溝Ｂを埋める段差膜１９は、はんだ１７およびめっき膜１６が設けられたソース電極パッド１５上に設けられている。
図１３は、ソース電極パッド１５上の溝Ｂを埋める段差膜１９が設けられていない金属膜２０を示し、図１４は、ソース電極パッド１５上の溝Ｂを埋める段差膜１９が設けられている金属膜２０を示す。図１５は、実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。
ソース電極パッド１５上の溝Ｂを埋める段差膜１９は、実施の形態１と同様に、ソース電極パッド１５の上部の溝Ｂに沿ってはんだ１７が流れることを阻害する。例えば、溝Ｂに沿って流れてきたはんだ１７は、図１５の矢印Ｓのように、溝Ｂを埋める段差膜１９にぶつかることで方向を変えて、流れが分散される。このため、実施の形態１と同様に、炭化珪素半導体装置の内部にはんだ１７が入っていくことを防止できる。
また、溝Ｂを埋める段差膜１９は、ソース電極パッド１５上の溝Ｂに１つまたは複数配置され、配置位置は、はんだ１７の流れを分散させるのであれば、規則的であってもよいし、不規則的であってもよい。例えば、溝Ｂを埋める段差膜１９をはしご状、たすきがけ、四角形等に配置してもよい。ただし、はんだ１７の流れを効率よく分散させるためには、はんだ１７を放射状に流すことが好ましい。このため、溝Ｂを埋める段差膜１９は、上面から見た際、六角形の形状に配置されていることが好ましい。図１６は、実施の形態２にかかる炭化珪素半導体装置の他の構造を示す上面図である。図１６は、溝Ｂを埋める段差膜１９が六角形の形状に配置されている一例である。また、六角形の中心Ｆの位置に溝Ｂを埋める段差膜１９を配置してもよい。
また、溝Ｂを埋める段差膜１９の形状は、図１５、図１６では矩形であるが、この形状に限られない。はんだ１７の流れを分散させるのであれば、他の形状、例えば、六角形でもかまわない。また本実施例では、ソース電極パッド１５およびソース電極パッド１５上の溝Ｂを埋める段差膜１９とめっき膜１６との間に金属膜２０が設けられている。このため、後工程のめっき膜１６を形成する際の下地の影響をなくす事ができる。
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ型炭化珪素エピタキシャル層２を形成する工程から、ソース電極パッド１５および裏面電極１４を形成する工程までを順に行う。
次に、ｎ+炭化珪素半導体基板１の第１主面上に、スパッタ法によって段差膜を堆積し、フォトリソグラフィにより層間絶縁膜１１を覆うように段差膜を除去し、金属膜２０を形成する。
次に、ソース電極パッド１５の表面に段差膜１９を形成する。この際、めっき膜１６が形成されたソース電極１３上では、溝Ｂが部分的に埋められるように、部分的に段差膜１９の高さが層間絶縁膜１１の高さとほぼ同程度になるようにする。この後、実施の形態１と同様に、ソース電極パッド１５を形成する。本実施例では、段差膜１９上に金属膜２０を形成するため、段差膜１９として金属膜だけでなく絶縁膜を用いることもできる。次に、ソース電極パッド１５および段差膜１９の表面に、金属膜２０を形成する。金属膜２０としては何でも良いが、ソース電極パッド１５と同じ材料であることが好ましい。
次に、裏面電極１４の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。次に、ソース電極１５の上部に、めっき膜１６を選択的に形成し、めっき膜１６にはんだ１７を介してピン状電極（不図示）を形成する。以上のようにして、図１３、図１４に示す炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態２にかかる炭化珪素半導体装置によれば、ソース電極パッド上の溝を埋める段差膜が設けられている。この溝を埋める段差膜により、実施の形態２は、実施の形態１と同様の効果を有する。また、実施の形態２では、段差膜とめっき膜との間に金属膜が設けられている。これによりめっき膜の下地をすべて同じ材料にできるため、めっき膜を均一に形成することができる。
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、ストライプ形状のゲート電極を有するプレーナ型ＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３ ｐ型炭化珪素エピタキシャル層
４ 第１ｐ+型ベース領域
４ａ 下部第１ｐ+型ベース領域
４ｂ 上部第１ｐ+型ベース領域
５ 第２ｐ+型ベース領域
６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７ ｎ+型ソース領域
８ ｐ++型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１３ ソース電極
１４ 裏面電極
１５ ソース電極パッド
１６ めっき膜
１７ はんだ
１８ トレンチ
１９ 段差膜
２０ 金属膜
１００ ゲートパッド領域
１１０ ソースパッド領域
１２０ めっき領域

Claims (11)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層の、前記半導体基板側に対して反対側にゲート絶縁膜を介して設けられたストライプ形状のゲート電極と、
    前記ゲート電極を覆う層間絶縁膜と、
    前記第２半導体層および前記第１半導体領域を露出するように前記層間絶縁膜に設けられたストライプ形状のコンタクトホールと、
    前記コンタクトホール内に露出した前記第２半導体層と前記第１半導体領域の表面に設けられた第１電極と、
    前記層間絶縁膜の少なくとも一部の上および前記コンタクトホール内の前記第１電極上に設けられた電極パッドと、
    前記電極パッドの上面の、前記コンタクトホール内の前記第１電極上の位置に設けられたストライプ形状の溝と、
    前記溝に交わり、前記溝を部分的に埋め込む段差膜と、
    前記段差膜の、前記半導体基板側に対して反対側の表面に設けられためっき膜と、
    前記めっき膜上のはんだと、
    前記半導体基板の裏面に設けられた第２電極と、
    を備えることを特徴とする炭化珪素半導体装置。
  2. 前記段差膜は、上面から見た際に六角形の形状に配置されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記段差膜は、高さが０．９μｍ以上１．１μｍ以下であり、幅が１０μｍ以下であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記第１電極および前記段差膜とめっき膜との間に、金属膜がさらに設けられることを特徴とする請求項１に記載の炭化珪素半導体装置。
  5. 前記段差膜は金属であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  6. 前記段差膜は前記めっき膜の下部にのみ設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  7. 前記第２半導体層を貫通して、前記第１半導体層に達するトレンチをさらに備え、
    前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられていることを特徴とする請求項１～６のいずれか一つに記載の炭化珪素半導体装置。
  8. 第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層を形成する第２工程と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
    前記第２半導体層の、前記半導体基板側に対して反対側にゲート絶縁膜を介してストライプ形状のゲート電極を形成する第４工程と、
    前記ゲート電極を覆う層間絶縁膜を形成する第５工程と、
    前記第２半導体層および前記第１半導体領域を露出するように前記層間絶縁膜にストライプ形状のコンタクトホールを形成する第６工程と、
    前記コンタクトホールに露出した前記第２半導体層と前記第１半導体領域の表面に第１電極を形成する第７工程と、
    前記層間絶縁膜の少なくとも一部の上および前記コンタクトホール内の前記第１電極上に電極パッドを形成する第８工程と、
    前記電極パッドの上面の、前記コンタクトホール内の前記第１電極上の位置にストライプ形状の溝を形成する第９工程と、
    前記溝に交わり、前記溝を部分的に埋め込む段差膜を形成する第１０工程と、
    前記段差膜の、前記半導体基板側に対して反対側の表面にめっき膜を形成する第１１工程と、
    前記めっき膜上にはんだを形成する第１２工程と、
    前記半導体基板の裏面に第２電極を形成する第１３工程と、
    を含むことを特徴とする炭化珪素半導体装置の製造方法。
  9. 前記第１０工程と第１１工程との間に、前記第１電極および前記段差膜を覆う金属膜を形成する工程をさらに含むことを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 前記段差膜の幅は、前記溝の幅よりも広いことを特徴とする請求項１に記載の炭化珪素半導体装置。
  11. 前記第１０工程では、前記段差膜の幅を、前記溝の幅よりも広く形成することを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6910944B2 (ja) * 2017-12-27 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置
JP7077171B2 (ja) * 2018-07-26 2022-05-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
CN110745772B (zh) * 2019-10-21 2023-10-20 重庆大学 一种mems应力隔离封装结构及其制造方法
JP7343427B2 (ja) * 2020-03-16 2023-09-12 株式会社東芝 半導体装置
CN117525157B (zh) * 2024-01-08 2024-03-22 通威微电子有限公司 一种双沟道沟槽器件及其制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251719A (ja) 2009-03-23 2010-11-04 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2012064899A (ja) 2010-09-17 2012-03-29 Toshiba Corp 半導体装置およびその製造方法
JP2012199386A (ja) 2011-03-22 2012-10-18 Toshiba Corp 半導体装置
JP2016115735A (ja) 2014-12-12 2016-06-23 三菱電機株式会社 半導体装置及びその製造方法
JP2016119393A (ja) 2014-12-22 2016-06-30 三菱電機株式会社 半導体装置およびその製造方法
JP2017143214A (ja) 2016-02-12 2017-08-17 三菱電機株式会社 半導体装置の製造方法
WO2017175426A1 (ja) 2016-04-06 2017-10-12 三菱電機株式会社 電力用半導体装置
WO2018167925A1 (ja) 2017-03-16 2018-09-20 三菱電機株式会社 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284584A (ja) * 2000-03-30 2001-10-12 Toshiba Corp 半導体装置及びその製造方法
TW586169B (en) * 2002-01-22 2004-05-01 Fairchild Semiconductor Semiconductor die package with semiconductor die having side electrical connection
US7193326B2 (en) * 2003-06-23 2007-03-20 Denso Corporation Mold type semiconductor device
JP4333483B2 (ja) 2004-05-31 2009-09-16 株式会社デンソー 半導体装置
JP4604633B2 (ja) 2004-09-29 2011-01-05 トヨタ自動車株式会社 半導体装置とその製造方法
JP2009011188A (ja) 2007-07-02 2009-01-22 Dai Ichi Kogyo Seiyaku Co Ltd 水産練製品用弾力補強剤及び水産練製品
JP4800286B2 (ja) * 2007-10-16 2011-10-26 Ｏｋｉセミコンダクタ株式会社 半導体装置とその製造方法
US8536707B2 (en) * 2011-11-29 2013-09-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor structure comprising moisture barrier and conductive redistribution layer
WO2015040712A1 (ja) 2013-09-19 2015-03-26 三菱電機株式会社 半導体装置
JP5729497B1 (ja) 2014-02-04 2015-06-03 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
WO2015137420A1 (ja) * 2014-03-11 2015-09-17 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP6404591B2 (ja) * 2014-04-23 2018-10-10 富士電機株式会社 半導体装置の製造方法、半導体装置の評価方法および半導体装置
CN106796956B (zh) * 2015-01-16 2020-11-27 富士电机株式会社 碳化硅半导体装置及碳化硅半导体装置的制造方法
JP6627359B2 (ja) * 2015-09-17 2020-01-08 富士電機株式会社 半導体装置および半導体装置の製造方法
CN106601710B (zh) * 2015-10-19 2021-01-29 富士电机株式会社 半导体装置以及半导体装置的制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251719A (ja) 2009-03-23 2010-11-04 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2012064899A (ja) 2010-09-17 2012-03-29 Toshiba Corp 半導体装置およびその製造方法
JP2012199386A (ja) 2011-03-22 2012-10-18 Toshiba Corp 半導体装置
JP2016115735A (ja) 2014-12-12 2016-06-23 三菱電機株式会社 半導体装置及びその製造方法
JP2016119393A (ja) 2014-12-22 2016-06-30 三菱電機株式会社 半導体装置およびその製造方法
JP2017143214A (ja) 2016-02-12 2017-08-17 三菱電機株式会社 半導体装置の製造方法
WO2017175426A1 (ja) 2016-04-06 2017-10-12 三菱電機株式会社 電力用半導体装置
WO2018167925A1 (ja) 2017-03-16 2018-09-20 三菱電機株式会社 半導体装置

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