WO2023090137A1 - 半導体素子および半導体装置 - Google Patents

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WO2023090137A1
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semiconductor device
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博文 田中
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ローム株式会社
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to semiconductor elements and semiconductor devices.
  • Patent Literature 1 discloses an example of a semiconductor device including a semiconductor element (MOSFET).
  • the temperature of the semiconductor element changes due to the external environment and self-heating during use. Since semiconductor elements are composed of various materials having different coefficients of thermal expansion, thermal stress is generated in each part due to temperature changes. Therefore, it is necessary to suppress the occurrence of defects due to thermal stress.
  • An object of the present disclosure is to provide an improved semiconductor device.
  • an object of the present disclosure is to provide a semiconductor element and a semiconductor device capable of improving reliability against temperature changes.
  • a semiconductor element provided by a first aspect of the present disclosure includes an element body having a main surface facing one side in a thickness direction, a wiring layer formed on the main surface and conducting to the element body, and the wiring a main surface electrode formed on the layer and electrically connected to the wiring layer.
  • the main-surface electrode has a corner portion at an outer edge thereof when viewed in the thickness direction.
  • the wiring layer has a first edge extending along the outer edge of the main surface electrode when viewed in the thickness direction, and a first edge connected to the first edge and extending to the corner portion when viewed in the thickness direction. It has opposite second edges.
  • the distance along the vertical direction of the second edge to the outer edge of the principal surface electrode is the distance from the first edge to the outer edge of the principal surface electrode. including a portion greater than the distance along the vertical direction of the first edge.
  • a semiconductor device provided by a second aspect of the present disclosure includes a semiconductor element provided by the first aspect, a die pad section on which the semiconductor element is mounted, at least part of the die pad section, and the semiconductor element.
  • a sealing resin for covering and a terminal part protruding from the sealing resin and conducting to the semiconductor element are provided.
  • FIG. 1 is a perspective view of a semiconductor device according to an embodiment
  • FIG. FIG. 2 is a plan view showing the semiconductor device according to the embodiment, showing the encapsulating resin in imaginary lines.
  • FIG. 3 is a bottom view of the semiconductor device according to the embodiment;
  • FIG. 4 is a front view of the semiconductor device according to the embodiment;
  • FIG. 5 is a side view of the semiconductor device according to the embodiment;
  • FIG. 6 is a cross-sectional view taken along line VI-VI of FIG.
  • FIG. 7 is a cross-sectional view along line VII-VII of FIG.
  • FIG. 8 is a plan view showing the semiconductor device according to the embodiment;
  • FIG. 9 is a partial enlarged view enlarging a part of FIG.
  • FIG. 10 is a plan view showing the element body of the semiconductor element according to the embodiment, and is a diagram showing main surface electrodes and wiring layers with imaginary lines.
  • FIG. 11 is a partially enlarged portion obtained by enlarging a part of FIG. 12 is a cross-sectional view along line XII-XII in FIG. 8, which is a schematic cross-sectional view of the semiconductor device.
  • FIG. 13 is an enlarged view of the main part, enlarging the vicinity of the switching circuit in the cross-sectional view of FIG. 12 .
  • FIG. 14 is a partially enlarged view enlarging a part of FIG. 13.
  • FIG. FIG. 15 is a partially enlarged plan view showing a semiconductor device according to a modification, and corresponds to the partially enlarged plan view of FIG.
  • a certain entity A is formed on a certain entity B
  • a certain entity A is formed on (of) a certain entity B
  • a certain thing A is formed in a certain thing B while another thing is interposed between a certain thing A and a certain thing B” including.
  • ⁇ a certain entity A is placed on a certain entity B'' and ⁇ a certain entity A is placed on (of) a certain entity B'' mean ⁇ a certain entity A being placed directly on a certain thing B", and "a thing A being placed on a certain thing B with another thing interposed between something A and something B" include.
  • ⁇ an object A is located on (of) an object B'' means ⁇ a certain object A is in contact with an object B, and an object A is located on an object B. Being located on (of)" and "something A is located on (something) B while another thing is interposed between something A and something B including "things”.
  • ⁇ a certain object A overlaps an object B when viewed in a certain direction'' means ⁇ a certain object A overlaps all of an object B'', and ⁇ a certain object A overlaps an object B.'' It includes "overlapping a part of a certain thing B".
  • ⁇ contains a certain material C (constituent material of a certain entity A)'' means ⁇ when (a constituent material of a certain entity A is composed of a certain material C)'' and ⁇ when a certain entity A (a constituent material of a certain entity A If the main component of is a certain material C, it includes ".
  • the semiconductor device B1 includes a semiconductor element A1, a first lead 51, a plurality of second leads 52, a plurality of first connection members 61, a plurality of second connection members 62, a plurality of third A connection member 63 and a sealing resin 7 are provided.
  • the semiconductor device B1 is, for example, an IPD (Intelligent Power Device). As will be understood from the configuration described in detail later, the semiconductor device B1 is a module of the semiconductor element A1, and the semiconductor element A1 includes a power device such as a MOSFET or an IGBT and a control circuit for controlling the power device. It consists of one chip.
  • the shape and size of semiconductor device B1 are not limited at all. As an example of the size of the semiconductor device B1, the size in the first direction x is 4 mm or more and 7 mm or less, the size in the second direction y is 4 mm or more and 8 mm or less, and the size in the thickness direction z is 0.7 mm. It is more than 2.0 mm or less.
  • the thickness direction of the semiconductor device B1 will be referred to as "thickness direction z".
  • one of the thickness directions z may be referred to as upward and the other as downward.
  • descriptions such as “upper”, “lower”, “upper”, “lower”, “upper surface” and “lower surface” indicate the relative positional relationship of each component etc. in the thickness direction z, and are not necessarily It is not a term that defines the relationship with the direction of gravity.
  • “planar view” refers to the time when viewed in the thickness direction z.
  • a direction orthogonal to the thickness direction z is called a “first direction x”.
  • the first direction x is the horizontal direction in the plan view (see FIG. 2) of the semiconductor device B1.
  • a direction orthogonal to the thickness direction z and the first direction x is called a "second direction y".
  • the second direction y is the vertical direction in the plan view (see FIG. 2) of the semiconductor device B1.
  • the semiconductor element A1 is an element that exhibits the electrical function of the semiconductor device B1. As shown in FIGS. 2, 6 and 7, the semiconductor element A1 is mounted on first leads 51. As shown in FIGS.
  • the semiconductor element A1 includes an element body 10, an interlayer insulating layer 13, a wiring layer 14, an insulating film 17, a main surface electrode 21, a back surface electrode 24, a plurality of pad portions 25, and a surface protective film 26.
  • FIG. 1 is an element that exhibits the electrical function of the semiconductor device B1. As shown in FIGS. 2, 6 and 7, the semiconductor element A1 is mounted on first leads 51. As shown in FIGS.
  • the semiconductor element A1 includes an element body 10, an interlayer insulating layer 13, a wiring layer 14, an insulating film 17, a main surface electrode 21, a back surface electrode 24, a plurality of pad portions 25, and a surface protective film 26.
  • the element body 10 constitutes, for example, a main component of an IPD.
  • the element body 10 includes a switching circuit 30 and a control circuit 40, as shown in FIGS.
  • the switching circuit 30 is a MOSFET, an IGBT, or the like.
  • the case where the switching circuit 30 is an n-channel MOSFET with a vertical structure will be described as an example. It may be a structure.
  • the switching circuit 30 may be an IGBT instead of a MOSFET, or may be another transistor.
  • the control circuit 40 controls the switching circuit 30 .
  • control circuit 40 includes a gate drive circuit, a protection circuit, an active clamp circuit, etc. as its functional elements.
  • the gate drive circuit generates a gate signal for controlling driving of the switching circuit 30 based on an externally input control signal.
  • the protection circuit detects the current flowing through the switching circuit 30 and the temperature of the switching circuit 30 to protect the switching circuit 30 against overcurrent and overheating.
  • An active clamp circuit absorbs the energy of an inductive load.
  • the functional elements of the control circuit 40 are not limited to the examples described above.
  • the element main body 10 may be composed only of the switching circuit 30 without including the control circuit 40 .
  • the occupancy of the switching circuit 30 and the control circuit 40 with respect to the element body 10 in plan view is not limited at all, but in the examples shown in FIGS. big.
  • the element body 10 has a rectangular shape in plan view.
  • the element body 10 as shown in FIG. 12, has a main surface 10a and a back surface 10b.
  • the main surface 10a faces one side in the thickness direction z.
  • the back surface 10b faces the side opposite to the main surface 10a.
  • device body 10 includes semiconductor substrate 11 and semiconductor layer 12 .
  • the semiconductor substrate 11 supports the semiconductor layer 12 .
  • the semiconductor substrate 11 is an n+ type semiconductor layer.
  • Semiconductor substrate 11 includes silicon (Si), silicon carbide (SiC), or the like.
  • the surface of the semiconductor substrate 11 facing away from the semiconductor layer 12 in the thickness direction z (for example, the bottom surface in FIG. 12) corresponds to the back surface 10b of the element body 10 .
  • the semiconductor layer 12 is laminated on the semiconductor substrate 11 . As shown in FIG. 12, switching circuit 30 and control circuit 40 are configured in semiconductor layer 12 .
  • the semiconductor layer 12 is electrically connected to the semiconductor substrate 11 .
  • a boundary surface between the semiconductor layer 12 and the interlayer insulating layer 13 and the wiring layer 14 is the main surface 10 a of the element body 10 .
  • Semiconductor layer 12 includes an epitaxial layer 121 .
  • the epitaxial layer 121 occupies most of the semiconductor layer 12 .
  • Epitaxial layer 121 is an n-type semiconductor.
  • the epitaxial layer 121 is laminated on the semiconductor substrate 11 .
  • the switching circuit 30 configured in the semiconductor layer 12 includes a plurality of trench gate structures 31, a gate insulating film 32, a plurality of body regions 33, a plurality of source regions 34, and a plurality of body contacts. It comprises region 35 and DTI structure 36 .
  • the plurality of body regions 33 , the plurality of source regions 34 , and the plurality of body contact regions 35 are made of a semiconductor different from the epitaxial layer 121 and are formed by replacing the surface layer portion of the epitaxial layer 121 .
  • the semiconductor layer 12 includes a plurality of trench gate structures 31 , a gate insulating film 32 , a plurality of body regions 33 , a plurality of source regions 34 , a plurality of body contact regions 35 and a DTI structure 36 .
  • the epitaxial layer 121 constitutes the drain region of the switching circuit 30 together with the semiconductor substrate 11 .
  • the plurality of trench gate structures 31 extend from the interface between the plurality of body regions 33 and the plurality of source regions 34 and the plurality of body contact regions 35 in the thickness direction z. extending towards.
  • a plurality of trench gate structures 31 are arranged at regular intervals in the first direction x and extend in the second direction y.
  • each of the plurality of trench gate structures 31 has a first trench 311, a gate electrode 312 and a buried electrode 313. As shown in FIG.
  • the first trenches 311 form trenches dug from the boundary surfaces between the plurality of body regions 33 in the thickness direction z and the plurality of source regions 34 and the plurality of body contact regions 35 toward the semiconductor substrate 11 .
  • the gate electrode 312 and the embedded electrode 313 are accommodated in the first trench 311 while being separated from each other in the thickness direction z.
  • the embedded electrode 313 is positioned closer to the semiconductor substrate 11 than the gate electrode 312 in the thickness direction z.
  • Gate electrode 312 and buried electrode 313 are, for example, polycrystalline polysilicon.
  • the gate electrode 312 and embedded electrode 313 extend in the second direction y.
  • a gate insulating film 32 is embedded in the plurality of first trenches 311 . Gate electrode 312 and embedded electrode 313 are covered with gate insulating film 32 .
  • Gate insulating film 32 is, for example, silicon oxide (SiO 2 ). The gate insulating film 32 electrically insulates the gate electrode 312 and the embedded electrode 313 from each other. Further, the gate insulating film 32 electrically insulates the gate electrode 312 and the embedded electrode 313 from the outside of the trench gate structure 31 .
  • a plurality of body regions 33 are laminated on the epitaxial layer 121 .
  • a plurality of body regions 33 are p-type semiconductors.
  • the multiple body regions 33 extend in the second direction y.
  • Each of the plurality of body regions 33 is sandwiched between two of the plurality of trench gate structures 31 adjacent to each other in the first direction x, except those located on both sides in the first direction x. ing.
  • One of the body regions 33 sandwiched between two trench gate structures 31 adjacent in the first direction x is in contact with the gate insulating film 32 embedded in each of the two trench gate structures 31 .
  • a plurality of source regions 34 and a plurality of body contact regions 35 are stacked on the plurality of body regions 33, as shown in FIGS.
  • Each of the plurality of source regions 34 is an n+ type semiconductor.
  • Each of the multiple body contact regions 35 is a p + -type semiconductor.
  • one of the plurality of source regions 34 is adjacent to one side of the trench gate structure 31 in the first direction x.
  • one of the plurality of body contact regions 35 is adjacent to the other side of the trench gate structure 31 in the first direction x. As shown in FIG.
  • the plurality of source regions 34 and the plurality of body contact regions 35 are They are adjacent to each other in the first direction x and alternately arranged in the second direction y. Therefore, the plurality of source regions 34 and the plurality of body contact regions 35 form a pine tree pattern in this region (see FIG. 11).
  • the plurality of source regions 34 and the plurality of body contact regions 35 are covered with the gate insulating film 32 .
  • the plurality of body contact regions 35 can be replaced with a plurality of body regions 33 made of p-type semiconductor.
  • the DTI structure 36 (DTI: Deep Trench Isolation) extends from the interface between the epitaxial layer 121 and the interlayer insulating layer 13 in the thickness direction z toward the semiconductor substrate 11, as shown in FIG.
  • the bottom of DTI structure 36 is located closer to semiconductor substrate 11 than the bottom of plurality of trench gate structures 31 .
  • the DTI structure 36 has a frame shape surrounding the plurality of trench gate structures 31 in plan view.
  • the switching circuit 30 is partitioned from the control circuit 40 by the DTI structure 36, as shown in FIG. In the illustrated example, the switching circuit 30 is partitioned into two regions by two DTI structures 36, but may be partitioned into three or more regions by three or more DTI structures 36, or one region.
  • a region may be partitioned by one DTI structure 36 .
  • DTI structure 36 In the semiconductor element A1, the case of using the DTI structure 36 as means for partitioning the switching circuit 30 has been described. may be used. As shown in FIG. 13, DTI structure 36 has second trench 361 and insulator 362 .
  • the second trench 361 forms a groove dug from the interface between the epitaxial layer 121 and the interlayer insulating layer 13 in the thickness direction z toward the semiconductor substrate 11 .
  • An insulator 362 is accommodated in the second trench 361 .
  • Insulator 362 is, for example, polycrystalline polysilicon or silicon oxide.
  • the second trench 361 is filled with the gate insulating film 32 .
  • the insulator 362 is covered with the gate insulating film 32 .
  • the interlayer insulating layer 13 is stacked on the semiconductor layer 12 and formed on the main surface 10a.
  • Interlayer insulating layer 13 contains at least one of silicon oxide and silicon nitride (Si 3 N 4 ).
  • Interlayer insulating layer 13 is formed, for example, by plasma CVD (Chemical Vapor Deposition).
  • the interlayer insulating layer 13 has a first film 131, a second film 132, a third film 133 and a fourth film 134, as shown in FIG.
  • the first film 131 is laminated on the gate insulating film 32 .
  • each of the plurality of trench gate structures 31 has a plurality of gate electrodes 312 formed by steps between the gate electrode 312 and the plurality of source regions 34 and the plurality of body contact regions 35 in the thickness direction z. depressions are formed.
  • the first film 131 enters each of the plurality of depressions.
  • the second film 132 is laminated on the first film 131 .
  • the third film 133 is laminated on the second film 132 .
  • the fourth film 134 is laminated on the third film 133 .
  • the fourth film 134 is provided with a plurality of openings 135 penetrating in the thickness direction z. A portion of the wiring layer 14 is exposed from each opening 135 .
  • the plurality of openings 135 communicate with the plurality of openings 171 described later in the insulating film 17, and the positions and sizes of the plurality of openings 135 are the same as the positions and sizes of the plurality of openings 171 described later in the insulating film 17. correspond to
  • Wiring layer 14 is stacked on the semiconductor layer 12 and formed on the main surface 10a.
  • Wiring layer 14 contains, for example, aluminum (Al).
  • Wiring layer 14 is made of, for example, an alloy (AlCu) of aluminum and copper (Cu).
  • the wiring layer 14 includes a first layer 141, a second layer 142, a plurality of first vias 143 and a plurality of second vias 144, as shown in FIG.
  • the first layer 141 and the second layer 142 are laminated with the interlayer insulating layer 13 interposed therebetween while being spaced apart in the thickness direction z.
  • the first layer 141 is formed on the first film 131 and covered with the second film 132 .
  • a second layer 142 is formed on the third film 133 .
  • the periphery of the second layer 142 in plan view is covered with the fourth film 134 .
  • the portions of the second layer 142 that are not covered with the fourth film 134 are exposed from both the openings 135 of the fourth film 134 and the openings 171 of the insulating film 17, which will be described later.
  • a portion is covered with the underlying layer 23 .
  • the plurality of first vias 143 are embedded in the first film 131 and pass through the first film 131 in the thickness direction z.
  • a plurality of first vias 143 are connected to the first layer 141 and the plurality of source regions 34 and the plurality of body contact regions 35 .
  • a plurality of second vias 144 are embedded in the second film 132 and the third film 133 and penetrate the second film 132 located on the third film 133 and the first layer 141 in the thickness direction z.
  • a plurality of second vias 144 are connected to the first layer 141 and the second layer 142 respectively.
  • the wiring layer 14 is composed of two layers, the first layer 141 and the second layer 142, but may be composed of one layer, or may be composed of three or more layers.
  • the thickness (dimension in the thickness direction z) of the first layer 141 and the second layer 142 is, for example, 0.1 ⁇ m or more and 4.0 ⁇ m or less.
  • the outer edge 15 of the wiring layer 14 in plan view has multiple first edges 151 and 152 and multiple second edges 153 and 154 .
  • the outer edge 15 (the plurality of first edges 151 and 152 and the plurality of second edges 153 and 154) is the periphery of the first layer 141 and the second layer 142 of the wiring layer 14 in plan view.
  • Each of the plurality of first edges 151 and 152 extends along the outer edge 22 of the principal surface electrode 21 in plan view, which will be described later.
  • a pair of first edges 151 extend along the first direction x and are spaced apart in the second direction y.
  • a pair of first edges 152 extend along the second direction y and are spaced apart in the first direction x.
  • the plurality of second edges 153 and 154 are connected to one of the plurality of first edges 151 and 152, respectively.
  • Each of the plurality of second edges 153 extends along the first direction x
  • each of the plurality of second edges 154 extends along the second direction y.
  • the second edge 153 and the second edge 154 are orthogonal to each other.
  • the second edge 153 is orthogonal to the first edge 151 and the second edge 154 is orthogonal to the first edge 152 .
  • each second edge 153 may be angled with respect to each first edge 151 and each second edge 154 may be angled with respect to each first edge 152 .
  • the wiring layer 14 has a plurality of cutouts 161, a plurality of slits 162 and an edge portion 163.
  • the plurality of cutouts 161 are arranged at the four corners of the rectangular wiring layer 14 partitioned by the plurality of first edges 151 and 152 .
  • Each notch 161 is L-shaped in plan view and has the pair of second edges 153 and 154 .
  • a pair of second edges 153 and 154 are formed by notches 161 .
  • the edge portion 163 is a portion of the wiring layer 14 in plan view that is located between a portion of the main surface electrode 21 (a plurality of through portions 212 described later) and each of the first edges 151 and 152 .
  • the edge 163 is arranged along the outer edge 15 .
  • a plurality of slits 162 are portions where the wiring layer 14 (at least the second layer 142) is not formed. Each of the plurality of slits 162 is appropriately arranged on the edge portion 163 . In the example shown in FIG. 9, the plurality of slits 162 are arranged along each first edge 151, along each first edge 152, and along the second edge 153. including those ordered by Also, in the example shown in FIG. 9 , a plurality of slits 162 are arranged in two rows along each of the first edges 151 and 152 and each of the second edges 153 . The number of rows of the plurality of slits 162 is appropriately changed according to the distance d163 (see FIG.
  • each slit 162 is arranged in a matrix in the example shown in FIG. 9, they may be arranged in a houndstooth pattern.
  • planar view shape of each slit 162 is not limited at all, it is strip-shaped in the illustrated example.
  • the planar shape of each slit 162 may be circular, polygonal, elliptical, or the like, instead of strip-like.
  • each strip-shaped slit 162 in a plan view has a longitudinal dimension of 0.5 ⁇ m or more and 10 ⁇ m or less (for example, 4.8 ⁇ m), and a lateral dimension of each slit 162. is 0.5 ⁇ m or more and 10 ⁇ m or less (for example, 1.2 ⁇ m).
  • Each interval d11 (see FIG. 9) of the plurality of slits 162 is, for example, 0.5 ⁇ m or more and 3.0 ⁇ m or less.
  • the interval d12 (see FIG. 9) between the rows of slits 162 is, for example, 0.5 ⁇ m or more and 3.0 ⁇ m or less.
  • the distance d162 (see FIG. 9) between each of the plurality of slits 162 arranged along the pair of first edges 151 and 152 and each of the pair of first edges 151 and 152 is For example, it is 0.1 ⁇ m or more and 2.0 ⁇ m or less.
  • the insulating film 17 is laminated on the interlayer insulating layer 13 .
  • Insulating film 17 has electrical insulation and is, for example, a passivation film.
  • Insulating film 17 contains, for example, silicon nitride.
  • the insulating film 17 may be composed of a silicon oxide film laminated on the interlayer insulating layer 13 and a silicon nitride film laminated on the silicon oxide film.
  • the insulating film 17 is provided with a plurality of openings 171 penetrating in the thickness direction z. The plurality of openings 171 are arranged apart from each other in plan view.
  • Each opening 171 communicates with each of the plurality of openings 135 , and a portion of wiring layer 14 is exposed from each opening 171 and each opening 135 .
  • the plurality of openings 171 near the four corners of the wiring layer 14 are arranged in an L shape as shown in FIG.
  • the principal-surface electrode 21 is formed on the wiring layer 14 .
  • Principal surface electrode 21 is made of a metal material, and includes, for example, copper.
  • the principal surface electrode 21 includes a first portion 21A and a second portion 21B.
  • the first portion 21A and the second portion 21B are separated from each other.
  • the first portion 21A overlaps the switching circuit 30 in plan view and is electrically connected to the switching circuit 30 via the base layer 23 and the wiring layer 14 .
  • the second portion 21B overlaps the control circuit 40 in plan view, and is electrically connected to the control circuit 40 via the underlying layer 23 and the wiring layer 14 .
  • the main surface electrode 21 (each of the first portion 21A and the second portion 21B) includes a main portion 211 and a plurality of penetrating portions 212, as shown in FIGS.
  • the main part 211 is formed on the insulating film 17 .
  • the thickness (dimension in thickness direction z) of main portion 211 is not limited at all, but is, for example, 100% or more and 2000% or less of each thickness of first layer 141 and second layer 142 .
  • the thickness (dimension in the thickness direction z) of the main portion 211 is, for example, 4.0 ⁇ m or more and 20.0 ⁇ m or more. 0 ⁇ m or less.
  • Each of the plurality of penetrating portions 212 is connected to the main portion 211 .
  • the plurality of penetrating portions 212 are formed integrally with the main portion 211 .
  • Each of the plurality of through portions 212 is filled in each of the plurality of openings 171 .
  • the plurality of penetrating portions 212 are embedded in the insulating film 17 and penetrate the insulating film 17 in the thickness direction z.
  • Each penetrating portion 212 is connected to the wiring layer 14 exposed at each opening 171 via the underlying layer 23 .
  • Each through portion 212 electrically connects the main portion 211 and the wiring layer 14 .
  • the outer edge 22 of the principal surface electrode 21 (the first portion 21A in the illustrated example) in plan view is, for example, octagonal.
  • the planar view shape of the outer edge 22 is not limited to an octagon.
  • the outer edge 22 surrounds the outer edge 15 of the wiring layer 14 in plan view.
  • the outer edge 22 corresponds to the peripheral edge of the main portion 211 in plan view.
  • the outer edge 22 has a plurality of lateral edges 221, 222 and a plurality of corners 223. As shown in FIGS.
  • a plurality of side ends 221 and 222 are connected to each other via respective corner portions 223 .
  • a pair of lateral ends 221 extend along the first direction x and are spaced apart in the second direction y.
  • a pair of lateral ends 222 extend along the second direction y and are spaced apart in the first direction x.
  • the plurality of corner portions 223 are arranged at four corners when the main surface electrode 21 partitioned by the plurality of side edges 221 and 222 is viewed as a rectangle in plan view. Each of the plurality of corner portions 223 is connected to either one of the pair of lateral ends 221 and one of the pair of lateral ends 222 . Each corner portion 223 is linear in plan view and is inclined with respect to two side ends 221 and 222 connected to the corner portion 223 .
  • the outer edge 15 of the wiring layer 14 and the outer edge 22 of the main surface electrode 21 are configured to have the following relationship.
  • first edge 151 and the side edge 221 are substantially parallel.
  • first edge 152 and lateral edge 222 are parallel (or substantially parallel).
  • a distance d152 along the vertical direction (first direction x in FIG. 9) of the first edge 152 from the first edge 152 to the outer edge 22 (side edge 222) see FIG.
  • the distance between the first edge 152 and the side edge 222 is 5.0 ⁇ m or more and 20 ⁇ m or less.
  • the distance d151 and the distance d152 are the same (or substantially the same), but they may be different.
  • the second edge 153 has a distance d153 along the vertical direction (the first direction x in the example shown in FIG. 9) of the second edge 153 from the second edge 153 to the outer edge 22 (corner portion 223). (see FIG. 9) includes a portion larger than the distance d151. In the example shown in FIG. 9, the distance d153 is greater than the distance d151 at any position on the second edge 153 .
  • the second edge 154 has a distance d154 ( 9) includes a portion larger than the distance d152. In the example shown in FIG. 9, the distance d154 is greater than the distance d152 at any position on the second edge 154. In the example shown in FIG. Hereinafter, these relationships may be referred to as "second relationships".
  • the base layer 23 is arranged below the principal surface electrode 21 and is in contact with the principal surface electrode 21, as shown in FIGS.
  • Base layer 23 contains, for example, titanium (Ti).
  • the back surface electrode 24 is provided on the back surface 10b of the element body 10, as shown in FIGS.
  • the back surface electrode 24 is provided over the entire back surface 10b.
  • the back electrode 24 is electrically connected to the semiconductor layer 12 (epitaxial layer 121 ) through the semiconductor substrate 11 .
  • the material and configuration of the back electrode 24 are not limited at all, but include, for example, a layer containing silver (Ag) in contact with the semiconductor substrate 11 and a layer containing gold (Au) stacked on the Ag layer.
  • the backside electrode 24 is joined to the first lead 51 via the conductive joining material 29 .
  • the material of the conductive bonding material 29 is not limited at all, but may be, for example, solder, silver paste, sintered silver, or the like.
  • the plurality of pad portions 25 are formed on the main portion 211 of the main surface electrode 21 respectively.
  • the plurality of pad portions 25 include those formed on the first portion 21A and those formed on the second portion 21B.
  • Each pad portion 25 is formed to improve bonding of each first connection member 61 and each second connection member 62 to the principal surface electrode 21 .
  • the semiconductor element A1 may not include any of the plurality of pad portions 25, and each of the first connection members 61 and the second connection members 62 may be directly bonded to the principal surface electrode 21.
  • FIG. Although the configuration and material of each pad portion 25 are not limited at all, for example, a nickel (Ni) layer, a palladium (Pd) layer, and an Au layer are laminated in order from the side in contact with the main surface electrode 21 .
  • the surface protective film 26 covers the surface of the insulating film 17, as shown in FIGS.
  • the surface protection film 26 covers the side surface of the main portion 211 of the main surface electrode 21 .
  • the surface protection film 26 has electrical insulation.
  • the surface protection film 26 contains polyimide, for example.
  • the first lead 51 and the plurality of second leads 52 are each made of a metal selected from Cu, Ni, iron (Fe), etc., and alloys thereof.
  • Each of the first lead 51 and the plurality of second leads 52 may have a plated layer formed of a metal selected from Ag, Ni, Pd, Au, etc., at appropriate locations.
  • Each thickness of the first lead 51 and the plurality of second leads 52 is not particularly limited, and is, for example, 0.12 mm or more and 0.2 mm or less.
  • the first lead 51 supports the semiconductor element A1.
  • the first lead 51 is electrically connected to the back surface electrode 24 of the semiconductor element A1 through the conductive bonding material 29. As shown in FIG. As shown in FIGS. 2, 6 and 7, the first lead 51 has a die pad portion 511 and two extension portions 512 .
  • the die pad portion 511 is a portion that supports the semiconductor element A1.
  • the shape of the die pad portion 511 is not limited at all, and in the example shown in FIG. 2, it is rectangular in plan view.
  • the die pad section 511 has a die pad main surface 511a and a die pad rear surface 511b.
  • the die pad main surface 511a is a surface facing one side in the thickness direction z.
  • the die pad back surface 511b is a surface facing away from the die pad back surface 511b in the thickness direction z.
  • the die pad main surface 511a and the die pad back surface 511b are planar.
  • a semiconductor element A1 is bonded to the die pad main surface 511a.
  • the die pad rear surface 511b is exposed from the sealing resin 7 (resin rear surface 72 described later).
  • the two extending portions 512 extend from the die pad portion 511 to both sides in the first direction x, as shown in FIGS.
  • the extending portion 512 is a portion extending from the die pad portion 511 along the first direction x, and a portion extending obliquely to the side facing the die pad main surface 511a in the thickness direction z with respect to the portion. , and a portion extending from the portion along the first direction x, and has a bent shape as a whole.
  • Each of the plurality of second leads 52 is separated from the first lead 51 as shown in FIG.
  • Each of the plurality of second leads 52 includes one conducting to the switching circuit 30 and one conducting to the control circuit 40 .
  • the plurality of second leads 52 are arranged around the first lead 51, and in the illustrated example, one arranged on one side of the first lead 51 in the second direction y and one arranged on one side in the second direction y. and located on the other side of the The plurality of second leads 52 are separated from each other in the first direction x on one side in the second direction y and on the other side in the second direction y.
  • each of the plurality of second leads 52 has a pad section 521 and a terminal section 522 .
  • any one of the plurality of first connection members 61 , the plurality of second connection members 62 and the plurality of third connection members 63 is connected to the pad portion 521 .
  • the pad portion 521 is located on the side of the die pad main surface 511a facing the die pad portion 511 in the thickness direction z.
  • the terminal portion 522 extends outward in the second direction y from the pad portion 521 .
  • the terminal portion 522 has a strip shape in a plan view. As shown in FIG. 7, the terminal portion 522 is bent in a gull-wing shape when viewed along the first direction x. As shown in FIG. 7, the terminal portion 522 has a tip portion (an end portion farther from the die pad portion 511 in the second direction y) at the same (or substantially the same) position as the die pad portion 511 in the thickness direction z.
  • Each terminal portion 522 of the plurality of second leads 52 is used as an external terminal of the semiconductor device B1.
  • the external terminals include an input terminal for control signals, a ground terminal, an output terminal connected to a load, a power supply terminal, a non-connect terminal, a self-diagnostic output terminal, and the like.
  • the plurality of first connection members 61, the plurality of second connection members 62, and the plurality of third connection members 63 each provide electrical continuity between parts separated from each other.
  • Each of the plurality of first connection members 61, the plurality of second connection members 62 and the plurality of third connection members 63 is, for example, a bonding wire.
  • Each of the plurality of first connection members 61, the plurality of second connection members 62, and the plurality of third connection members 63 may be plate-like metal members instead of bonding wires.
  • the plurality of first connection members 61, the plurality of second connection members 62, and the plurality of third connection members 63 each contain a metal selected from, for example, Au, Cu, Al, and the like.
  • Each of the plurality of first connecting members 61 is joined to one of the plurality of pad portions 25 formed on the first portion 21A of the semiconductor element A1 and one of the pad portions 521 of the plurality of second leads 52.
  • Each of the plurality of first connection members 61 electrically connects the main surface electrode 21 (first portion 21A) and each second lead 52 .
  • Each of the plurality of second connecting members 62 is joined to one of the plurality of pad portions 25 formed on the second portion 21B of the semiconductor element A1 and one of the pad portions 521 of the plurality of second leads 52.
  • Each of the plurality of second connection members 62 electrically connects the main surface electrode 21 (second portion 21B) and each second lead 52 .
  • Each of the plurality of third connection members 63 is joined to either the die pad portion 511 or the pad portion 521 of the plurality of second leads 52 .
  • Each of the plurality of third connection members 63 electrically connects the back surface electrode 24 and each second lead 52 .
  • the encapsulating resin 7 contains parts of the first leads 51 and the plurality of second leads 52, the semiconductor element A1, the plurality of first connection members 61, the plurality of second connection members 62, and the plurality of third connection members 63. and cover.
  • Sealing resin 7 is made of insulating resin, and includes, for example, epoxy resin mixed with filler.
  • the sealing resin 7 has a resin main surface 71 , a resin back surface 72 , two resin side surfaces 73 and two resin side surfaces 74 .
  • the resin main surface 71 faces the same side as the die pad main surface 511a in the thickness direction z.
  • Resin main surface 71 is, for example, a plane.
  • the resin back surface 72 faces the side opposite to the resin main surface 71 (the same side as the die pad back surface 511b) in the thickness direction z.
  • Resin back surface 72 is, for example, a flat surface.
  • the die pad back surface 511 b is exposed from the resin back surface 72 .
  • the two resin side surfaces 73 are located between the resin main surface 71 and the resin back surface 72 in the thickness direction z, and are spaced apart in the first direction x as shown in FIGS. Each extending portion 512 is exposed from each of the two resin side surfaces 73 .
  • the two resin side surfaces 74 are located between the resin main surface 71 and the resin back surface 72 in the thickness direction z, and are spaced apart in the second direction y as shown in FIGS. A plurality of second leads 52 protrude from either of the two resin side surfaces 74 respectively.
  • the semiconductor element A1 includes a wiring layer 14 formed on the main surface 10a of the element body 10 and a main surface electrode 21 formed on the wiring layer 14.
  • stress thermal stress
  • the semiconductor element A1 in a configuration in which a portion of the outer edge 15 of the wiring layer 14 in plan view that is connected to the pair of first edges 151 and 152 is a virtual edge 150 shown in FIG. Due to the thermal stress applied to the layer 14, the four corners of the wiring layer 14 may be deformed so as to be crushed.
  • the virtual edge 150 has a distance along the vertical direction of the virtual edge 150 from the virtual edge 150 to the outer edge 22 (corner portion 223) that is the same as (or substantially the same as) the distances d151 and d152 shown in FIG. ).
  • Such deformation of the wiring layer 14 is a cause of disconnection in the wiring layer 14, and when the temperature of the semiconductor element A1 drops and returns to the normal temperature, there is a gap between the wiring layer 14 and the insulating film 17. This was the cause of the formation of voids. That is, the deformation of the wiring layer 14 reduces the reliability of the semiconductor element. Therefore, in the semiconductor element A1, the outer edge 15 of the wiring layer 14 includes a pair of second edges 153, 154 connected to the pair of first edges 151, 152.
  • the pair of second edges 153 and 154 have distances d153 and d154 along the vertical direction to the outer edge 22 (corner portion 223) of the main surface electrode 21 in plan view. , from each of the pair of first edges 151 and 152 to the outer edge 22 of the main surface electrode 21, which are larger than the distances d151 and d152 of the first edges 151 and 152 along the vertical direction.
  • the semiconductor element A1 is configured such that the wiring layer 14 and the principal surface electrode 21 satisfy the second relationship described above.
  • the semiconductor element A1 in comparison with the configuration in which the portion connected to the pair of first edges 151 and 152 is the imaginary edge 150 in FIG. The area of the uniformly arranged portion becomes smaller.
  • the thermal expansion of the main-surface electrode 21 suppresses the thermal stress applied to the wiring layer 14 , thereby suppressing the disconnection of the wiring layer 14 and the formation of a gap between the wiring layer 14 and the insulating film 17 . That is, the semiconductor element A1 can improve reliability against temperature changes.
  • the main surface electrode 21 contains copper, and the wiring layer 14 contains aluminum.
  • thermal stress is likely to be applied to the wiring layer 14 due to the thermal expansion of the main surface electrode 21 due to the difference in thermal expansion coefficient between the main surface electrode 21 and the wiring layer 14 . Therefore, forming the wiring layer 14 and the main surface electrode 21 so as to satisfy the second relationship as in the semiconductor element A1 is preferable in terms of improving the reliability of the semiconductor element A1 against temperature changes.
  • the thickness (dimension in the thickness direction z) of the main portion 211 of the main surface electrode 21 is equal to the thickness (dimension in the thickness direction z) of each of the first layer 141 and the second layer 142 of the wiring layer 14 ) is 100% or more and 2000% or less.
  • the wiring layer 14 includes a notch 161 having a pair of second edges 153,154.
  • the notch 161 is L-shaped in plan view.
  • a plurality of openings 171 are arranged in an L-shape at the four corners of the wiring layer 14. As shown in FIG. According to this configuration, notches 161 are formed along the arrangement of the plurality of openings 171 . That is, the pair of second edges 153 and 154 are formed along the L-shaped arrangement of the plurality of openings 171 .
  • the area of the wiring layer 14 near the four corners of the main surface electrode 21 in plan view can be reduced, so that the thermal stress applied to the wiring layer 14 due to the thermal expansion of the main surface electrode 21 can be suppressed. That is, in contrast to the structure in which a plurality of openings 171 are arranged in an L shape near the four corners of the main surface electrode 21, forming the cutouts 161 in an L shape in a plan view does not change the temperature of the semiconductor element A1. It is preferable in terms of improving the reliability for
  • the wiring layer 14 has one or more slits 162 formed in the edge portion 163 thereof.
  • An edge portion 163 may be formed in the wiring layer 14 due to a processing limit in manufacturing the semiconductor element A1.
  • the wiring layer 14 is uniformly arranged on the edge portion 163, and thermal stress due to the thermal expansion of the main surface electrode 21 is applied to the edge portion 163, and the wiring layer 14 is deformed even at the four corners in plan view. There was a fear that On the other hand, in the semiconductor element A1, by providing one or more slits 162, the wiring layer 14 is restrained by each slit 162 (the insulating film 17 filled in the slit 162), and deformation of the wiring layer 14 is prevented. can be suppressed. In other words, the semiconductor element A1 can suppress the deformation of the wiring layer 14 not only at the four corners of the wiring layer 14 but also over the entire periphery of the wiring layer 14, so that the reliability against temperature change can be further improved.
  • the semiconductor device B1 includes a semiconductor element A1.
  • the temperature of the semiconductor device B1 changes frequently depending on the environment in which it is used. For example, when mounted on the circuit board of an automobile, it may run under all climatic conditions, from cold regions to hot and humid regions. Always subject to change. As described above, the reliability of the semiconductor device B1 against temperature change is improved because the semiconductor element A1 can improve the reliability against temperature change. Therefore, the semiconductor device B1 can be used in an environment where temperature changes occur frequently, and thus has a wide range of uses.
  • notches 161 formed at the four corners of the wiring layer 14 in plan view are L-shaped. It is not limited at all.
  • the semiconductor element and semiconductor device according to the present disclosure are not limited to the above-described embodiments.
  • the specific configuration of each part of the semiconductor element and semiconductor device of the present disclosure can be changed in various ways.
  • the present disclosure includes the embodiments set forth in the Appendix below. Appendix 1.
  • an element body having a main surface facing one of the thickness directions; a wiring layer formed on the main surface and conducting to the element body; a main surface electrode formed on the wiring layer and electrically connected to the wiring layer; with the main-surface electrode has a corner portion at an outer edge thereof viewed in the thickness direction;
  • the wiring layer has a first edge extending along the outer edge of the main surface electrode when viewed in the thickness direction, and a first edge connected to the first edge and extending to the corner portion when viewed in the thickness direction. having opposing second edges; In the second edge, when viewed in the thickness direction, the distance along the vertical direction of the second edge to the outer edge of the principal surface electrode is the distance from the first edge to the outer edge of the principal surface electrode.
  • a semiconductor device comprising a portion greater than a vertical distance of said first edge.
  • Appendix 2. an outer edge of the main-surface electrode has a side edge connected to the corner portion and parallel to the first edge;
  • the semiconductor device according to appendix 1 wherein the corner portion is linear when viewed in the thickness direction, and is inclined with respect to the side end when viewed in the thickness direction.
  • Appendix 3. The semiconductor device according to appendix 2, wherein the main surface electrode is octagonal when viewed in the thickness direction.
  • Appendix 4. The semiconductor device according to appendix 2 or appendix 3, wherein the main surface electrode includes a main portion that has the corner portion and the side end and overlaps the wiring layer when viewed in the thickness direction. Appendix 5. 5.
  • the semiconductor device according to appendix 4 further comprising an insulating film interposed between the main portion and the wiring layer in the thickness direction.
  • Appendix 6. The semiconductor device according to appendix 5, wherein the main-surface electrode includes a plurality of penetrating portions that penetrate the insulating film and electrically connect the main portion and the wiring layer.
  • Appendix 7. the wiring layer includes an edge portion positioned between the plurality of through portions and the first edge when viewed in the thickness direction; 7.
  • Appendix 8. A plurality of slits are formed in the edge portion, 8.
  • the semiconductor device according to any one of Appendixes 1 to 8, wherein the wiring layer includes an L-shaped notch having the second edge.
  • Appendix 11. further comprising an interlayer insulating layer disposed between the first layer and the second layer; 11.
  • the semiconductor device according to appendix 10 wherein the plurality of vias penetrate the interlayer insulating layer in the thickness direction.
  • the wiring layer contains aluminum, 12.
  • the semiconductor device according to any one of appendices 1 to 11, wherein the main surface electrode contains copper.
  • Appendix 13. The semiconductor device according to any one of Appendixes 1 to 12, wherein the device body includes a switching circuit and a control circuit.
  • Appendix 14. the main surface electrode includes a first portion and a second portion that are separately arranged; The first part overlaps the switching circuit when viewed in the thickness direction, 14.
  • the element body has a back surface facing away from the main surface, 15.
  • the semiconductor device according to appendix 13 or appendix 14, further comprising a back surface electrode provided on the back surface and conducting to the switching circuit.
  • the semiconductor device according to any one of Appendixes 1 to 15, wherein the device body contains silicon.
  • Appendix 17. a semiconductor device according to any one of Appendices 1 to 16; a die pad portion on which the semiconductor element is mounted; a sealing resin covering at least part of the die pad portion and the semiconductor element; and a terminal portion projecting from the sealing resin and conducting to the semiconductor element.

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Abstract

半導体素子は、厚さ方向の一方を向く主面を有する素子本体と、前記主面上に形成され、前記素子本体に導通する配線層と、前記配線層上に形成され、前記配線層に導通する主面電極と、を備える。前記主面電極は、厚さ方向に見た外縁がコーナー部を有する。前記配線層は、厚さ方向に見て、前記主面電極の前記外縁に沿って延びる第１端縁、および、前記第１端縁に繋がり、且つ厚さ方向に見て前記コーナー部に対向する第２端縁を有する。前記第２端縁は、厚さ方向に見て、前記主面電極の前記外縁までの距離が、前記第１端縁から前記主面電極の前記外縁までの距離よりも大きい部分を含む。

Description

半導体素子および半導体装置
　本開示は、半導体素子および半導体装置に関する。
　従来、様々な産業機器および自動車などにおける電流制御に、スイッチング機能を有する半導体素子が用いられている。このような半導体素子には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング回路が形成されている。たとえば、特許文献１には、半導体素子（ＭＯＳＦＥＴ）を備える半導体装置の一例が開示されている。
特開２０２０－５３２３号公報
　半導体素子は、その使用時において、外部環境および自己発熱によって、温度が変化する。半導体素子は、熱膨張係数が異なる様々な材料によって構成されているので、温度変化によって各部位に熱応力が発生する。そのため、熱応力による不具合の発生を抑制する必要がある。
　本開示は、従来より改良が施された半導体装置を提供することを一の課題とする。特に、本開示は、上記事情に鑑み、温度変化に対する信頼性を向上させることができる半導体素子および半導体装置を提供することを一の課題とする。
　本開示の第１の側面によって提供される半導体素子は、厚さ方向の一方を向く主面を有する素子本体と、前記主面上に形成され、前記素子本体に導通する配線層と、前記配線層上に形成され、前記配線層に導通する主面電極と、を備える。前記主面電極は、前記厚さ方向に見た外縁がコーナー部を有する。前記配線層は、前記厚さ方向に見て、前記主面電極の外縁に沿って延びる第１端縁、および、前記第１端縁に繋がり、且つ前記厚さ方向に見て前記コーナー部に対向する第２端縁を有している。前記第２端縁は、前記厚さ方向に見て、前記主面電極の外縁までの前記第２端縁の垂直方向に沿う距離が、前記第１端縁から前記主面電極の外縁までの前記第１端縁の垂直方向に沿う距離よりも大きい部分を含む。
　本開示の第２の側面によって提供される半導体装置は、第１の側面によって提供される半導体素子と、前記半導体素子が搭載されたダイパッド部と、前記ダイパッド部の少なくとも一部および前記半導体素子を覆う封止樹脂と、前記封止樹脂から突き出し、前記半導体素子に導通する端子部と、を備える。
　上記構成によれば、たとえば、温度変化に対する信頼性を向上させることが可能な半導体装置を提供しうる。
図１は、実施形態にかかる半導体装置を示す斜視図である。 図２は、実施形態にかかる半導体装置を示す平面図であって、封止樹脂を想像線で示している。 図３は、実施形態にかかる半導体装置を示す底面図である。 図４は、実施形態にかかる半導体装置を示す正面図である。 図５は、実施形態にかかる半導体装置を示す側面図である。 図６は、図２のＶＩ－ＶＩ線に沿う断面図である。 図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、実施形態にかかる半導体素子を示す平面図である。 図９は、図８の一部を拡大した部分拡大図であって、主面電極（の第１部）を想像線で示し、且つ絶縁膜を省略した図である。 図１０は、実施形態にかかる半導体素子の素子本体を示す平面図であって、主面電極および配線層を想像線で示した図である。 図１１は、図１０の一部を拡大した部分拡大部である。 図１２は、図８のＸＩＩ－ＸＩＩ線に沿う断面図であって、半導体素子の断面模式図である。 図１３は、図１２の断面図において、スイッチング回路の近辺を拡大した要部拡大図である。 図１４は、図１３の一部を拡大した部分拡大図である。 図１５は、変形例にかかる半導体素子を示す部分拡大平面図であって、図９の部分拡大平面図に対応する。
　本開示の半導体素子および半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。以下では、同一あるいは類似の構成要素に、同じ符号を付して、重複する説明を省略する。本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
　本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ（の）上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ（の）上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ（の）上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ（の）上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ（の）上に位置していること」を含む。また、「ある方向に見てある物Ａがある物Ｂに重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。また、「ある物Ａ（の構成材料）がある材料Ｃを含む」とは、「ある物Ａ（の構成材料）がある材料Ｃからなる場合」、および、「ある物Ａ（の構成材料）の主成分がある材料Ｃである場合」を含む。
　図１～図１４は、一実施形態にかかる半導体素子Ａ１と、当該半導体素子Ａ１を備える半導体装置Ｂ１を示している。同図に示すように、半導体装置Ｂ１は、半導体素子Ａ１の他、第１リード５１、複数の第２リード５２、複数の第１接続部材６１、複数の第２接続部材６２、複数の第３接続部材６３および封止樹脂７を備える。
　半導体装置Ｂ１は、たとえばＩＰＤ（Intelligent Power Device）である。後に詳述される構成から理解されるように、半導体装置Ｂ１は、半導体素子Ａ１をモジュール化したものであり、半導体素子Ａ１は、ＭＯＳＥＦＴまたはＩＧＢＴなどのパワーデバイスとこれを制御する制御回路とを１チップで構成したものである。半導体装置Ｂ１の形状および大きさは、何ら限定されない。半導体装置Ｂ１の大きさの一例を挙げると、第１方向ｘの大きさが４ｍｍ以上７ｍｍ以下、第２方向ｙの大きさが４ｍｍ以上８ｍｍ以下、厚さ方向ｚの大きさが、０．７ｍｍ以上２．０ｍｍ以下である。
　説明の便宜上、半導体装置Ｂ１の厚さ方向を「厚さ方向ｚ」という。以下の説明では、厚さ方向ｚの一方を上方といい、他方を下方ということがある。なお、「上」、「下」、「上方」、「下方」、「上面」および「下面」などの記載は、厚さ方向ｚにおける各部品等の相対的位置関係を示すものであり、必ずしも重力方向との関係を規定する用語ではない。また、「平面視」とは、厚さ方向ｚに見たときをいう。厚さ方向ｚに対して直交する方向を「第１方向ｘ」という。一例として、第１方向ｘは、半導体装置Ｂ１の平面図（図２参照）における左右方向である。厚さ方向ｚおよび第１方向ｘに直交する方向を「第２方向ｙ」という。第２方向ｙは、半導体装置Ｂ１の平面図（図２参照）における上下方向である。
　半導体素子Ａ１は、半導体装置Ｂ１の電気的機能を発揮する要素である。図２、図６および図７に示すように、半導体素子Ａ１は、第１リード５１に搭載されている。半導体素子Ａ１は、素子本体１０、層間絶縁層１３、配線層１４、絶縁膜１７、主面電極２１、裏面電極２４、複数のパッド部２５および表面保護膜２６を備える。
　素子本体１０は、たとえばＩＰＤの主要構成部をなす。素子本体１０は、図２、図８、図１０および図１２に示すように、スイッチング回路３０および制御回路４０を含む。スイッチング回路３０は、ＭＯＳＦＥＴまたはＩＧＢＴなどである。本実施形態では、スイッチング回路３０が、ｎチャネル型かつ縦型構造のＭＯＳＦＥＴである場合を例に説明するが、ｎチャネル型ではなくｐチャネル型であってもよいし、縦型構造ではなく横型構造であってもよい。また、スイッチング回路３０は、ＭＯＳＦＥＴではなくＩＧＢＴであってもよいし、他のトランジスタであってもよい。制御回路４０は、スイッチング回路３０の制御を行う。たとえば、制御回路４０は、その機能要素として、ゲート駆動回路、保護回路およびアクティブクランプ回路などを含む。ゲート駆動回路は、外部からの入力される制御信号に基づいて、スイッチング回路３０の駆動を制御するゲート信号を生成する。保護回路は、スイッチング回路３０を流れる電流、および、スイッチング回路３０の温度などを検出することにより、スイッチング回路３０の過電流および過熱などに対する保護を行う。アクティブクランプ回路は、誘導性負荷のエネルギーを吸収する。制御回路４０の機能要素は、上記した例に限定されない。素子本体１０は、制御回路４０を含まず、スイッチング回路３０のみで構成されてもよい。素子本体１０に対するスイッチング回路３０および制御回路４０の平面視における各占有率は、何ら限定されないが、図２および図８に示す例では、スイッチング回路３０の占有率が制御回路４０の占有率よりも大きい。
　素子本体１０は、図２および図８に示すように、平面視において矩形状である。素子本体１０は、図１２に示すように、主面１０ａおよび裏面１０ｂを有する。主面１０ａは、厚さ方向ｚの一方を向く。裏面１０ｂは、主面１０ａとは反対側を向く。図１２および図１３に示すように、素子本体１０は、半導体基板１１および半導体層１２を含む。
　半導体基板１１は、半導体層１２を支持する。半導体基板１１は、ｎ＋型半導体層である。半導体基板１１は、ケイ素（Ｓｉ）または炭化ケイ素（ＳｉＣ）などを含む。厚さ方向ｚにおいて半導体基板１１に対して半導体層１２とは反対側を向く半導体基板１１の表面（たとえば図１２における下面）が、素子本体１０の裏面１０ｂに相当する。
　半導体層１２は、半導体基板１１に積層されている。図１２に示すように、スイッチング回路３０および制御回路４０は、半導体層１２において構成される。半導体層１２は、半導体基板１１に導通する。半導体層１２と層間絶縁層１３および配線層１４との境界面が、素子本体１０の主面１０ａである。半導体層１２は、エピタキシャル層１２１を含む。エピタキシャル層１２１は、半導体層１２の大部分を占める。エピタキシャル層１２１は、ｎ－型半導体である。エピタキシャル層１２１は、半導体基板１１に積層されている。
　半導体層１２において構成されたスイッチング回路３０は、図１３および図１４に示すように、複数のトレンチゲート構造３１、ゲート絶縁膜３２、複数のボディ領域３３、複数のソース領域３４、複数のボディコンタクト領域３５、およびＤＴＩ構造３６を備える。これらのうち、複数のボディ領域３３、複数のソース領域３４、および複数のボディコンタクト領域３５は、エピタキシャル層１２１とは異なる半導体であって、エピタキシャル層１２１の表層部を置き換えることにより構成される。半導体層１２は、エピタキシャル層１２１の他、複数のトレンチゲート構造３１、ゲート絶縁膜３２、複数のボディ領域３３、複数のソース領域３４、複数のボディコンタクト領域３５、およびＤＴＩ構造３６を含む。エピタキシャル層１２１は、半導体基板１１とともにスイッチング回路３０のドレイン領域を構成している。
　複数のトレンチゲート構造３１は、図１３および図１４に示すように、厚さ方向ｚにおける複数のボディ領域３３と、複数のソース領域３４および複数のボディコンタクト領域３５との境界面から半導体基板１１に向けて延びている。複数のトレンチゲート構造３１は、第１方向ｘにおいて等間隔に配列され、かつ第２方向ｙに延びている。図１３および図１４に示すように、複数のトレンチゲート構造３１の各々は、第１トレンチ３１１、ゲート電極３１２および埋込電極３１３を有する。
　第１トレンチ３１１は、厚さ方向ｚにおける複数のボディ領域３３と、複数のソース領域３４および複数のボディコンタクト領域３５との境界面から半導体基板１１に向けて掘り込まれた溝をなす。ゲート電極３１２および埋込電極３１３は、厚さ方向ｚにおいて互いに離間した状態で、第１トレンチ３１１に収容されている。埋込電極３１３は、厚さ方向ｚにおいてゲート電極３１２よりも半導体基板１１の近くに位置する。ゲート電極３１２および埋込電極３１３は、たとえば多結晶ポリシリコンである。ゲート電極３１２および埋込電極３１３は、第２方向ｙに延びている。
　複数の第１トレンチ３１１には、ゲート絶縁膜３２が埋め込まれている。ゲート電極３１２および埋込電極３１３は、ゲート絶縁膜３２に覆われている。ゲート絶縁膜３２は、たとえば酸化ケイ素（ＳｉＯ2）である。ゲート絶縁膜３２により、ゲート電極３１２および埋込電極３１３は、互いに電気的に絶縁されている。また、ゲート絶縁膜３２により、ゲート電極３１２および埋込電極３１３は、トレンチゲート構造３１の外部に対して電気的に絶縁された構成となっている。
　複数のボディ領域３３は、エピタキシャル層１２１に積層されている。複数のボディ領域３３は、ｐ－型半導体である。複数のボディ領域３３は、第２方向ｙに延びる。複数のボディ領域３３の各々は、第１方向ｘの両側に位置するものを除いて、複数のトレンチゲート構造３１のうち、第１方向ｘにおいて互いに隣り合う２つの当該トレンチゲート構造３１に挟まれている。第１方向ｘに隣接する２つのトレンチゲート構造３１に挟まれた複数のボディ領域３３のいずれかは、当該２つのトレンチゲート構造３１の各々に埋め込まれたゲート絶縁膜３２に接している。
　複数のソース領域３４および複数のボディコンタクト領域３５は、図１３および図１４に示すように、複数のボディ領域３３に積層されている。複数のソース領域３４はそれぞれ、ｎ＋型半導体である。複数のボディコンタクト領域３５はそれぞれ、ｐ＋型半導体である。第２方向ｙに対して直交する任意の断面にかかる複数のトレンチゲート構造３１の各々においては、当該トレンチゲート構造３１の第１方向ｘの一方側に、複数のソース領域３４のいずれかが隣接し、当該トレンチゲート構造３１の第１方向ｘの他方側に複数のボディコンタクト領域３５のいずれかが隣接する。図１１に示すように、平面視において、複数のトレンチゲート構造３１のうち、隣り合う２つの当該トレンチゲート構造３１に挟まれた領域において、複数のソース領域３４および複数のボディコンタクト領域３５は、第１方向ｘに互いに接しており、且つ、第２方向ｙにおいて交互に配置されている。このため、複数のソース領域３４および複数のボディコンタクト領域３５は、当該領域において一松模様をなす（図１１参照）。複数のソース領域３４および複数のボディコンタクト領域３５は、ゲート絶縁膜３２により覆われている。複数のボディコンタクト領域３５は、ｐ型半導体とされた複数のボディ領域３３に置き換えることができる。
　ＤＴＩ構造３６（ＤＴＩ：Deep Trench Isolation）は、図１３に示すように、厚さ方向ｚにおけるエピタキシャル層１２１と層間絶縁層１３との境界面から半導体基板１１に向けて延びている。ＤＴＩ構造３６の底部は、複数のトレンチゲート構造３１の底部よりもさらに半導体基板１１の近くに位置する。ＤＴＩ構造３６は、平面視において、複数のトレンチゲート構造３１の周囲を囲む枠状である。これらにより、図１０に示すように、スイッチング回路３０は、ＤＴＩ構造３６により制御回路４０から区画されている。図示された例では、スイッチング回路３０は、２つのＤＴＩ構造３６により２つの領域に区画されているが、３つ以上のＤＴＩ構造３６によって、３つ以上の領域に区画されてもよいし、１つのＤＴＩ構造３６によって、１つの領域に区画されてもよい。半導体素子Ａ１においては、スイッチング回路３０を区画する手段としてＤＴＩ構造３６を用いる場合を説明しているが、当該手段として他に、エピタキシャル層１２１の一部を置き換えることにより形成されたｐ型拡散領域を用いてもよい。図１３に示すように、ＤＴＩ構造３６は、第２トレンチ３６１および絶縁体３６２を有する。
　第２トレンチ３６１は、厚さ方向ｚにおけるエピタキシャル層１２１と層間絶縁層１３との境界面から半導体基板１１に向けて掘り込まれた溝をなす。絶縁体３６２は、第２トレンチ３６１に収容されている。絶縁体３６２は、たとえば多結晶ポリシリコン、または酸化ケイ素である。第２トレンチ３６１は、ゲート絶縁膜３２が埋め込まれている。絶縁体３６２は、ゲート絶縁膜３２に覆われている。
　層間絶縁層１３は、半導体層１２に積層されており、主面１０ａに形成されている。層間絶縁層１３は、酸化ケイ素、および窒化ケイ素（Ｓｉ3Ｎ4）の少なくともいずれかを含む。層間絶縁層１３は、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）により形成される。
　層間絶縁層１３は、図１３に示すように、第１膜１３１、第２膜１３２、第３膜１３３および第４膜１３４を有する。第１膜１３１は、ゲート絶縁膜３２に積層されている。図１３および図１４に示すように、複数のトレンチゲート構造３１の各々には、厚さ方向ｚにおいてゲート電極３１２と、複数のソース領域３４および複数のボディコンタクト領域３５との間に段差によって複数の窪みが形成されている。第１膜１３１は、当該複数の窪みのそれぞれに入り込んでいる。第２膜１３２は、第１膜１３１に積層されている。第３膜１３３は、第２膜１３２に積層されている。第４膜１３４は、第３膜１３３に積層されている。図１３に示すように、第４膜１３４には、厚さ方向ｚに貫通する複数の開口部１３５が設けられている。各開口部１３５から配線層１４の一部が露出する。複数の開口部１３５は、絶縁膜１７の後述する複数の開口部１７１に通じており、複数の開口部１３５の位置および大きさは、絶縁膜１７の後述する複数の開口部１７１の位置および大きさに対応する。
　配線層１４は、半導体層１２に積層されており、主面１０ａに形成されている。配線層１４は、たとえばアルミニウム（Ａｌ）を含む。配線層１４は、たとえばアルミニウムと銅（Ｃｕ）との合金（ＡｌＣｕ）により構成される。
　配線層１４は、図１３に示すように、第１層１４１、第２層１４２、複数の第１ビア１４３および複数の第２ビア１４４を含む。第１層１４１および第２層１４２は、厚さ方向ｚに離間しつつ、層間絶縁層１３を挟んで積層されている。第１層１４１は、第１膜１３１上に形成され、かつ第２膜１３２に覆われている。第２層１４２は、第３膜１３３上に形成されている。平面視における第２層１４２の周縁は、第４膜１３４に覆われている。第４膜１３４に覆われていない第２層１４２の部分は、第４膜１３４の各開口部１３５と、後述する絶縁膜１７の各開口部１７１との双方から露出しており、その露出した部分が下地層２３に覆われている。複数の第１ビア１４３は、第１膜１３１に埋め込まれており、第１膜１３１を厚さ方向ｚに貫通する。複数の第１ビア１４３は、第１層１４１と、複数のソース領域３４および複数のボディコンタクト領域３５とに接続されている。複数の第２ビア１４４は、第２膜１３２および第３膜１３３に埋め込まれており、第３膜１３３および第１層１４１上に位置する第２膜１３２を厚さ方向ｚに貫通する。複数の第２ビア１４４はそれぞれ、第１層１４１と第２層１４２とに接続されている。図示された例では、配線層１４は、第１層１４１と第２層１４２との２層で構成されるが、１層で構成されてもよいし、３層以上で構成されてもよい。第１層１４１および第２層１４２の厚さ（厚さ方向ｚの寸法）は、たとえば０．１μｍ以上４．０μｍ以下である。
　図８および図９に示すように、平面視における配線層１４の外縁１５は、複数の第１端縁１５１，１５２および複数の第２端縁１５３，１５４を有する。当該外縁１５（複数の第１端縁１５１，１５２および複数の第２端縁１５３，１５４）は、配線層１４のうちの第１層１４１および第２層１４２の平面視における周縁である。
　複数の第１端縁１５１，１５２はそれぞれ、後述する平面視における主面電極２１の外縁２２に沿って延びる。一対の第１端縁１５１は、第１方向ｘに沿って延び、かつ第２方向ｙに離間する。一対の第１端縁１５２は、第２方向ｙに沿って延び、かつ第１方向ｘに離間する。
　複数の第２端縁１５３，１５４はそれぞれ、複数の第１端縁１５１，１５２のいずれかに繋がる。複数の第２端縁１５３はそれぞれ、第１方向ｘに沿って延び、複数の第２端縁１５４はそれぞれ、第２方向ｙに沿って延びる。図８および図９に示す例では、第２端縁１５３と第２端縁１５４とは互いに直交する。また、第２端縁１５３は、第１端縁１５１に直交し、第２端縁１５４は、第１端縁１５２に直交する。この例とは異なり、各第２端縁１５３は、各第１端縁１５１に対して傾斜していてもよいし、各第２端縁１５４は、各第１端縁１５２に対して傾斜していてもよい。
　図８および図９に示すように、配線層１４は、複数の切り欠き１６１、複数のスリット１６２および端縁部１６３を有する。
　複数の切り欠き１６１は、複数の第１端縁１５１，１５２によって区画される矩形状の配線層１４の四隅に配置される。各切り欠き１６１は、平面視においてＬ字状であり、上記一対の第２端縁１５３，１５４を有する。一対の第２端縁１５３，１５４は、切り欠き１６１によって形成される。
　端縁部１６３は、平面視における配線層１４のうち、主面電極２１の一部（後述の複数の貫通部２１２）と各第１端縁１５１，１５２との間に位置する部位である。端縁部１６３は、外縁１５に沿って配置される。
　複数のスリット１６２は、配線層１４（少なくとも第２層１４２）が形成されない部位である。複数のスリット１６２はそれぞれ、端縁部１６３に適宜配置される。図９に示す例では、複数のスリット１６２は、各第１端縁１５１に沿って配列されたもの、各第１端縁１５２に沿って配列されたもの、および、第２端縁１５３に沿って配列されたものを含む。また、図９に示す例では、各第１端縁１５１，１５２および各第２端縁１５３に沿って、複数のスリット１６２が２列に配列されている。複数のスリット１６２の列数は、外縁２２と開口部１７１（後述の貫通部２１２）との距離ｄ１６３（図９参照）に応じて適宜変更される。図９に示す例では、複数のスリット１６２は、マトリクス状に配置されているが、千鳥格子状に配置されていてもよい。各スリット１６２の平面視形状は、何ら限定されないが、図示された例では帯状である。各スリット１６２の平面視形状は、帯状ではなく、円状、多角形状、楕円状などであってもよい。各スリット１６２の平面視寸法は、何ら限定されないが、帯状の各スリット１６２において、長手方向の寸法は０．５μｍ以上１０μｍ以下（たとえば４．８μｍ）であり、各スリット１６２の短手方向の寸法は、０．５μｍ以上１０μｍ以下（たとえば１．２μｍ）である。複数のスリット１６２の各間隔ｄ１１（図９参照）は、たとえば０．５μｍ以上３．０μｍ以下である。複数のスリット１６２の列の間隔ｄ１２（図９参照）は、たとえば０．５μｍ以上３．０μｍ以下である。また、複数のスリット１６２のうちの一対の第１端縁１５１，１５２に沿ってそれぞれ配置されたものと、一対の第１端縁１５１，１５２の各々との距離ｄ１６２（図９参照）は、たとえば０．１μｍ以上２．０μｍ以下である。
　絶縁膜１７は、層間絶縁層１３に積層されている。絶縁膜１７は、電気絶縁性を有しており、たとえばパッシベーション膜である。絶縁膜１７は、たとえば窒化ケイ素を含む。この構成と異なり、絶縁膜１７は、層間絶縁層１３に積層された酸化ケイ素膜と、当該酸化ケイ素膜に積層された窒化ケイ素膜とにより構成されてもよい。図１３に示すように、絶縁膜１７には、厚さ方向ｚに貫通する複数の開口部１７１が設けられている。複数の開口部１７１は、平面視において、互いに離れて配置される。各開口部１７１は、複数の開口部１３５の各々に通じており、各開口部１７１および各開口部１３５から配線層１４の一部が露出する。平面視において、配線層１４の四隅付近の複数の開口部１７１は、図９に示すように、Ｌ字状に配列されている。
　主面電極２１は、配線層１４上に形成されている。主面電極２１は、金属材料により構成され、たとえば銅を含む。主面電極２１は、第１部２１Ａおよび第２部２１Ｂを含む。第１部２１Ａおよび第２部２１Ｂは、互いに離間する。第１部２１Ａは、平面視において、スイッチング回路３０に重なり、下地層２３および配線層１４を介して、スイッチング回路３０に導通する。第２部２１Ｂは、第２部２１Ｂは、平面視において、制御回路４０に重なり、下地層２３および配線層１４を介して、制御回路４０に導通する。
　主面電極２１（第１部２１Ａおよび第２部２１Ｂの各々）は、図１２および図１３に示すように、主部２１１および複数の貫通部２１２を含む。
　主部２１１は、絶縁膜１７上に形成される。主部２１１の厚さ（厚さ方向ｚの寸法）は、何ら限定されないが、たとえば第１層１４１および第２層１４２の各厚さに対して１００％以上２０００％以下である。第１層１４１および第２層１４２の各厚さが０．１μｍ以上４．０μｍ以下である例において、主部２１１の厚さ（厚さ方向ｚの寸法）は、たとえば４．０μｍ以上２０．０μｍ以下である。
　複数の貫通部２１２はそれぞれ、主部２１１に繋がる。複数の貫通部２１２は、主部２１１と一体的に形成されている。複数の貫通部２１２はそれぞれ、複数の開口部１７１のそれぞれに充填される。複数の貫通部２１２は、絶縁膜１７に埋め込まれ、絶縁膜１７を厚さ方向ｚに貫通する。各貫通部２１２は、下地層２３を介して、各開口部１７１において露出する配線層１４に繋がる。各貫通部２１２は、主部２１１と配線層１４とを電気的に接続する。
　図８に示すように、平面視における主面電極２１（図示された例では第１部２１Ａ）の外縁２２は、たとえば八角形である。なお、外縁２２の平面視形状は、八角形に限定されない。図８に示すように、外縁２２は、平面視において、配線層１４の外縁１５を包囲する。外縁２２は、主部２１１の平面視における周縁に対応する。図８および図９に示すように、外縁２２は、複数の側方端２２１，２２２および複数のコーナー部２２３を有する。
　複数の側方端２２１，２２２は、各コーナー部２２３を介して互いに繋がる。一対の側方端２２１は、第１方向ｘに沿って延び、かつ第２方向ｙに離間する。一対の側方端２２２は、第２方向ｙに沿って延び、かつ第１方向ｘに離間する。
　複数のコーナー部２２３は、複数の側方端２２１，２２２によって区画される主面電極２１を平面視矩形と見たときの四隅に配置される。複数のコーナー部２２３はそれぞれ、一対の側方端２２１のいずれかと、一対の側方端２２２のいずれかとに繋がる。各コーナー部２２３は、平面視において直線状であり、当該コーナー部２２３に繋がる２つの側方端２２１，２２２に対して傾斜する。
　図８および図９に示すように、半導体素子Ａ１では、配線層１４の外縁１５と、主面電極２１の外縁２２とが、次に示す関係となるように構成される。
　第１に、第１端縁１５１と側方端２２１とが略平行する。たとえば、平面視において、第１端縁１５１から外縁２２（側方端２２１）までの、当該第１端縁１５１の垂直方向（図９において第２方向ｙ）に沿う距離ｄ１５１（図９参照）、つまり、第１端縁１５１と側方端２２１との間隔は、５．０μｍ以上２０μｍ以下である。同様に、第１端縁１５２と側方端２２２とが平行（あるいは略平行）である。たとえば、平面視において、第１端縁１５２から外縁２２（側方端２２２）までの、当該第１端縁１５２の垂直方向（図９において第１方向ｘ）に沿う距離ｄ１５２（図９参照）、つまり、第１端縁１５２と側方端２２２との間隔は、５．０μｍ以上２０μｍ以下である。本実施形態では、距離ｄ１５１と距離ｄ１５２とは、同じ（あるいは略同じ）であるが、異なってもよい。
　第２に、第２端縁１５３は、第２端縁１５３から外縁２２（コーナー部２２３）までの第２端縁１５３の垂直方向（図９に示す例では第１方向ｘ）に沿う距離ｄ１５３（図９参照）が、距離ｄ１５１よりも大きい部分を含む。図９に示す例では第２端縁１５３上のどの位置においても、距離ｄ１５３は、距離ｄ１５１よりも大きい。同様に、第２端縁１５４は、第２端縁１５４から外縁２２（コーナー部２２３）までの第２端縁１５４の垂直方向（図９に示す例では第２方向ｙ）に沿う距離ｄ１５４（図９参照）が、距離ｄ１５２よりも大きい部分を含む。図９に示す例では、第２端縁１５４上のどの位置においても距離ｄ１５４は、距離ｄ１５２よりも大きい。以下において、これらの関係を、「第２の関係」ということがある。
　下地層２３は、図１２および図１３に示すように、主面電極２１の下方に配置され、主面電極２１に接する。下地層２３は、たとえばチタン（Ｔｉ）を含む。
　裏面電極２４は、図６、図７、図１２および図１３に示すように、素子本体１０の裏面１０ｂに設けられている。裏面電極２４は、裏面１０ｂの全体に設けられている。裏面電極２４は、半導体基板１１を介して半導体層１２（エピタキシャル層１２１）に導通する。裏面電極２４の材料および構成は、何ら限定されないが、たとえば半導体基板１１に接する銀（Ａｇ）を含んだ層と、当該Ａｇ層に積層された金（Ａｕ）を含んだ層とを含む。図６および図７に示すように、裏面電極２４は、導電性接合材２９を介して、第１リード５１に接合される。導電性接合材２９の材料は、何ら限定されないが、たとえば、はんだ、銀ペースト、または、焼結銀などのいずれかである。
　複数のパッド部２５はそれぞれ、主面電極２１の主部２１１上に形成されている。複数のパッド部２５は、第１部２１Ａ上に形成されたものと、第２部２１Ｂ上に形成されたものとを含む。各パッド部２５は、主面電極２１に対して、各第１接続部材６１および各第２接続部材６２の接合を良好にするために形成される。図示された例とは異なり、半導体素子Ａ１は、複数のパッド部２５のいずれも備えず、主面電極２１に各第１接続部材６１および第２接続部材６２が直接接合されてもよい。各パッド部２５の構成および材料は、何ら限定されないが、たとえば、主面電極２１に接する側から順に、ニッケル（Ｎｉ）層、パラジウム（Ｐｄ）層およびＡｕ層が積層されている。
　表面保護膜２６は、図１２および図１３に示すように、絶縁膜１７の表面を覆っている。表面保護膜２６は、主面電極２１の主部２１１の側面を覆っている。表面保護膜２６は、電気絶縁性を有する。表面保護膜２６は、たとえばポリイミドを含む。
　第１リード５１および複数の第２リード５２はそれぞれ、たとえばＣｕ、Ｎｉ、鉄（Ｆｅ）等から選択される金属およびこれらの合金からなる。第１リード５１および複数の第２リード５２はそれぞれ、Ａｇ、Ｎｉ、Ｐｄ、Ａｕ等から選択される金属からなるめっき層を、適所に形成されていてもよい。第１リード５１および複数の第２リード５２の各厚さは、何ら限定されず、たとえば０．１２ｍｍ以上０．２ｍｍ以下である。
　第１リード５１は、半導体素子Ａ１を支持する。第１リード５１は、導電性接合材２９を介して、半導体素子Ａ１の裏面電極２４に導通する。図２、図６および図７に示すように、第１リード５１は、ダイパッド部５１１および２つの延出部５１２を有する。
　ダイパッド部５１１は、半導体素子Ａ１を支持する部位である。ダイパッド部５１１の形状は、何ら限定されず、図２に示す例では、平面視において矩形状である。図６および図７に示すように、ダイパッド部５１１は、ダイパッド主面５１１ａおよびダイパッド裏面５１１ｂを有する。ダイパッド主面５１１ａは、厚さ方向ｚの一方を向く面である。ダイパッド裏面５１１ｂは、厚さ方向ｚにおいてダイパッド裏面５１１ｂとは反対側を向く面である。図示された例においては、ダイパッド主面５１１ａおよびダイパッド裏面５１１ｂは、平面である。ダイパッド主面５１１ａには、半導体素子Ａ１が接合される。ダイパッド裏面５１１ｂは、図３、図６および図７に示すように、封止樹脂７（後述の樹脂裏面７２）から露出する。
　２つの延出部５１２は、図２および図６に示すように、ダイパッド部５１１から第１方向ｘに両側に延出する。図６に示す例では、延出部５１２は、ダイパッド部５１１から第１方向ｘに沿って延びる部位、当該部位に対して厚さ方向ｚにおいてダイパッド主面５１１ａが向く側に傾斜して延びる部位、および当該部位から第１方向ｘに沿って延びる部位、を有しており、全体として屈曲した形状である。
　複数の第２リード５２はそれぞれ、図２に示すように、第１リード５１から離れている。複数の第２リード５２はそれぞれ、スイッチング回路３０に導通するものと、制御回路４０に導通するものとを含む。複数の第２リード５２は、第１リード５１の周囲に配置され、図示された例では、第１リード５１に対して、第２方向ｙの一方側に配置されたものと、第２方向ｙの他方側に配置されたものとがある。複数の第２リード５２は、第２方向ｙの一方側および第２方向ｙの他方側のそれぞれにおいて、第１方向ｘに互いに離間する。図２および図６に示すように、複数の第２リード５２はそれぞれ、パッド部５２１および端子部５２２を有する。
　パッド部５２１は、複数の第１接続部材６１、複数の第２接続部材６２および複数の第３接続部材６３のいずれかが接続される。図７に示す例では、パッド部５２１は、厚さ方向ｚにおいてダイパッド部５１１よりもダイパッド主面５１１ａが向く側に位置する。
　端子部５２２は、パッド部５２１から第２方向ｙの外方に延びる。端子部５２２は、平面視において、帯状である。図７に示すように、端子部５２２は、第１方向ｘに沿って見て、ガルウィング状に屈曲する。図７に示すように、端子部５２２は、先端部分（第２方向ｙにおいてダイパッド部５１１に遠い側の端部）が厚さ方向ｚにおいてダイパッド部５１１と同じ（あるいは略同じ）位置にある。
　複数の第２リード５２の各端子部５２２は、半導体装置Ｂ１の外部端子として用いられる。外部端子には、制御信号の入力端子、接地端子、負荷に接続される出力端子、電源端子、ノンコネクト端子、自己診断出力端子などがある。
　複数の第１接続部材６１、複数の第２接続部材６２および複数の第３接続部材６３はそれぞれ、互いに離間する部位間を導通させる。複数の第１接続部材６１、複数の第２接続部材６２および複数の第３接続部材６３はそれぞれ、たとえばボンディングワイヤである。複数の第１接続部材６１、複数の第２接続部材６２および複数の第３接続部材６３はそれぞれ、ボンディングワイヤではなく、板状の金属部材であってもよい。複数の第１接続部材６１、複数の第２接続部材６２および複数の第３接続部材６３はそれぞれ、たとえばＡｕ、Ｃｕ、Ａｌ等から選択される金属を含む。
　複数の第１接続部材６１はそれぞれ、半導体素子Ａ１の第１部２１Ａ上に形成された複数のパッド部２５のいずれかと、複数の第２リード５２のパッド部５２１のいずれかとに接合される。複数の第１接続部材６１はそれぞれ、主面電極２１（第１部２１Ａ）と各第２リード５２とを導通させる。
　複数の第２接続部材６２はそれぞれ、半導体素子Ａ１の第２部２１Ｂ上に形成された複数のパッド部２５のいずれかと、複数の第２リード５２のパッド部５２１のいずれかとに接合される。複数の第２接続部材６２はそれぞれ、主面電極２１（第２部２１Ｂ）と各第２リード５２とを導通させる。
　複数の第３接続部材６３はそれぞれ、ダイパッド部５１１と、複数の第２リード５２のパッド部５２１のいずれかとに接合される。複数の第３接続部材６３はそれぞれ、裏面電極２４と各第２リード５２とを導通させる。
　封止樹脂７は、第１リード５１および複数の第２リード５２の一部ずつと、半導体素子Ａ１、複数の第１接続部材６１、複数の第２接続部材６２および複数の第３接続部材６３と、を覆う。封止樹脂７は、絶縁性の樹脂により構成され、たとえばフィラーが混入されたエポキシ樹脂を含む。封止樹脂７は、樹脂主面７１、樹脂裏面７２、２つの樹脂側面７３および２つの樹脂側面７４を有する。
　樹脂主面７１は、厚さ方向ｚにおいてダイパッド主面５１１ａと同じ側を向く。樹脂主面７１は、たとえば平面である。樹脂裏面７２は、厚さ方向ｚにおいて樹脂主面７１と反対側（ダイパッド裏面５１１ｂと同じ側）を向く。樹脂裏面７２は、たとえば平面である。樹脂裏面７２からは、ダイパッド裏面５１１ｂが露出する。
　２つの樹脂側面７３は、厚さ方向ｚにおいて樹脂主面７１および樹脂裏面７２との間に位置し、図２～図４に示すように第１方向ｘに離間する。２つの樹脂側面７３のそれぞれから、各延出部５１２が露出する。２つの樹脂側面７４は、厚さ方向ｚにおいて樹脂主面７１と樹脂裏面７２との間に位置し、図２、図３および図５に示すように、第２方向ｙに離間する。２つの樹脂側面７４のいずれかから複数の第２リード５２がそれぞれ突き出る。
　半導体素子Ａ１および半導体装置Ｂ１の作用効果は、次の通りである。
　半導体素子Ａ１は、素子本体１０の主面１０ａ上に形成された配線層１４と、配線層１４上に形成された主面電極２１とを備える。このような構成において、半導体素子Ａ１の温度が上昇すると、主面電極２１の熱膨張によって、絶縁膜１７を介して、配線層１４に応力（熱応力）が加わる。半導体素子Ａ１と異なる構成であって、平面視における配線層１４の外縁１５のうち、一対の第１端縁１５１，１５２に繋がる部分が、図９に示す仮想端縁１５０である構成では、配線層１４に加わる熱応力によって、配線層１４の四隅近辺が押しつぶされるように変形することがある。なお、当該仮想端縁１５０は、当該仮想端縁１５０から外縁２２（コーナー部２２３）までの仮想端縁１５０の垂直方向に沿う距離が、図９に示す距離ｄ１５１，ｄ１５２と同じ（あるいは略同じ）である。このような配線層１４の変形は、配線層１４に断線が生じる要因であり、また、半導体素子Ａ１の温度が低下し通常の温度に戻った場合、配線層１４と絶縁膜１７との間に空隙が生じる要因であった。つまり、配線層１４の変形によって、半導体素子の信頼性が低下する。そこで、半導体素子Ａ１では、配線層１４の外縁１５は、一対の第１端縁１５１，１５２に繋がる一対の第２端縁１５３，１５４を含んでいる。そして、一対の第２端縁１５３，１５４はそれぞれ、平面視において、主面電極２１の外縁２２（コーナー部２２３）までの当該第２端縁１５３，１５４の垂直方向に沿う距離ｄ１５３，ｄ１５４が、一対の第１端縁１５１，１５２のそれぞれから主面電極２１の外縁２２までの当該第１端縁１５１，１５２の垂直方向に沿う距離ｄ１５１，ｄ１５２よりも大きい部分を含んでいる。つまり、半導体素子Ａ１は、配線層１４と主面電極２１とが上記第２の関係を満たすように構成されている。これにより、半導体素子Ａ１は、一対の第１端縁１５１，１５２に繋がる部分が図９の仮想端縁１５０である構成と比較して、平面視における配線層１４の四隅において、配線層１４が一様に配置された部分の面積が小さくなる。したがって、主面電極２１の熱膨張によって、配線層１４に加わる熱応力を抑制して、配線層１４の断線および配線層１４と絶縁膜１７との間の空隙の発生を抑制できる。つまり、半導体素子Ａ１は、温度変化に対する信頼性を向上させることができる。
　半導体素子Ａ１では、主面電極２１は銅を含み、配線層１４はアルミニウムを含む。このような構成では、主面電極２１および配線層１４の熱膨張係数の違いによって、主面電極２１の熱膨張による配線層１４への熱応力が加わりやすくなる。したがって、半導体素子Ａ１のように、上記第２の関係を満たすように配線層１４と主面電極２１とを構成することは、半導体素子Ａ１の温度変化に対する信頼性を向上させる上で、好ましい。
　半導体素子Ａ１では、主面電極２１の主部２１１の厚さ（厚さ方向ｚの寸法）は、配線層１４の第１層１４１および第２層１４２の各厚さ（厚さ方向ｚの寸法）に対して、１００％以上２０００％以下である。主面電極２１は、その大きさが大きい程、スイッチング回路３０のオン抵抗を低下させることができるが、一方で、主面電極２１の熱膨張による配線層１４への熱応力が大きくなる。そこで、主部２１１の厚さを、第１層１４１および第２層１４２の各厚さの１００％以上２０００％以下とし、且つ、上記第２の関係を満たすように配線層１４と主面電極２１とを構成することで、半導体素子Ａ１は、スイッチング回路３０のオン抵抗の低減を図りつつ、温度変化に対する信頼性を向上させることができる。
　半導体素子Ａ１では、配線層１４は、一対の第２端縁１５３，１５４を有する切り欠き１６１を含む。切り欠き１６１は、平面視においてＬ字状である。また、半導体素子Ａ１では、複数の開口部１７１が配線層１４の四隅でＬ字状に配置されている。この構成によれば、複数の開口部１７１の配置に沿って、切り欠き１６１が形成される。つまり、一対の第２端縁１５３，１５４は、複数の開口部１７１のＬ字状の配置に沿うように、形成される。これにより、平面視における主面電極２１の四隅付近の配線層１４の面積を縮小できるので、主面電極２１の熱膨張による配線層１４に加わる熱応力を抑制できる。つまり、主面電極２１の四隅付近で複数の開口部１７１がＬ字状に配置された構成に対して、切り欠き１６１を平面視においてＬ字状に形成することは、半導体素子Ａ１の温度変化に対する信頼性を向上させる上で好ましい。
　半導体素子Ａ１では、配線層１４は、端縁部１６３に１つ以上のスリット１６２が形成されている。半導体素子Ａ１の製造時における加工限界によって、配線層１４に端縁部１６３が形成されうる。端縁部１６３は、配線層１４が一様に配置されており、端縁部１６３においても、主面電極２１の熱膨張による熱応力が加わり、配線層１４は、平面視における四隅以外でも変形する虞があった。これに対して、半導体素子Ａ１では、１つ以上のスリット１６２を設けることで、各スリット１６２（当該スリット１６２に充填される絶縁膜１７）により配線層１４が拘束され、配線層１４の変形を抑制することができる。つまり、半導体素子Ａ１は、配線層１４の四隅だけなく、配線層１４の周縁全体にわたって、配線層１４の変形を抑制できるので、温度変化に対する信頼性をさらに向上させることができる。
　半導体装置Ｂ１は、半導体素子Ａ１を備える。半導体装置Ｂ１は、その使用環境に応じて、温度変化が頻繁になる。たとえば、自動車などの回路基板に実装される場合、寒冷地から高温多湿地帯まであらゆる気候条件下で走行する可能性があり、また、エンジンルーム内に搭載されると、環境および走行パターンからくる温度変化に常にさらされる。半導体装置Ｂ１は、上述の通り半導体素子Ａ１が温度変化に対する信頼性を向上できるので、温度変化に対する信頼性が向上される。したがって、半導体装置Ｂ１は、温度変化が頻繁に生じる環境においても利用可能となるので、使用用途が幅広い。
　上記実施形態では、平面視における配線層１４の四隅に形成された切り欠き１６１がＬ字状である例を示したが、切り欠き１６１の平面視形状は、上記第２の関係を満たせば、何ら限定されない。たとえば、図１５に示す形状の切り欠き１６１を設け、配線層１４の外縁１５において、一対の第１端縁１５１，１５２に繋がる第２端縁１５５は、直線上ではなく、湾曲していてもよい。
　本開示にかかる半導体素子および半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体素子および半導体装置の各部の具体的な構成は、種々に設計変更自在である。たとえば、本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　厚さ方向の一方を向く主面を有する素子本体と、
　前記主面上に形成され、前記素子本体に導通する配線層と、
　前記配線層上に形成され、前記配線層に導通する主面電極と、
を備え、
　前記主面電極は、前記厚さ方向に見た外縁がコーナー部を有し、
　前記配線層は、前記厚さ方向に見て、前記主面電極の外縁に沿って延びる第１端縁、および、前記第１端縁に繋がり、且つ前記厚さ方向に見て前記コーナー部に対向する第２端縁を有しており、
　前記第２端縁は、前記厚さ方向に見て、前記主面電極の外縁までの前記第２端縁の垂直方向に沿う距離が、前記第１端縁から前記主面電極の外縁までの前記第１端縁の垂直方向に沿う距離よりも大きい部分を含む、半導体素子。
　付記２．
　前記主面電極の外縁は、前記コーナー部に繋がり、且つ前記第１端縁に平行する側方端を有し、
　前記コーナー部は、前記厚さ方向に見て直線状であり、且つ前記厚さ方向に見て前記側方端に対して傾斜する、付記１に記載の半導体素子。
　付記３．
　前記主面電極は、前記厚さ方向に見て、八角形である、付記２に記載の半導体素子。
　付記４．
　前記主面電極は、前記コーナー部および前記側方端を有し、前記厚さ方向に見て前記配線層に重なる主部を含む、付記２または付記３に記載の半導体素子。
　付記５．
　前記厚さ方向において前記主部と前記配線層との間に介在する絶縁膜をさらに備える、付記４に記載の半導体素子。
　付記６．
　前記主面電極は、前記絶縁膜を貫通し、前記主部と前記配線層とを導通させる複数の貫通部を含む、付記５に記載の半導体素子。
　付記７．
　前記配線層は、前記厚さ方向に見て、前記複数の貫通部と前記第１端縁との間に位置する端縁部を含み、
　前記端縁部には、少なくとも１つのスリットが形成されている、付記６に記載の半導体素子。
　付記８．
　前記端縁部には、複数のスリットが形成されており、
　前記複数のスリットは、前記第１端縁に沿って配列されている、付記７に記載の半導体素子。
　付記９．
　前記配線層は、前記第２端縁を有するＬ字状の切り欠きを含む、付記１ないし付記８のいずれかに記載の半導体素子。
　付記１０．
　前記配線層は、前記厚さ方向に離間して積層された第１層および第２層と、前記第１層および前記第２層間を電気的に接続する複数のビアを含む、付記１ないし付記９のいずれかに記載の半導体素子。
　付記１１．
　前記第１層および前記第２層間に配置される層間絶縁層をさらに備え、
　前記複数のビアは、前記層間絶縁層を前記厚さ方向に貫通する、付記１０に記載の半導体素子。
　付記１２．
　前記配線層は、アルミニウムを含み、
　前記主面電極は、銅を含む、付記１ないし付記１１のいずれかに記載の半導体素子。
　付記１３．
　前記素子本体は、スイッチング回路および制御回路を含む、付記１ないし付記１２のいずれかに記載の半導体素子。
　付記１４．
　前記主面電極は、分離して配置された第１部および第２部を含み、
　前記第１部は、前記厚さ方向に見て前記スイッチング回路に重なり、
　前記第２部は、前記厚さ方向に見て前記制御回路に重なる、付記１３に記載の半導体素子。
　付記１５．
　前記素子本体は、前記主面とは反対側を向く裏面を有し、
　前記裏面に設けられ、且つ前記スイッチング回路に導通する裏面電極をさらに備える、付記１３または付記１４に記載の半導体素子。
　付記１６．
　前記素子本体は、ケイ素を含む、付記１ないし付記１５のいずれかに記載の半導体素子。
　付記１７．
　付記１ないし付記１６のいずれかに記載の半導体素子と、
　前記半導体素子が搭載されたダイパッド部と、
　前記ダイパッド部の少なくとも一部および前記半導体素子を覆う封止樹脂と、
　前記封止樹脂から突き出し、前記半導体素子に導通する端子部と、を備える半導体装置。
Ａ１：半導体素子　　　Ｂ１：半導体装置
１０：素子本体　　　１０ａ：主面
１０ｂ：裏面　　　１１：半導体基板
１２：半導体層　　　１２１：エピタキシャル層
１３：層間絶縁層　　　１３１：第１膜
１３２：第２膜　　　１３３：第３膜
１３４：第４膜　　　１３５：開口部
１４：配線層　　　１４１：第１層
１４２：第２層　　　１４３：第１ビア
１４４：第２ビア　　　１５：外縁
１５０：仮想端縁　　　１５１，１５２：第１端縁
１５３，１５４，１５５：第２端縁　　　１６１：切り欠き
１６２：スリット　　　１６３：端縁部
１７：絶縁膜　　　１７１：開口部
２１：主面電極　　　２１Ａ：第１部
２１Ｂ：第２部　　　２１１：主部
２１２：貫通部　　　２２：外縁
２２１，２２２：側方端　　　２２３：コーナー部
２３：下地層　　　２４：裏面電極
２５：パッド部　　　２６：表面保護膜
２９：導電性接合材　　　３０：スイッチング回路
３１：トレンチゲート構造　　　３１１：第１トレンチ
３１２：ゲート電極　　　３１３：埋込電極
３６１：第２トレンチ　　　３６２：絶縁体
３２：ゲート絶縁膜　　　３３：ボディ領域
３４：ソース領域　　　３５：ボディコンタクト領域
３６：ＤＴＩ構造　　　４０：制御回路
５１：第１リード　　　５１１：ダイパッド部
５１１ａ：ダイパッド主面　　　５１１ｂ：ダイパッド裏面
５１２：延出部　　　５２：第２リード
５２１：パッド部　　　５２２：端子部
６１：第１接続部材　　　６２：第２接続部材
６３：第３接続部材　　　７：封止樹脂
７１：樹脂主面　　　７２：樹脂裏面
７３：樹脂側面　　　７４：樹脂側面

Claims (17)

  1. 　厚さ方向の一方を向く主面を有する素子本体と、
    　前記主面上に形成され、前記素子本体に導通する配線層と、
    　前記配線層上に形成され、前記配線層に導通する主面電極と、
    を備え、
    　前記主面電極は、前記厚さ方向に見た外縁がコーナー部を有し、
    　前記配線層は、前記厚さ方向に見て、前記主面電極の外縁に沿って延びる第１端縁、および、前記第１端縁に繋がり、且つ前記厚さ方向に見て前記コーナー部に対向する第２端縁を有しており、
    　前記第２端縁は、前記厚さ方向に見て、前記主面電極の外縁までの前記第２端縁の垂直方向に沿う距離が、前記第１端縁から前記主面電極の外縁までの前記第１端縁の垂直方向に沿う距離よりも大きい部分を含む、
    半導体素子。
  2. 　前記主面電極の外縁は、前記コーナー部に繋がり、且つ前記第１端縁に平行する側方端を有し、
    　前記コーナー部は、前記厚さ方向に見て直線状であり、且つ前記厚さ方向に見て前記側方端に対して傾斜する、
    請求項１に記載の半導体素子。
  3. 　前記主面電極は、前記厚さ方向に見て、八角形である、
    請求項２に記載の半導体素子。
  4. 　前記主面電極は、前記コーナー部および前記側方端を有し、前記厚さ方向に見て前記配線層に重なる主部を含む、
    請求項２または請求項３に記載の半導体素子。
  5. 　前記厚さ方向において前記主部と前記配線層との間に介在する絶縁膜をさらに備える、
    請求項４に記載の半導体素子。
  6. 　前記主面電極は、前記絶縁膜を貫通し、前記主部と前記配線層とを導通させる複数の貫通部を含む、
    請求項５に記載の半導体素子。
  7. 　前記配線層は、前記厚さ方向に見て、前記複数の貫通部と前記第１端縁との間に位置する端縁部を含み、
    　前記端縁部には、少なくとも１つのスリットが形成されている、
    請求項６に記載の半導体素子。
  8. 　前記端縁部には、複数のスリットが形成されており、
    　前記複数のスリットは、前記第１端縁に沿って配列されている、
    請求項７に記載の半導体素子。
  9. 　前記配線層は、前記第２端縁を有するＬ字状の切り欠きを含む、
    請求項１ないし請求項８のいずれか一項に記載の半導体素子。
  10. 　前記配線層は、前記厚さ方向に離間して積層された第１層および第２層と、前記第１層および前記第２層間を電気的に接続する複数のビアを含む、
    請求項１ないし請求項９のいずれか一項に記載の半導体素子。
  11. 　前記第１層および前記第２層間に配置される層間絶縁層をさらに備え、
    　前記複数のビアは、前記層間絶縁層を前記厚さ方向に貫通する、
    請求項１０に記載の半導体素子。
  12. 　前記配線層は、アルミニウムを含み、
    　前記主面電極は、銅を含む、
    請求項１ないし請求項１１のいずれか一項に記載の半導体素子。
  13. 　前記素子本体は、スイッチング回路および制御回路を含む、
    請求項１ないし請求項１２のいずれか一項に記載の半導体素子。
  14. 　前記主面電極は、分離して配置された第１部および第２部を含み、
    　前記第１部は、前記厚さ方向に見て前記スイッチング回路に重なり、
    　前記第２部は、前記厚さ方向に見て前記制御回路に重なる、
    請求項１３に記載の半導体素子。
  15. 　前記素子本体は、前記主面とは反対側を向く裏面を有し、
    　前記裏面に設けられ、且つ前記スイッチング回路に導通する裏面電極をさらに備える、
    請求項１３または請求項１４に記載の半導体素子。
  16. 　前記素子本体は、ケイ素を含む、
    請求項１ないし請求項１５のいずれか一項に記載の半導体素子。
  17. 　請求項１ないし請求項１６のいずれか一項に記載の半導体素子と、
    　前記半導体素子が搭載されたダイパッド部と、
    　前記ダイパッド部の少なくとも一部および前記半導体素子を覆う封止樹脂と、
    　前記封止樹脂から突き出し、前記半導体素子に導通する端子部と、
    を備える半導体装置。
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