JP7488153B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本開示は、半導体装置およびその製造方法に関し、特にＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ）型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置およびその製造方法に適用して有効な技術である。
ＩＥ型ＩＧＢＴの構造の一例として、ｎ型エミッタ層及びｐ型ベース層を平面視で囲むように形成されたストライプ状のトレンチゲートと、トレンチゲートの外側に配置され、かつ、その一端がトレンチゲートの側面に接するように形成されたｐ型フローティング層と、ｐ型ベース層の下部に形成されたｎ型ホールバリア層とを有する構造が知られている（例えば、特許文献１参照）。
また、特許文献１には、ＩＧＢＴのスイッチング損失を抑制するため、ｐ型フローティング層に蓄積された正孔を排出する経路を供給する目的で、ｐ型フローティング層の他端に接するように形成されたストライプ形状のトレンチエミッタを有する構造が開示されている。更に、特許文献１には、ｐ型ベース層の下部に配置されたｎ型ドリフト層の下面にｎ型フィールドストップ層と、ｐ型コレクタ層とを有する構造が開示されている。
特開２０１７－１５７７３３号公報
本発明者らは、ＩＧＢＴの高速スイッチング時の逆バイアス時のリーク電流の低減の観点から、ＩＧＢＴの裏面側に形成されたｎ型フィールドストップ層とｐ型コレクタ層に関して、以下の懸念があることを見出した。
図１は、ＩＧＢＴを含む半導体装置の模式的な平面図である。図２は、図１のＡ－Ａ線に沿う断面図である。図１に示す様に、ＩＧＢＴを含む半導体装置１００は、平面視において、ｎ型単結晶シリコンからなる矩形形状の半導体チップＣＨＩＰ（または、基板ＳＵＢとも言う）に形成されている。半導体チップＣＨＩＰは、その主面（表面）側において、ＩＧＢＴのセル形成領域ＲＣＬと、セル周辺接続領域ＲＰ０と、チップ外周部（チップ外周領域部とも言う）ＰＥＲと、を有する。セル形成領域ＲＣＬは、半導体チップＣＨＩＰのほぼ中央領域に設けられている。セル周辺接続領域ＲＰ０は、セル形成領域ＲＣＬの周りを囲む様に設けられている。チップ外周部ＰＥＲは、セル周辺接続領域ＲＰ０の周りを囲む様にチップ外周領域に設けられている。セル形成領域ＲＣＬの上側には、エミッタ電極ＥＥやエミッタパッドＥＰや、図示しないゲート電極（ＧＥ）等が設けられる。セル周辺接続領域ＲＰ０には、この例では、ゲートパッドＧＰと、図示しないゲート電極（ＧＥ）と、ゲートパッドＧＰとゲート電極（ＧＥ）との間に接続された内蔵ゲート抵抗（抵抗素子）Ｒｇが設けられている。内蔵ゲート抵抗Ｒｇは、例えばドープドポリシリコン（Doped Poly-Si）により構成されている。
図２に示す様に、基板ＳＵＢの裏面ＢＳにＩＧＢＴのｎ型フィールドストップ層ＦＳＬとｐ型コレクタ層ＣＬとが形成されている。ｐ型コレクタ層ＣＬの下側にはコレクタ電極ＣＥが全面的に形成されているが、図２では、その図示を省略し、○印として描いている。また、図２において、セル形成領域ＲＣＬについては、図面の複雑さを避けるため、ｎ型ドリフト層ＤＬに形成されたトレンチエミッタＴＥ、トレンチゲートＴＧ、および、ｐ型フローティング層ＦＬの３つの構成のみ描いている。また、エミッタ電極ＥＥが、層間絶縁膜ＩＬの上側に形成されている。セル周辺接続領域ＲＰ０には、セル形成領域ＲＣＬを取り巻くように、環状のＰ型ウエル領域Ｐ０がｎ型ドリフト層ＤＬに設けられている。Ｐ型ウエル領域Ｐ０の両端は、エミッタコンタクトＥＥＣを介してエミッタ電極ＥＥに電気的に接続されている。チップ外周領域部ＰＥＲには、環状のＰ型ウエル領域Ｐ０の外側に、環状の複数のｐ型フローティングフィールドリングＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５がｎ型ドリフト層ＤＬに設けられている。フローティングフィールドリングＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５のそれぞれは、フィールドプレートＦＰ１、ＦＰ２、ＦＰ３、ＦＰ４，ＦＰ５に接続されている。ｐ型フローティングフィールドリングＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５の外側には、環状のチャネルストッパーＰＧがｎ型ドリフト層ＤＬに設けられている。チャネルストッパーＰＧは、ガードリングＧＲに接続されている。チャネルストッパーＰＧはｎ型層とされ、コレクタ電位とされている。チップ外周領域部ＰＥＲの第１方向Ｘの幅は４００～６００μｍ程度であり、Ｐ型ウエル領域Ｐ０の両端のエミッタコンタクトＥＥＣの第１方向Ｘの間隔は１～４ｍｍ程度である。図１に示す様に、第１方向Ｘの幅が４００～６００μｍの様な幅の広いＰ型ウエル領域Ｐ０の上側には、内蔵抵抗ＲｇやゲートパットＧＰが設けられている。
複数の半導体装置１００が形成された半導体ウエハは、ダイシング工程により個片化されて、おのおのがＩＧＢＴを含む複数の半導体装置１００が形成される。ここで、図２に示す様に、ダイシング工程におけるダメージ（チッピング等）が原因で、半導体チップＣＨＩＰの側面（または基板ＳＵＢの側面）の裏面側に、ダメージ層ＤＭＬが形成される場合がある。このダメージ層ＤＭＬがｎ型フィールドストップ層ＦＳＬとｐ型コレクタ層ＣＬとにより構成されるＰＮ接合部分にまで達すると、このＰＮ接合がショートし、エミッタ電極ＥＥとコレクタ電極ＣＥとの間に、図２に示す様に、リークパスＰＴＨが形成されることを本発明者らは見出した。このリークパスＰＴＨは、エミッタ電極ＥＥ、Ｐ型ウエル領域Ｐ０、ｎ型ドリフト層ＤＬ、ｎ型フィールドストップ層ＦＳＬ、ダメージ層ＤＭＬ、および、コレクタ電極ＣＥを通過する経路とされ、Ｐ型ウエル領域Ｐ０とｎ型ドリフト層ＤＬとによって寄生ダイオードＤｓが構成される。
エミッタ電極ＥＥの電位がコレクタ電極ＣＥの電位より高くなる逆バイアス時において、このリークパスＰＴＨの経路中の寄生ダイオードＤｓが動作する。寄生ダイオードＤｓが動作した時の電子電流は、ダメージ層ＤＭＬ、ｎ型ドリフト層ＤＬより不純物濃度の濃いｎ型フィールドストップ層ＦＳＬを経由し、Ｐ型ウエル領域Ｐ０の下側のｎ型ドリフト層ＤＬを最短距離で通過してエミッタ電極ＥＥ側へ流れる。これにより、ＩＧＢＴのコレクタ・エミッタ間の逆バイアスリーク不良が発生する。
また、寄生ダイオードＤｓが動作している逆バイアス状態から、ＩＧＢＴをオン状態にさせて、コレクタ電極ＣＥの電位がエミッタ電極ＥＥの電位より高くなる順バイアス状態へ高速にスイッチングさせると、内蔵ゲート抵抗Ｒｇの下側に位置する酸化膜ＯＸＬが破壊される場合があることも、発明者らは見出した。
ＩＧＢＴの製造プロセスにおけるダイシング工程において、ＰＮ接合部分に達するようなダメージ層ＤＭＬを完全に無くすことができれば、逆バイアス時における寄生ダイオードＤｓの動作を抑制することできる。しかしながら、特に高電圧、大電流を扱うＩＧＢＴは、通常のＬＳＩチップと比較してチップ面積が大きく（例えば１０ｍｍ×１０ｍｍ以上）、ダイシングされる辺の長さも比較的長いので、ダメージ層ＤＭＬを完全に無くすことは、現実的に非常に困難である。
本開示の課題は、ＩＧＢＴを有する半導体装置の逆バイアス時のリーク不良の発生を抑制し、高速スイッチングに対応可能な技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
一実施の形態に係る半導体装置は、シリコン基板の裏面にｐ型コレクタ層とｎ型フィールドストップ層とを含むＩＧＢＴを有する。ｎ型フィールドストップ層は、ｎ型フィールドストップ層の第１端部がシリコン基板の第１側面から所定の距離だけ離れるように、ｐ型コレクタ層の上側に選択的に設けられ、シリコン基板の第１側面とｎ型フィールドストップ層の第１端部との間には、ｎ型ドリフト層が設けられる。ｎ型ドリフト層の不純物濃度は、ｎ型フィールドストップ層の不純物濃度と比較して薄い。
上記一実施の形態に係る半導体装置によれば、ＩＧＢＴを有する半導体装置の逆バイアス時のリーク不良の発生が抑制でき、高速スイッチングに対応することが可能な技術を提供できる。
図１は、ＩＧＢＴを含む半導体装置の模式的な平面図である。 図２は、図１のＡ－Ａ線に沿う断面図である。 図３は、実施形態１に係るＩＧＢＴを含む半導体装置の平面図である。 図４は、図３のＢ－Ｂ線に沿う半導体装置の模式的な断面図である。 図５は、実施形態１に係るＩＧＢＴを含む半導体装置の要部断面図である。 図６は、実施形態２に係るＩＧＢＴを含む半導体装置の平面図である。 図７は、図６のＣ－Ｃ線に沿う半導体装置の模式的な断面図である。 図８は、一実施の形態に係るＩＧＢＴを有する半導体装置のセル構造を説明する要部断面図である。 図９は、一実施の形態に係るＩＧＢＴを有する半導体装置の平面図である。 図１０は、セル形成領域を説明する図であり、図９の領域ＲＲの模式的な拡大平面図である。 図１１は、図９のＤ－Ｄ線に沿う模式的な断面図である。 図１２は、一実施の形態に係るＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。 図１３は、図１２に続く製造方法を説明する断面図である。 図１４は、図１３に続く製造方法を説明する断面図である。 図１５は、図１４に続く製造方法を説明する断面図である。 図１６は、一実施の形態に係るＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。 図１７は、図１６に続く製造方法を説明する断面図である。 図１８は、図１７に続く製造方法を説明する断面図である。 図１９は、図１８に続く製造方法を説明する断面図である。 図２０は、ステンシルマスクを利用した一実施の形態に係るＩＧＢＴの製造方法を説明する平面図である。 図２１は、ステンシルマスクを利用したｎ型フィールドストップ層ＦＳＬ１の製造方法を説明する要部断面図である。 図２２は、ステンシルマスクを利用したｎ型フィールドストップ層ＦＳＬ２の製造方法を説明する要部断面図である。 図２３は、ＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。 図２４は、図２３に続く製造方法を説明する断面図である。 図２５は、図２４に続く製造方法を説明する断面図である。 図２６は、図２５に続く製造方法を説明する断面図である。 図２７は、変形例１に係る半導体装置の裏面の構造例１を説明する断面図である。 図２８は、変形例１に係る半導体装置の裏面の構造例２を説明する断面図である。 図２９は、変形例１に係る半導体装置の製造方法を説明する断面図である。 図３０は、図２９に続く製造方法を説明する断面図である。 図３１は、変形例２に係る半導体装置の裏面の構造例１を説明する断面図である。 図３２は、変形例２に係る半導体装置の裏面の構造例２を説明する断面図である。 図３３は、変形例２に係る半導体装置の製造方法を説明する断面図である。 図３４は、図３３に続く製造方法を説明する断面図である。 図３５は、図３４に続く製造方法を説明する断面図である。 図３６は、図３５に続く製造方法を説明する断面図である。 図３７は、モータ駆動回路の一例を示す回路ブロック図である。 図３８は、図３７のＵ相に対応するＩＧＢＴとダイオードの動作を説明する回路図である。 図３９は、ＩＧＢＴ内に構成された寄生ダイオードを説明する断面図である。 図４０は、図３８のハイサイド側のＩＧＢＴに構成された寄生ダイオードを説明する等価回路図である。 図４１は、距離ＬＳを変化させた場合における逆バイアス時の寄生ダイオードの特性を示すグラフである。 図４２は、逆バイアス状態から順バイアス状態へ高速にコレクタ電位を印加したときのスイッチング波形を示すグラフである。
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
ＩＧＢＴを有する半導体装置の逆バイアス時のリーク不良の発生を抑制するためには、ダメージ層ＤＭＬが基板ＳＵＢに形成された場合であっても、逆バイアス時に寄生ダイオードＤｓを動作させないようにするのが有効な手法である。寄生ダイオードＤｓを動作させないようにする手法について、代表的な２つの実施の形態を以下説明する。
（実施形態１）
実施形態１では、平面視において、ｎ型フィールドストップ層を半導体チップの全面に設けずに、ｎ型フィールドストップ層の１側面を半導体チップの１側面から所定の距離（ＬＳ）だけ離して設けるものである。図３は、実施形態１に係るＩＧＢＴを含む半導体装置の平面図である。図４は、図３のＢ－Ｂ線に沿う半導体装置の模式的な断面図である。図５は、実施形態１に係るＩＧＢＴを含む半導体装置の要部断面図である。
図３が図１と異なる点は、ｎ型フィールドストップ層ＦＳＬ１の１端部Ｓ１ＦＳが半導体チップＣＨＩＰの第１側面ＳＤ１から所定の距離ＬＳだけ離して設けられている点である。半導体チップＣＨＩＰ（または、基板ＳＵＢ）は、平面視において、矩形形状の構成とされ、第１側面ＳＤ１と、第１側面ＳＤ１に対向する第２側面ＳＤ２と、第１側面ＳＤ１と第２側面ＳＤ２との間に設けられた第３側面ＳＤ３と、第３側面ＳＤ３に対向する第４側面ＳＤ４と、を有する。第１側面ＳＤ１、第２側面ＳＤ２、第３側面ＳＤ３および第４側面ＳＤ４は、ダイシング工程によって切断されたダイシング面（切断面）である。第１側面ＳＤ１は、内蔵ゲート抵抗（抵抗素子）ＲｇやゲートパッドＧＰに比較的近い側面と言うことができる。図３の他の構成は、図１と同じであるので、重複する説明は省略する。
図４には、半導体チップＣＨＩＰの裏面ＢＳの構成例を説明する為の図であり、図面の複雑さを避けるため、半導体チップＣＨＩＰの表面ＵＳ側の構成の図示は省略されている。図４に示す様に、ｐ型コレクタ層ＣＬは、半導体チップＣＨＩＰの裏面ＢＳに全体的に設けられているのに対し、ｎ型フィールドストップ層ＦＳＬ１は、ｎ型フィールドストップ層ＦＳＬ１の第１端部Ｓ１ＦＳが半導体チップＣＨＩＰの第１側面ＳＤ１から所定の距離ＬＳだけ離れるように、ｐ型コレクタ層ＣＬの上側（または内側）に選択的に設けられている。つまり、半導体チップＣＨＩＰの第１側面ＳＤ１とｎ型フィールドストップ層ＦＳＬ１の第１端部Ｓ１ＦＳとの間には、ｎ型フィールドストップ層ＦＳＬ１の不純物濃度と比較して薄い不純物濃度のｎ型ドリフト層ＤＬが存在している。したがって、ｎ型ドリフト層ＤＬの抵抗値は、ｎ型フィールドストップ層ＦＳＬ１の抵抗値と比較して、高いことになる。
図５には、ダメージ層ＤＭＬが半導体チップＣＨＩＰの第１側面ＳＤ１に存在する場合のリークパスＰＴＨ１の状態が模式的に示されている。図５に示すリークパスＰＴＨ１が図２に示すリークパスＰＴＨと異なる点は、半導体チップＣＨＩＰの第１側面ＳＤ１とｎ型フィールドストップ層ＦＳＬ１の１端部Ｓ１ＦＳとの間に存在するｎ型ドリフト層ＤＬの部分が寄生抵抗Ｒｓとして示されている点である。コレクタ電極ＣＥから寄生ダイオードＤｓのカソードに至るリークパスＰＴＨ１の経路中に、寄生抵抗Ｒｓが挿入されている。
したがって、エミッタ電極ＥＥの電位がコレクタ電極ＣＥの電位より高くなる逆バイアス時において、寄生抵抗Ｒｓには電圧降下が発生する為、寄生ダイオードＤｓのアノードとカソードとの間の電位が、寄生ダイオードＤｓのしきい値またはしきい値以上の電位に達することを防止する。その結果、ダメージ層ＤＭＬが半導体チップＣＨＩＰ（基板ＳＵＢ）の第１側面ＳＤ１に存在する場合であっても、逆バイアス時に寄生ダイオードＤｓを動作させないようにすることができるので、ＩＧＢＴを有する半導体装置１００の逆バイアス時のリーク不良の発生を抑制できる。また、寄生ダイオードＤｓが動作しないので、逆バイアス状態から順バイアス状態へ高速にスイッチングさせた場合でも、内蔵ゲート抵抗Ｒｇの下側に位置する酸化膜ＯＸＬが破壊されることが抑制される。したがって、高速スイッチングに対応可能なＩＧＢＴを有する半導体装置１００を提供できる。
ここで、図５を用いて、所定の距離ＬＳの値の範囲について説明する。図５において、図２で説明したと同様に、チップ外周領域部ＰＥＲの第１方向Ｘの幅は４００～６００μｍ程度であり、Ｐ型ウエル領域Ｐ０の両端のエミッタコンタクトＥＥＣの第１方向Ｘの間隔は１～４ｍｍ程度である。ダメージ層ＤＭＬがダイシング工程時のチッピングであるとした場合、ダメージ層ＤＭＬの第１方向Ｘの幅は、概ね２０μｍ程度である。これを考慮すると、所定の距離ＬＳの値は３０μｍ（２０μｍ＋１０μｍ）程度以上とするのが良い。一方、ｎ型フィールドストップ層ＦＳＬ１を所定の距離ＬＳだけ削除すると、コレクタ電極ＣＥの電位がエミッタ電極ＥＥの電位より高くなる順バイアス時に、パンチスルーが懸念されるが、順バイアス時は、図５に細かい点線で示す様に空乏層ＤＥＬが広がるため、半導体チップＣＨＩＰの第１側面ＳＤ１側にｎ型フィールドストップ層ＦＳＬ１が無くとも問題ない。例えば、図５に示す様なチップ外周領域部ＰＥＲのｐ型フローティングフィールドリングＰ１－Ｐ５を有するフローティングフィールドリング構造では、ｎ型フィールドストップ層ＦＳＬ１を半導体チップＣＨＩＰの第１側面ＳＤ１から２００～３００μｍ程度まで離すことも可能である。したがって、所定の距離ＬＳの値の範囲は、３０～３００μｍ程度、より好ましくは、３０～２００μｍ程度とするのが良い。
（実施形態２）
実施形態２では、平面視において、ｎ型フィールドストップ層の４端部を半導体チップの４側面から所定の距離（ＬＳ）だけ離して設けるものである。図６は、実施形態２に係るＩＧＢＴを含む半導体装置の平面図である、図７は、図６のＣ－Ｃ線に沿う半導体装置の模式的な断面図である。
図６に示す様に、ｎ型フィールドストップ層ＦＳＬ２は、第１端部Ｓ１ＦＳと、第１端部Ｓ１ＦＳに対向する第２端部Ｓ２ＦＳと、第１端部Ｓ１ＦＳと第２端部Ｓ２ＦＳとの間に設けられた第３端部Ｓ３ＦＳと、第３端部Ｓ３ＦＳに対向する第４端部Ｓ４ＦＳと、を有する。図６および図７に示す様に、ｎ型フィールドストップ層ＦＳＬ２の第１端部Ｓ１ＦＳと半導体チップＣＨＩＰの第１側面ＳＤ１との間は、所定の距離ＬＳだけ離れている。同様に、ｎ型フィールドストップ層ＦＳＬ２の第２端部Ｓ２ＦＳと半導体チップＣＨＩＰの第２側面ＳＤ２との間、ｎ型フィールドストップ層ＦＳＬ２の第３端部Ｓ３ＦＳと半導体チップＣＨＩＰの第３側面ＳＤ３との間、および、ｎ型フィールドストップ層ＦＳＬ２の第４端部Ｓ４ＦＳと半導体チップＣＨＩＰの第４側面ＳＤ４との間も、所定の距離ＬＳだけ離れている。つまり、ｎ型フィールドストップ層ＦＳＬ２の第１端部Ｓ１ＦＳと半導体チップＣＨＩＰの第１側面ＳＤ１との間、および、ｎ型フィールドストップ層ＦＳＬ２の第２端部Ｓ２ＦＳと半導体チップＣＨＩＰの第２側面ＳＤ２との間には、ｎ型フィールドストップ層ＦＳＬ２の不純物濃度と比較して薄い不純物濃度のｎ型ドリフト層ＤＬが存在している。同様に、ｎ型フィールドストップ層ＦＳＬ２の第３端部Ｓ３ＦＳと半導体チップＣＨＩＰの第３側面ＳＤ３との間、および、ｎ型フィールドストップ層ＦＳＬ２の第４端部Ｓ４ＦＳと半導体チップＣＨＩＰの第４側面ＳＤ４との間には、ｎ型フィールドストップ層ＦＳＬ２の不純物濃度と比較して薄い不純物濃度のｎ型ドリフト層ＤＬが存在している。ｎ型フィールドストップ層ＦＳＬ２は、ｎ型フィールドストップ層ＦＳＬ２の第１端部Ｓ１ＦＳ～第４端部Ｓ４ＦＳが半導体チップＣＨＩＰの第１側面ＳＤ１～第４端部Ｓ４ＦＳから所定の距離ＬＳだけ離れるように、ｐ型コレクタ層ＣＬの上側に選択的に設けられている。
実施形態１で説明した様に、所定の距離ＬＳの値は、３０～３００μｍ程度、より好ましくは、３０～２００μｍ程度とするのが良い。４つの所定の距離ＬＳのそれぞれは、同一の値としても良いが、同一の値とする必要はなく、３０～２００μｍ程度の範囲内において異なる値とされてももちろん良い。
実施形態２によれば、ダメージ層ＤＭＬが半導体チップＣＨＩＰ（基板ＳＵＢ）の第１側面ＳＤ１、第２側面ＳＤ２、第３側面ＳＤ３、第４側面ＳＤ４のどの側面に存在する場合であっても、逆バイアス時に寄生ダイオードＤｓを動作させないようにすることができる。これにより、ＩＧＢＴを有する半導体装置の逆バイアス時のリーク不良の発生を抑制できる。また、実施形態１と同様に、高速スイッチングに対応可能なＩＧＢＴを有する半導体装置１００を提供できる。
（ＩＥ型ＩＧＢＴを含む半導体装置の構成例）
図８に、図３および図４で説明したｎ型フィールドストップ層ＦＳＬ１を有するＩＥ型ＩＧＢＴの一例を示す。図８に示すように、ＩＥ型ＩＧＢＴを含む半導体装置（以下、ＩＥ型ＩＧＢＴとも言う）１００は、ｎ型シリコンで形成された基板ＳＵＢの主面ＵＳ側に、トレンチゲートＴＧ、トレンチエミッタＴＥ、ｐ型ベース層ＢＬ、ｎ型エミッタ層ＥＬ、ｐ型フローティング層ＦＬ及びｎ型ホールバリア層ＨＢＬを有する。ＩＥ型ＩＧＢＴ１００は、更に、ｎ型ホールバリア層ＨＢＬの下部に配置されたｎ型ドリフト層ＤＬと、ｎ型ドリフト層ＤＬの下部に配置されたｎ型フィールドストップ層ＦＳＬ１と、ｎ型フィールドストップ層ＦＳＬ１の下部に配置されたｐ型コレクタ層ＣＬと、ｐ型コレクタ層ＣＬの下部に配置されたコレクタ電極ＣＥを有する。ｐ型ベース層ＢＬとｎ型エミッタ層ＥＬには、層間絶縁膜ＩＬに形成された接続孔ＣＨ１を介して、エミッタ電極ＥＥが電気的に接続されている。尚、符号ＢＣは、ｐ型ベース層ＢＬの表面に形成された高濃度のｐ型ベースコンタクト層である。また、エミッタ電極ＥＥは、層間絶縁膜ＩＬに形成された接続孔ＣＨ２を介して、トレンチエミッタＴＥ間に形成されたｐ型ベース層ＢＬと、トレンチエミッタＴＥとに電気的に接続されている。絶縁膜ＦＰＦがエミッタ電極ＥＥの上側に形成されている。絶縁膜ＦＰＦは、例えばポリイミドを主要な成分とする有機絶縁膜などからなるファイナルパッシべーション膜である。
ＩＥ型ＩＧＢＴ１００は、ｐ型フローティング層ＦＬをソース領域、ｐ型ベース層ＢＬをドレイン領域、トレンチエミッタＴＥをゲート電極とする寄生Ｐチャネル型ＭＯＳＦＥＴを内蔵している。ｎ型ホールバリア層ＨＢＬは、寄生Ｐチャネル型ＭＯＳＦＥＴのチャネル形成領域を構成する。この寄生Ｐチャネル型ＭＯＳＦＥＴによって、ＩＧＢＴのスイッチング時にｐ型フローティング層ＦＬに蓄積されたホールが、エミッタ電極ＥＥに短い経路で排出されることにより、スイッチング時間を短縮することができる。また、ｐ型フローティング層ＦＬの電位変動が抑制されるので、トレンチゲートＴＧの電位が安定化し、スイッチング時のスイッチング損失を抑制することができる。これらの効果に加えて、ＩＥ型ＩＧＢＴ１００は、ｎ型フィールドストップ層ＦＳＬ１を有しているので、エミッタ・コレクタ間の逆バイアス時の電流リークを抑制することができる。
以下、ＩＥ型ＩＧＢＴ１００を構成する半導体層、絶縁膜、電極の材料及び形状を簡単に説明する。
まず、基板ＳＵＢは、リン（Ｐ）等のｎ型不純物が導入された単結晶シリコンで形成され、不純物濃度は、例えば２×１０１４ｃｍ－３程度であり、この濃度がドリフト層ＤＬの不純物濃度となっている。また、基板ＳＵＢの厚さは、例えば４５０μｍ～１，０００μｍ程度である。
ｎ型ホールバリア層ＨＢＬは、基板ＳＵＢの表面ＵＳ側からｎ型不純物を導入することによって形成される。このｎ型不純物の導入は、例えばイオン種をリンとし、ドーズ量を６×１０１２ｃｍ－２程度とし、注入エネルギーを２００ｋｅＶ程度としたイオン注入を好適なものとして例示することができる。また、ｎ型ホールバリア層ＨＢＬは、ＩＥ型ＩＧＢＴの動作時に、正孔がｐ型ベース層ＢＬに達して排出されることを抑制し、正孔に対しバリアとして機能する。ｎ型ホールバリア層ＨＢＬの不純物濃度は、ｎ型ドリフト層ＤＬにおけるｎ型の不純物濃度よりも高く、かつ、後述するｎ型エミッタ層ＥＬのｎ型の不純物濃度よりも低く設定される。
ｐ型フローティング層ＦＬは、基板ＳＵＢの表面ＵＳ側からｐ型不純物を導入することによって形成される。このｐ型不純物の導入は、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３．５×１０１３ｃｍ－２程度とし、注入エネルギーを７５ｋｅＶ程度としたイオン注入を好適なものとして例示することができる。
トレンチゲートＴＧ及びトレンチエミッタＴＥは、基板ＳＵＢの主面にエッチングによって形成されたトレンチ内に埋め込むように形成されたｎ型不純物ドープの多結晶シリコン層で構成されている。トレンチゲートＴＧ及びトレンチエミッタＴＥは、ゲート絶縁膜ＧＩによって、基板ＳＵＢに形成された半導体層と電気的に分離されている。ゲート絶縁膜ＧＩの厚さは、例えば０．１０～０．１２μｍ程度である。
トレンチの深さ及び幅は、例えば、３．０μｍ及び０．５～１．０μｍを好適な値として例示することができる。また、トレンチは、平面視において、ストライプ状に形成され、トレンチゲートＴＧ及びトレンチエミッタＴＥの各々は、ホールバリア層ＨＢＬを挟むように互い対向するように配置され、トレンチゲートＴＧとトレンチエミッタＴＥの間にｐ型フローティング層ＦＬが配置される。ｐ型フローティング層ＦＬの厚さ（または、深さ）は、例えば、４～５μｍを好適な値として例示することができ、ｐ型フローティング層ＦＬの底面部はトレンチの底面部を覆うように形成され、トレンチゲートＴＧの底面における電界集中を緩和する。
ｐ型ベース層ＢＬは、基板ＳＵＢの表面ＵＳ側からｐ型不純物を導入することによって形成される。このｐ型不純物の導入は、例えばイオン種をボロンとし、ドーズ量を３×１０１３ｃｍ－２程度とし、注入エネルギー７５ｋｅＶ程度とするイオン注入を好適なものとして例示することができる。
ｐ型ベース層ＢＬは、トレンチゲートＴＧの一側面にゲート絶縁膜ＧＩを介して接するように、ｎホールバリア層ＨＢＬ上に形成される。また、ｐ型ベース層ＢＬは、トレンチエミッタＴＥの一側面にゲート絶縁膜ＧＩを介して接するように、ｎホールバリア層ＨＢＬ上に形成される。
ｎ型エミッタ層ＥＬは、ｐ型ベース層ＢＬの表面にｎ型不純物を導入することによって形成される。このｎ型不純物の導入は、例えばイオン種を砒素とし、ドーズ量を５×１０１５ｃｍ－２程度とし、注入エネルギー８０ｋｅＶ程度のイオン注入を好適なものとして例示することができる。
層間絶縁膜ＩＬは、ｎ型エミッタ層ＥＬ、ｐ型ベース層ＢＬ、ｐ型フローティング層ＦＬを覆うように基板ＳＵＢの主面上に形成される。層間絶縁膜ＩＬは、例えばＣＶＤ法等により形成されたＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜である。層間絶縁膜ＩＬの厚さは、例えば０．６μｍ程度である。この層間絶縁膜ＩＬの材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ－ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、またはこれらの複合膜等を好適なものとして例示することができる。
層間絶縁膜ＩＬには、接続孔ＣＨ１及びＣＨ２が形成されている。接続孔ＣＨ１及びＣＨ２は、例えば、例えばＡｒガス、ＣＨＦ３ガス等を使用する異方性ドライエッチングで形成することができる。異方性ドライエッチングにより、接続孔ＣＨ１及びＣＨ２から露出する基板ＳＵＢの主面の一部がエッチングされ、ｐ型ベース層ＢＬおよびトレンチエミッタＴＥの途中まで達する接続孔ＣＨ１及びＣＨ２が形成される。
ｐ型ベースコンタクト層ＢＣは、接続孔ＣＨ１及びＣＨ２を通して、基板ＳＵＢの表面にｐ型不純物を導入することにより形成することができる。このｐ型不純物の導入は、例えばイオン種をボロンとし、ドーズ量を１×１０１５ｃｍ－２程度とし、注入エネルギー１００ｋｅＶ程度とするイオン注入を好適なものとして例示することができる。
エミッタ電極ＥＥは、接続孔ＣＨ１及びＣＨ２の内部を含む層間絶縁膜ＩＬ上に形成される。エミッタ電極ＥＥは、例えば以下のような手順で、積層膜として形成される。まず、例えばスパッタリング法により、基板ＳＵＢの主面上に、バリアメタル膜としてチタンタングステン膜を形成する。チタンタングステン膜の厚さは、例えば０．２μｍ程度である。
次に、例えば６００℃程度、１０分程度のシリサイドアニールを窒素雰囲気において実行した後、チタンタングステン膜上の全面に、接続孔ＣＨ１及びＣＨ２の内部を埋め込むように、例えばスパッタリング法により、アルミニウム系金属膜を形成する。アルミニウム系金属膜は、例えば数％シリコンが添加されたアルミニウム膜で構成され、厚さは、５μｍ程度である。
次に、レジストパターンをマスクとしたドライエッチング法により所定のパターンに加工することによって、チタンタングステン膜とアルミニウム系金属膜の積層膜からなるエミッタ電極ＥＥを形成することができる。このドライエッチングのガスとしては、例えばＣｌ２／ＢＣｌ３ガス等を、好適なものとして例示することができる。
エミッタ電極ＥＥは、層間絶縁膜ＩＬを介して、ｎ型エミッタ層ＥＬ、ｐ型ベースコンタクト層ＢＣ及びトレンチエミッタＴＥの夫々に電気的に接続される。
次に、ファイナルパッシベーション膜ＦＰＦがエミッタ電極ＥＥの上側および層間絶縁膜ＩＬの上側に形成される。ファイナルパッシベーション膜ＦＰＦは、たとえば、ポリイミドを主要な成分とする有機膜であり、たとえば、厚さ１０μｍ程度である。ファイナルパッシベーション膜ＦＰＦは、この有機膜をエミッタ電極ＥＥの上側および層間絶縁膜ＩＬの上側へ全面的に塗布し、通常のリソグラフィによって、エミッタパッドＥＰの部分とゲートパッドＧＰの部分とを開口することによって形成される。
ファイナルパッシベーション膜ＦＰＦの形成の後、基板ＳＵＢの裏面ＢＳ側は、例えば以下のような処理が施される。
基板ＳＵＢの裏面ＢＳに対して、バックグラインディング処理を施すことによって、基板ＳＵＢの最初の厚さである８００μｍ程度の厚さを、必要に応じて、例えば３０μｍ～２００μｍ程度に薄型化する。ＩＥ型ＩＧＢＴ１００の耐圧を例えば６００Ｖ程度に設計する場合、基板ＳＵＢの最終的な厚さを７０μｍ程度に設定することが好ましい。また、必要に応じて、バックグラインディング処理のダメージ除去のために、ケミカルエッチングを裏面ＢＳに施すことができる。
次に、薄型化された基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、Ｎ型不純物を選択的に導入することによって、ｎ型フィールドストップ層ＦＳＬ１を形成する。このときのイオン注入条件としては、例えばイオン種をリンＰとし、ドーズ量を５×１０１２～１×１０１３ｃｍ－２程度とし、注入エネルギー３００～４００ｋｅＶ程度を、好適なものとして例示することができる。
次に、薄型化された基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、Ｐ型不純物を導入することによって、ｐ型コレクタ層ＣＬを形成する。ｐ型コレクタ層ＣＬを形成するためのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を１～３×１０１３ｃｍ－２程度とし、注入エネルギー２０～１００ｋｅＶ程度を、好適なものとして例示することができる。なお、Ｎ型不純物およびＰ型不純物を順次導入し、基板ＳＵＢの裏面ＢＳに対して、レーザアニールを実施して、ｎ型フィールドストップ層ＦＳＬ１、および、ｐ型コレクタ層ＣＬを形成しても良い。
次に、例えばスパッタリング法により、ｐ型コレクタ層ＣＬの表面に、コレクタ電極ＣＥを形成する。コレクタ電極ＣＥは、例えば、基板ＳＵＢの裏面ＢＳから順にアルミニウム（Ａｌ）層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層等の積層膜により、形成することができる。
上記製造プロセスにより、図８に示したＩＥ型ＩＧＢＴを製造することができる。ここで、デバイス構造をより具体的に例示するために、デバイス各部の主要寸法の一例を示す。
トレンチエミッタＴＥとトレンチゲートＴＧのトレンチピッチ間隔ＴＰＰは約２μｍ～３μｍ程度、ｐ型フローティング層ＦＬの幅ＦＬＬは約６～９μｍ程度であり、夫々は、所謂セルピッチ及びセル間ピッチである。また、ｎ型エミッタ層ＥＬの深さは、２００ｎｍ程度、ｐ型ベース層ＢＬの深さは、０．６～１．０μｍ程度、ｐ型フローティング層ＦＬの深さは、４～５μｍ程度である。また、ｎ型フィールドストップ層ＦＳＬの厚さは、１．５～２．０μｍ程度、ｐ型コレクタ層ＣＬの厚さは、０．５～１．０μｍ程度である。なお、基板ＳＵＢの厚さは求められる耐圧に応じて変えることが可能である。基板ＳＵＢの厚さは、例えば、耐圧１２００ボルトでは、１２０μｍ程度、耐圧６００ボルトでは、７０μｍ程度を好適な値として例示できる。
図９は、一実施の形態に係るＩＧＢＴを有する半導体装置の平面図である。図１０は、セル形成領域を説明する図であり、図９の領域ＲＲの模式的な拡大平面図である。図１１は、図９のＤ－Ｄ線に沿う模式的な断面図である。
ＩＥ型ＩＧＢＴ１００は、図９に示すように、矩形形状の半導体チップＣＨＩＰの外周部（チップ外周領域部とも言う）ＰＥＲの上面には、環状のチャネルストッパーＰＧと接続された環状のガードリングＧＲが設けられている。ガードリングＧＲの内側には、環状のフローティングフィールドリング（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５）などと接続された数本（単数または複数）の環状のフィールドプレートＦＰ（ＦＰ１、ＦＰ２、ＦＰ３、ＦＰ４、ＦＰ５）が設けられている。ガードリングＧＲおよびフィールドプレートＦＰは、例えばアルミニウムを主要な構成要素とする金属膜により構成される。図９では、図面の簡素化の為、環状のフィールドプレートＦＰの内、ＦＰ４，ＦＰ５の図示は省略されている。
環状のフィールドプレートＦＰの内側であって、半導体チップＣＨＩＰの活性部の主要部には、セル形成領域ＲＣＬが設けられており、半導体チップＣＨＩＰの活性部の上面には、半導体チップＣＨＩＰの外周部ＰＥＲの近傍までエミッタ電極ＥＥが設けられている。エミッタ電極ＥＥは、例えばアルミニウムを主要な構成要素とする金属膜により構成される。エミッタ電極ＥＥの中央部は、ボンディングワイヤなどを接続するためのエミッタパッドＥＰとなっている。エミッタパッドＥＰは、ファイナルパッシベーション膜ＦＰＦに開口部を設けることにより、形成されている。
ゲート配線ＧＬがエミッタ電極ＥＥとエミッタ電極ＥＥとの間等に配置されており、ゲート配線ＧＬは、ゲート抵抗Ｒｇを介してゲート電極ＧＥに接続されている。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜により構成される。ゲート電極ＧＥの中央部は、ボンディングワイヤなどを接続するためのゲートパッドＧＰとなっている。ゲートパッドＧＰは、ファイナルパッシベーション膜ＦＰＦに開口部を設けることにより、形成されている。ゲート抵抗Ｒｇは、例えば所望の濃度の不純物が導入された多結晶シリコンを主要な構成要素とする抵抗膜により構成される。
図９に示す構成例では、３本のゲート配線ＧＬが第１方向Ｘに沿う様に延在して配置され、この第１方向Ｘに延在する３本のゲート配線ＧＬが第１方向Ｘと交差する第２方向Ｙに沿って延在して配置され２本のゲート配線ＧＬに接続されるようになっている。第１方向Ｘに延在する３本のゲート配線ＧＬは、図示されていないが、この３本のゲート配線ＧＬの形成領域の下側において、トレンチゲートＴＧのトレンチ内に埋め込まれたｎ型不純物ドープの多結晶シリコン層に電気的に接続されている。
次に、図１０を用いて、セル形成領域ＲＣＬの構成例を説明する。図１０のＢ－Ｂ線に沿う断面図は、図８に示すＩＥ型ＩＧＢＴの断面図に対応する。セル形成領域ＲＣＬは、活性セル領域ＲＣａと、非活性領域Ｒｉａと、ホールコレクタセル領域ＲＣｃと、を含む。活性セル領域ＲＣａ、非活性領域Ｒｉａ、ホールコレクタセル領域ＲＣｃのおのおのは、第２方向Ｙに沿う様に、ストライプ状に設けられている。また、活性セル領域ＲＣａ、非活性領域Ｒｉａ、ホールコレクタセル領域ＲＣｃ、非活性領域Ｒｉａの４つがこの順で１つのレイアウト単位とされて、第１方向Ｘに繰り返し配置されている。
活性セル領域ＲＣａには、活性セルＣａが形成される。図１０では、活性セルＣａとして、第２方向Ｙに、ストライプ状に形成された一対のトレンチゲートＴＧと、一対のトレンチゲートＴＧの間に設けられたｎ型エミッタ層ＥＬとが模式的に描かれている。ホールコレクタセル領域ＲＣｃには、ホールコレクタセルＣｃが形成される。ホールコレクタセルＣｃは、図８で説明したように、ｐ型フローティング層ＦＬをソース領域、ｐ型ベース層ＢＬをドレイン領域、ｎ型ホールバリア層ＨＢＬをチャネル形成領域、トレンチエミッタＴＥをゲート電極とする寄生Ｐチャネル型ＭＯＳＦＥＴである。図１０では、ホールコレクタセルＣｃとして、第２方向Ｙに、ストライプ状に形成された一対のトレンチエミッタＴＥと、一対のトレンチエミッタＴＥの間を接続する接続用トレンチエミッタＴＥａとが模式的に描かれている。非活性領域Ｒｉａには、図１０では、ｐ型フローティング層ＦＬが模式的に描かれている。なお、図８ように接続孔ＣＨ２を形成する場合は、接続用トレンチエミッタＴＥａは不要とすることができる。接続孔ＣＨ２を接続孔ＣＨ１の様に形成する場合、接続用トレンチエミッタＴＥａを設けるのが好ましい。
次に、図１１を用いて、ＩＥ型ＩＧＢＴ１００の断面図を説明する。なお、図１１では、ファイナルパッシベーション膜ＦＰＦ、コレクタ電極ＣＥの図示を省略している。また、セル形成領域ＲＣＬについては、図面の複雑さを避けるため、トレンチエミッタＴＥ、トレンチゲートＴＧ、および、ｐ型フローティング層ＦＬの３つの層のみ描いている。
セル形成領域ＲＣＬの周辺外部領域には、たとえば、これを取り巻くように、環状のＰ型ウエル領域（Ｐ型ウエル領域とも言う）Ｐ０が設けられている部分ＲＰ０（以下、セル周辺接合領域とも言う）があり、このＰ型ウエル領域Ｐ０は、エミッタ電極ＥＥに電気的に接続されている。環状のＰ型ウエル領域Ｐ０の外側には、環状の複数のｐ型フローティングフィールドリングＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５が設けられている。フローティングフィールドリングＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５のそれぞれは、フィールドプレートＦＰ１、ＦＰ２、ＦＰ３、ＦＰ４、ＦＰ５に接続されている。ｐ型フローティングフィールドリングＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５の外側には、環状のチャネルストッパーＰＧが設けられている。チャネルストッパーＰＧは、ガードリングＧＲに接続されている。半導体チップＣＨＩＰの外周部ＰＥＲとセル周辺接合領域ＲＰ０とは、セル形成領域ＲＣＬを囲む様に設けられた周辺領域と言うこともできる。
図１１に示す様に、ｐ型コレクタ層ＣＬの上側には、ｎ型フィールドストップ層ＦＳＬ１が選択的に形成されている。ｎ型フィールドストップ層ＦＳＬ１は、平面視において、図３および図４で説明した様に、ｎ型フィールドストップ層ＦＳＬ１を半導体チップの全面に設けずに、ｎ型フィールドストップ層ＦＳＬ１の１側面（第１端部Ｓ１ＦＳ）を半導体チップＣＨＩＰの１側面（第１側面ＳＤ１）から所定の距離ＬＳだけ離して設けるものである。図１１に示すｎ型フィールドストップ層ＦＳＬ１は、図６および図７に示すｎ型フィールドストップ層ＦＳＬ２に置き換えることが可能である。
（製造方法）
ＩＥ型ＩＧＢＴ１００の製造方法の概要について説明する。ＩＥ型ＩＧＢＴ１００の製造方法では、基本的に、以下の工程Ａ－Ｄを含む。
工程Ａ（シリコン基板準備工程）：
この工程Ａは、ｎ型エミッタ層ＥＬ、ｐ型ベース層ＢＬ、ｐ型ベースコンタクト層ＢＣ、トレンチゲートＴＧ、トレンチエミッタＴＥ、ｐ型フローティング層ＦＬ、ｎ型ホールバリア層ＨＢＬ、層間絶縁膜ＩＬ、ゲート電極ＧＥ，エミッタ電極ＥＥ、ファイナルパッシベーション膜ＦＰＦ等が第１主面ＵＳ側に形成されたシリコン基板ＳＵＢを準備する工程である。ここでのシリコン基板ＳＵＢは、租の裏面ＢＳがバックグラインディング処理されている場合もある。
工程Ｂ（ｐ型コレクタ層およびｎ型フィールドストップ層形成工程）：
この工程Ｂは、シリコン基板ＳＵＢの第１主面ＵＳと対向する第２主面ＢＳに、ｐ型コレクタ層ＣＬを形成し、ｐ型コレクタ層ＣＬの第１主面ＵＳの側に、ｎ型フィールドストップ層（ＦＳＬ１，ＦＳＬ２）を選択的に形成する工程である。本開示では、この工程について種々の製造方法が説明される。
工程Ｃ（コレクタ電極形成工程）：
この工程Ｃは、スパッタリング法により、ｐ型コレクタ層ＣＬに接続されたコレクタ電極ＣＥを形成する工程である。
工程Ｄ（ダイシング工程）：
この工程Ｄは、シリコン基板ＳＵＢをスクラブラインＳＣＬに沿って、たとえばダイシングブレードで切断する工程である。
以下、工程Ｂについて、いくつかの製造方法を説明する。
（両面アライナー装置を利用したｎ型フィールドストップ層ＦＳＬ１の製造方法）
次に、図１２～図１５を用いて、ｎ型フィールドストップ層ＦＳＬ１を有するＩＥ型ＩＧＢＴの製造方法を説明する。図１２は、ＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。図１３は、図１２に続く製造方法を説明する断面図である。図１４は、図１３に続く製造方法を説明する断面図である。図１５は、図１４に続く製造方法を説明する断面図である。ここでは、基板ＳＵＢの表面ＵＳ側に形成されるｎ型エミッタ層ＥＬ、ｐ型ベース層ＢＬ、ｐ型ベースコンタクト層ＢＣ、トレンチゲートＴＧ、トレンチエミッタＴＥ、ｐ型フローティング層ＦＬ、ｎ型ホールバリア層ＨＢＬ、層間絶縁膜ＩＬ、ゲート電極ＧＥ、エミッタ電極ＥＥ、ファイナルパッシベーション膜ＦＰＦ等は省略して説明する。
図１２に示す様に、バックグラインディング処理の後、両面アライナー装置を用い、基板ＳＵＢの裏面ＢＳに、裏面フォト工程によって、レジストＲＥを選択的に形成する。レジストＲＥの幅は、所定の距離ＬＳである。次に、ｎ型フィールドストップ層ＦＳＬ１を形成するため、基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、レジストＲＥをイオン注入のマスクとして用いてＮ型不純物を導入することによって、Ｎ型不純物導入層ＮＩを形成する。このときのイオン注入条件としては、例えばイオン種をリンＰとし、ドーズ量を５×１０１２～１×１０１３ｃｍ－２程度とし、注入エネルギー２００～４００ｋｅＶ程度である。
次に、図１３に示す様に、基板ＳＵＢの裏面ＢＳからレジストＲＥを除去する。そして、ｐ型コレクタ層ＣＬを形成するため、基板ＳＵＢの裏面ＢＳの全面に、例えばイオン注入法により、Ｐ型不純物を導入し、Ｐ型不純物注入層ＰＩを形成する。ｐ型コレクタ層ＣＬを形成するためのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を１×１０１３～３×１０１３ｃｍ－２程度とし、注入エネルギー２０～１００ｋｅＶ程度である。
その後、図１４に示す様に、基板ＳＵＢの裏面ＢＳに対して、レーザアニールＬＡを実施し、Ｐ型不純物注入層ＰＩとＮ型不純物注入層ＮＩとを活性化させて、図１５に示す様に、ｐ型コレクタ層ＣＬおよびｎ型フィールドストップ層ＦＳＬ１を形成する。
その後、図示しないが、コレクタ電極ＣＥが、スパッタリング法により、ｐ型コレクタ層ＣＬの表面に形成される。そして、ダイシング工程により、半導体ウエハをスクラブラインで個辺化することで、ＩＧＢＴを有する半導体装置が形成される。これにより、図３および図４で説明した様な、ｎ型フィールドストップ層ＦＳＬ１を有するＩＥ型ＩＧＢＴを形成することができる。
（両面アライナー装置を利用したｎ型フィールドストップ層ＦＳＬ２の製造方法）
次に、図１６～図１９を用いて、ｎ型フィールドストップ層ＦＳＬ２を有するＩＥ型ＩＧＢＴの製造方法を説明する。図１６は、ＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。図１７は、図１６に続く製造方法を説明する断面図である。図１８は、図１７に続く製造方法を説明する断面図である。図１９は、図１８に続く製造方法を説明する断面図である。この例でも、基板ＳＵＢの表面ＵＳ側に形成されるｎ型エミッタ層ＥＬ、ｐ型ベース層ＢＬ、ｐ型ベースコンタクト層ＢＣ、トレンチゲートＴＧ、トレンチエミッタＴＥ、ｐ型フローティング層ＦＬ、ｎ型ホールバリア層ＨＢＬ、層間絶縁膜ＩＬ、ゲート電極ＧＥ、エミッタ電極ＥＥ、ファイナルパッシベーション膜ＦＰＦ等は省略して説明する。
図１６に示す様に、バックグラインディング処理の後、両面アライナー装置を用い、基板ＳＵＢの裏面ＢＳに、裏面フォト工程によって、２つのレジストＲＥを選択的に形成する。各レジストＲＥの幅は、所定の距離ＬＳである。次に、ｎ型フィールドストップ層ＦＳＬ２を形成するため、基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、レジストＲＥをイオン注入のマスクとして用いてＮ型不純物を導入することによって、Ｎ型不純物導入層ＮＩを形成する。このときのイオン注入条件は、図１２の説明と同じである。
次に、図１７に示す様に、基板ＳＵＢの裏面ＢＳからレジストＲＥを除去する。そして、ｐ型コレクタ層ＣＬを形成するため、基板ＳＵＢの裏面ＢＳ全面に、例えばイオン注入法により、Ｐ型不純物を導入し、Ｐ型不純物注入層ＰＩを形成する。このときのイオン注入条件は、図１３の説明と同じである。
その後、図１８に示す様に、基板ＳＵＢの裏面ＢＳに対して、レーザアニールＬＡを実施し、Ｐ型不純物注入層ＰＩとＮ型不純物注入層ＮＩとを活性化させて、図１９に示す様に、ｐ型コレクタ層ＣＬおよびｎ型フィールドストップ層ＦＳＬ２を形成する。
その後、図示しないが、コレクタ電極ＣＥが、スパッタリング法により、ｐ型コレクタ層ＣＬの表面に形成される。そして、ダイシング工程により、半導体ウエハをスクラブラインで個辺化することで、ＩＧＢＴを有する半導体装置が形成される。これにより、図６および図７で説明した様な、ｎ型フィールドストップ層ＦＳＬ２を有するＩＥ型ＩＧＢＴを形成することができる。
（ステンシルマスクを利用したｎ型フィールドストップ層の製造方法）
次に、ステンシルマスクの様なハードマスクを用いて、ｎ型フィールドストップ層ＦＳＬ１、ＦＳＬ２を形成するためのイオン注入を行う方法について説明する。図２０は、ステンシルマスクを利用したＩＧＢＴの製造方法を説明する平面図である。図２１は、ステンシルマスクを利用したｎ型フィールドストップ層ＦＳＬ１の製造方法を説明する要部断面図である。図２２は、ステンシルマスクを利用したｎ型フィールドストップ層ＦＳＬ２の製造方法を説明する要部断面図である。図２１および図２２も、基板ＳＵＢの表面ＵＳ側に形成されるｎ型エミッタ層ＥＬ、ｐ型ベース層ＢＬ、ｐ型ベースコンタクト層ＢＣ、トレンチゲートＴＧ、トレンチエミッタＴＥ、ｐ型フローティング層ＦＬ、ｎ型ホールバリア層ＨＢＬ、層間絶縁膜ＩＬ、ゲート電極ＧＥ、エミッタ電極ＥＥ、ファイナルパッシベーション膜ＦＰＦ等は省略して説明する。
図２０に示す様に、ステンシルマスクＳＴＭは、第２方向Ｙに延在し、第１方向Ｘに配列された複数の第１マスク部ＭＫ１と、第１方向Ｘに延在し、第２方向Ｙに配列された複数の第２マスク部ＭＫ２と、を有する。第１マスク部ＭＫ１と第２マスク部ＭＫ２に囲まれた領域は、開口部とされており、これらの開口部を通して、ｎ型フィールドストップ層ＦＳＬ１、ＦＳＬ２を形成するためのイオン注入が行われる。ステンシルマスクＳＴＭの材料は、金属汚染が無いように、例えば、シリコンＳｉやシリコンカーバイトＳｉＣ等の材料が望ましい。
ステンシルマスクＳＴＭを、半導体ウエハ（以下、ウエハともいう）ＷＦの裏面の上に密着させ、または、一定距離浮かせて、ステンシルマスクＳＴＭ越しにイオン注入を行う。ステンシルマスクＳＴＭをウエハＷＦの裏面から一定距離浮かせてイオン注入を行うことにより、ウエハＷＦの汚染防止、ウエハＷＦへのパーティクルの付着防止、ウエハＷＦの傷防止等を行うことができる。
第１マスク部ＭＫ１の第１方向Ｘの幅や第２マスク部ＭＫ２の第２方向Ｙの幅は半導体チップ間のスクライブラインも含めて１００μｍ～５００μｍと比較的太いので、正確な合わせ精度も必要ないため、ウェハノッチＮＴまたはオリフラ（不図示）などを用いてステンシルマスクＳＴＭとウエハＷＦの位置合わせを行うことができる。この方法では、両面アライナー装置を必要としない。また、両面アライナー装置を用いた裏面フォト工程を削除できるため、半導体装置の製造時間（サイクルタイム）を短縮することが可能である。
図２１は、バックグラインディング処理の後、ｎ型フィールドストップ層ＦＳＬ１を形成するためのイオン注入工程を示している。図２１には、ｎ型フィールドストップ層ＦＳＬ１を形成するためのイオン注入工程の状態を第１方向Ｘに沿う断面図として示している。この場合、ステンシルマスクＳＴＭの第１マスク部ＭＫ１の第１方向Ｘの幅は、スクラブラインＳＣＬの幅と所定の距離ＬＳとを加算した幅（ＳＣＬ＋ＬＳ）とされている。一方、ステンシルマスクＳＴＭの第２マスク部ＭＫ２の第２方向Ｙの幅は、スクラブラインＳＣＬの幅とされている。この状態で、ｎ型フィールドストップ層ＦＳＬ１を形成するため、基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、第１マスク部ＭＫ１および第２マスク部ＭＫ２をイオン注入のマスクとして用いてＮ型不純物を導入する。これにより、Ｎ型不純物導入層ＮＩが形成される。この例では、第１マスク部ＭＫ１および第２マスク部ＭＫ２を、ウエハＷＦの裏面ＢＳから一定距離浮かせた状態で、イオン注入が行われている。この後、ステンシルマスクＳＴＭが除去され、図１３～図１５で説明された各工程が行われることで、ｎ型フィールドストップ層ＦＳＬ１を有するＩＥ型ＩＧＢＴ１００が製造される。
図２２は、バックグラインディング処理の後、ｎ型フィールドストップ層ＦＳＬ２を形成するためのイオン注入工程を示している。図２２には、ｎ型フィールドストップ層ＦＳＬ２を形成するためイオン注入工程の状態を第１方向Ｘに沿う断面図として示している。この場合、ステンシルマスクＳＴＭの第１マスク部ＭＫ１の第１方向Ｘの幅および第２マスク部ＭＫ２の第２方向Ｙの幅は、所定の距離ＬＳとスクラブラインＳＣＬの幅と所定の距離ＬＳとを加算した幅（ＬＳ＋ＳＣＬ＋ＬＳ）とされている。この状態で、ｎ型フィールドストップ層ＦＳＬ２を形成するため、基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、第１マスク部ＭＫ１および第２マスク部ＭＫ２をイオン注入のマスクとして用いてＮ型不純物を導入する。これにより、Ｎ型不純物導入層ＮＩが形成される。この例も、第１マスク部ＭＫ１および第２マスク部ＭＫ２を、ウエハＷＦの裏面ＢＳから一定距離浮かせた状態で、イオン注入が行われている。この後、ステンシルマスクＳＴＭが除去され、図１７～図１９で説明された各工程が行われることで、ｎ型フィールドストップ層ＦＳＬ２を有するＩＥ型ＩＧＢＴ１００が製造される。
（酸化膜を利用したｎ型フィールドストップ層の製造方法）
次に、酸化膜の様なハードマスクを用いて、ｎ型フィールドストップ層ＦＳＬ１を形成するためのイオン注入を行う方法を説明する。図２３は、ＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。図２４は、図２３に続く製造方法を説明する断面図である。図２５は、図２４に続く製造方法を説明する断面図である。図２６は、図２５に続く製造方法を説明する断面図である。
まず、図２３に示す様に、バックグラインディング処理の後、基板ＳＵＢの裏面ＢＳの全面に、所定の膜厚を有するシリコン酸化膜ＳＩＯを形成する。シリコン酸化膜ＳＩＯは、たとえば、枚葉式の低温プラズマＣＶＤ装置の反応室内に半導体ウエハＷＦを載置し、４００℃以下の様な低温で、半導体ウエハＷＦの裏面にシリコン酸化膜ＳＩＯを形成する。
次に、図２０で説明したステンシルマスクＳＴＭを使い、ｎ型フィールドストップ層ＦＳＬ１を形成するためのイオン注入領域に対応する部分の酸化膜ＳＩＯを、例えば、ウエットエッチング法により除去する。このため、図２４に示す様に、ステンシルマスクＳＴＭの第１マスク部ＭＫ１をスクラブラインＳＣＬおよび所定の距離ＬＳの上側に位置する酸化膜ＳＩＯの上を覆う様に設定し、図示しないが、ステンシルマスクＳＴＭの第２マスク部ＭＫ２をスクラブラインＳＣＬの上側に位置する酸化膜ＳＩＯの上を覆う様に設定する。そして、ウエットエッチング法により、第１マスク部ＭＫ１および第２マスク部ＭＫ２をエッチングマスクとして用いて、第１マスク部ＭＫ１および第２マスク部ＭＫ２に覆われていない領域の酸化膜ＳＩＯを選択的に除去する。第１マスク部ＭＫ１および第２マスク部ＭＫ２に覆われていない領域は、ｎ型フィールドストップ層ＦＳＬ１を形成するためのイオン注入領域に対応する。
次に、図２５に示す様に、基板ＳＵＢの裏面ＢＳからステンシルマスクＳＴＭを取り去る。その後、ｎ型フィールドストップ層ＦＳＬ１を形成するため、基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、第１マスク部ＭＫ１および第２マスク部ＭＫ２に覆われていた酸化膜ＳＩＯをイオン注入のマスクとして用いてＮ型不純物を導入する。これにより、Ｎ型不純物導入層ＮＩが形成される。この時のイオン注入条件は、図１２の説明と同じである。
次に、図２６に示す様に、基板ＳＵＢの裏面ＢＳから酸化膜ＳＩＯを除去する。その後、ｐ型コレクタ層ＣＬ形成するため、基板ＳＵＢの裏面ＢＳ全面に、例えばイオン注入法により、Ｐ型不純物を導入し、Ｐ型不純物注入層ＰＩを形成する。このときのイオン注入条件は、図１３の説明と同じである。その後、図１４～図１５で説明された各工程が行われることで、ｎ型フィールドストップ層ＦＳＬ１を有するＩＥ型ＩＧＢＴ１００が製造される。ｎ型フィールドストップ層ＦＳＬ２を有するＩＥ型ＩＧＢＴ１００も、図２１～図２６と同様な工程を実施することにより、形成することができることは、当業者には当然に理解できるであろう。
ステンシルマスクＳＴＭをエッチングマスクとして利用する方法は、ステンシルマスクＳＴＭの寿命を大幅に改善できる。図２０～図２２で説明したステンシルマスクＳＴＭをイオン注入のマスクとして利用する方法では、イオンインプランテーションのダメージにより、ステンシルマスクＳＴＭの寿命が比較的短い寿命となってしまう場合がある。一方、ステンシルマスクＳＴＭをエッチングマスクとして利用して酸化膜を除去する方法では、ステンシルマスクＳＴＭ自体は殆ど摩耗しないため、ステンシルマスクＳＴＭの寿命が比較的長く出来き、１つステンシルマスクＳＴＭを長い時間に亘って利用できる。したがって、ＩＧＢＴを有する半導体装置１００のコストを低減できる。
（変形例）
次に、いくつかの変形例を説明する。
（変形例１）
図３および図４で説明したｎ型フィールドストップ層ＦＳＬ１、および、図６および図７で説明したｎ型フィールドストップ層ＦＳＬ２では、次に説明するような懸念がある。ＩＧＢＴの動作時において、ｎ型フィールドストップ層ＦＳＬ１、ＦＳＬ２の形成されていない領域で、ホール注入がされやすくなる。つまり、不純物濃度の高いｎ型フィールドストップ層ＦＳＬ１、ＦＳＬ２がなくなるので、ホール注入効率が上がることになり、半導体チップＣＨＩＰの第１側面ＳＤ１の近傍領域、または、第１側面ＳＤ１～第４側面ＳＤ４の近傍領域のホール濃度が増加することになる。この状態で、ＩＧＢＴをオフ状態にすると、第１側面ＳＤ１の近傍領域、または、第１側面ＳＤ１～第４側面ＳＤ４の近傍領域のホールは環状の複数のｐ型フローティングフィールドリングＰ１～Ｐ５を通って、チップ中央部分に設けたエミッタ電極ＥＥへと流れる。この時、ジュール熱が発生する。半導体チップＣＨＩＰの第１側面ＳＤ１の近傍領域、または、第１側面ＳＤ１～第４側面ＳＤ４の近傍領域のホール濃度が高いと、より発熱しやすくなり、ＩＧＢＴが熱破壊してしまう懸念がある。
変形例１は、上記懸念を解決するための構成例であり、少なくとも、ｎ型フィールドストップ層ＦＳＬ１、ＦＳＬ２を無くした領域直下の裏面ＢＳに設けたｐ型コレクタ層（ＣＬ２）は、セル形成領域ＲＣＬの下側の裏面ＢＳの領域に設けたｐ型コレクタ層（ＣＬ）よりも不純物濃度が低い層とするものである。変形例１では、代表例として、図６、図７で説明したｎ型フィールドストップ層ＦＳＬ２を有する半導体装置について説明する。図２７は、変形例１に係る半導体装置の裏面の構造例１を説明する断面図である。図２８は、変形例１に係る半導体装置の裏面の構造例２を説明する断面図である。図２９は、変形例１に係る半導体装置の製造方法を説明する断面図である。図３０は、図２９の後に続く製造方法を説明する断面図である。
図２７に示す様に、構成例１では、ｎ型フィールドストップ層ＦＳＬ２の直下（または、下側に対応する領域）にはｐ型コレクタ層ＣＬが設けられ、ｎ型フィールドストップ層ＦＳＬ２の無い領域の直下には、ｐ型コレクタ層ＣＬの不純物濃度と比較して不純物濃度の低いｐ型コレクタ層ＣＬ２が設けられる。ＩＧＢＴにおいて、ｐ型コレクタ層ＣＬ自体を無くすと、ＭＯＳと同じく逆バイアス時にボディダイオードが動作してしまうため、基板ＳＵＢの裏面ＢＳ側の全面には必ずＰ型層は必須である。この構成例１は、図３、図４で説明したｎ型フィールドストップ層ＦＳＬ１を有する半導体装置にも適用できることは、当業者なら当然に理解できる。
図２８に示す様に、構成例２では、ｐ型コレクタ層ＣＬ２は、ｎ型フィールドストップ層ＦＳＬ２の無い領域の直下だけではなく、チップ外周領域部ＰＥＲおよびセル周辺接続領域ＲＰ０の下側に対応する裏面ＢＳの領域にも設けられる。言い換えると、セル形成領域ＲＣＬの下側に対応する裏面ＢＳの領域には、ｐ型コレクタ層ＣＬを設け、それ以外（チップ外周領域部ＰＥＲおよびセル周辺接続領域ＲＰ０の下側に対応する領域）の裏面ＢＳの領域には、ｐ型コレクタ層ＣＬの不純物濃度と比較して不純物濃度の低いｐ型コレクタ層ＣＬ２を設ける。
変形例１によれば、ｐ型コレクタ層ＣＬの不純物濃度と比較して不純物濃度の低いｐ型コレクタ層ＣＬ２を設けたので、半導体チップＣＨＩＰの第１側面ＳＤ１の近傍領域、または、第１側面ＳＤ１～第４側面ＳＤ４の近傍領域のホール注入が抑制される。これにより、ＩＧＢＴをオフ状態とする時に、ＩＧＢＴの熱破壊を抑制できる。
（変形例１の構成例１の製造方法）
次に、図２７に示す変形例１の構成例１の製造方法について説明する。図２９および図３０は、図１７で説明したＰ型不純物注入層ＰＩに換えて、実施される工程を示している。
図１６で説明したＮ型不純物注入層ＮＩの形成後、基板ＳＵＢの裏面ＢＳからレジストＲＥを除去する。次に、図２９に示す様に、ｐ型コレクタ層ＣＬ２を形成するため、基板ＳＵＢの裏面ＢＳ全面に、例えばイオン注入法により、Ｐ型不純物を導入し、Ｐ型不純物注入層ＰＩ１を形成する。このときのイオン注入条件は、例えばイオン種をボロンとし、ドーズ量を１～８×１０１２ｃｍ－２程度とし、注入エネルギー２０～１００ｋｅＶ程度である。
次に、図３０に示す様に、基板ＳＵＢの裏面ＢＳに、裏面フォト工程によって、レジストＲＥ２を選択的に形成する。なお、レジストＲＥ２は、図２０で説明したステンシルマスクＳＴＭに変更することも可能である。次に、ｐ型コレクタ層ＣＬを形成するため、基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、レジストＲＥ２をイオン注入のマスクとして用いて、Ｐ型不純物を導入し、Ｐ型不純物注入層ＰＩ２を形成する。Ｐ型不純物注入層ＰＩ２は、Ｐ型不純物注入層ＰＩ１に重なるように選択的に形成される。このときのイオン注入条件は、たとえば、Ｐ型不純物注入層ＰＩ１の形成時のイオン注入条件と同じ、もしくはドーズ量を１×１０１３～３×１０１３ｃｍ－２程度とし、注入エネルギー２０～１００ｋｅＶ程度とすることができる。Ｐ型不純物注入層ＰＩ１に、ボロンが重ね打ちされて、Ｐ型不純物注入層ＰＩ１とＰ型不純物注入層ＰＩ２とが重なる様に形成されることになる。
図３０の後、基板ＳＵＢの裏面ＢＳからレジストＲＥ２を除去し、図１８に示す様に、基板ＳＵＢの裏面ＢＳに対して、レーザアニールＬＡを実施する。これにより、Ｐ型不純物注入層ＰＩ１、ＰＩ２とＮ型不純物注入層ＮＩとが活性化され、図２７に示す様に、ｐ型コレクタ層ＣＬ，ＣＬ２およびｎ型フィールドストップ層ＦＳＬ２が形成される。その後、図示しないが、コレクタ電極ＣＥが、スパッタリング法により、ｐ型コレクタ層ＣＬ，ＣＬ２の表面に形成される。そして、ダイシング工程により、半導体ウエハをスクラブラインで個辺化することで、ＩＧＢＴを有する半導体装置が形成される。
図２８に示す変形例１の構成例２を形成する場合は、図３０に示すレジストＲＥ２を、チップ外周領域部ＰＥＲおよびセル周辺接続領域ＲＰ０に対応する裏面ＢＳの領域に設け、セル形成領域ＲＣＬに対応する領域にＰ型不純物注入層ＰＩ２を形成すればよい。
（変形例２）
ＩＧＢＴのスイッチング時、例えばＬ負荷駆動回路にＩＧＢＴを用いた場合など、瞬間的にコレクタ・エミッタ間電圧Ｖｃｅが耐圧規格値を超えてしまう懸念がある。また、図２１、図２２、図２４では、ウェハノッチＮＴの形成精度などが理由で、ウエハＷＦとステンシルマスクＳＴＭの合わせ精度が悪くなる場合が想定される。これらが原因で、図５で説明した空乏層ＤＥＬがｎ型フィールドストップ層ＦＳＬ１、ＦＳＬ２の無い領域まで伸びてしまい、ＩＧＢＴがパンチスルーしてしまう懸念がある。
変形例２では、図４や図７において、ｎ型フィールドストップ層ＦＳＬ１、ＦＳＬ２が無い領域に、ｎ型フィールドストップ層ＦＳＬ１、ＦＳＬ２の不純物濃度と比較して不純物濃度の薄いｎ型フィールドストップ層（ＦＳＬ３）を形成して、ＩＧＢＴがパンチスルーすることを防止する。ｎ型フィールドストップ層（ＦＳＬ３）は不純物濃度が低いので、抵抗成分が大きく、逆バイアス時に寄生ダイオードＤｓの動作を抑制できる。
図３１は、変形例２に係る半導体装置の裏面の構造例１を説明する断面図である。図３２は、変形例２に係る半導体装置の裏面の構造例２を説明する断面図である。図３３は、変形例２に係る半導体装置の製造方法を説明する断面図である。図３４は、図３３の後に続く製造方法を説明する断面図である。図３５は、図３４の後に続く製造方法を説明する断面図である。図３６は、図３５の後に続く製造方法を説明する断面図である。図３１および図３２も、基板ＳＵＢの表面ＵＳ側に形成されるｎ型エミッタ層ＥＬ、ｐ型ベース層ＢＬ、ｐ型ベースコンタクト層ＢＣ、トレンチゲートＴＧ、トレンチエミッタＴＥ、ｐ型フローティング層ＦＬ及びｎ型ホールバリア層ＨＢＬ、層間絶縁膜ＩＬ、エミッタ電極ＥＥ、ファイナルパッシベーション膜ＦＰＦ等は省略して説明する。
図３１が図７と異なる点は、図３１において、ｎ型フィールドストップ層ＦＳＬ２が形成されていない領域に、ｎ型フィールドストップ層ＦＳＬ２の不純物濃度と比較して不純物濃度の薄いｎ型フィールドストップ層ＦＳＬ３が形成されている点である。言い換えると、半導体チップＣＨＩＰの第１側面ＳＤ１とｎ型フィールドストップ層ＦＳＬ２の第１端部Ｓ１ＦＳとの間に、ｎ型フィールドストップ層ＦＳＬ３が形成される。同様に、ｎ型フィールドストップ層ＦＳＬ３は、半導体チップＣＨＩＰの第２側面ＳＤ２とｎ型フィールドストップ層ＦＳＬ２の第２端部Ｓ２ＦＳとの間、半導体チップＣＨＩＰの第３側面ＳＤ３とｎ型フィールドストップ層ＦＳＬ２の第３端部Ｓ３ＦＳとの間、および、半導体チップＣＨＩＰの第４側面ＳＤ４とｎ型フィールドストップ層ＦＳＬ２の第４端部Ｓ４ＦＳとの間にも形成されている。これにより、ＩＧＢＴがパンチスルーすることを防止する。また、逆バイアス時において、寄生ダイオードＤｓの動作を抑制できる。
図３２が図２８と異なる点は、図３２において、ｎ型フィールドストップ層ＦＳＬ２が形成されていない領域に、ｎ型フィールドストップ層ＦＳＬ２の不純物濃度と比較して不純物濃度の薄いｎ型フィールドストップ層ＦＳＬ３が形成されている点である。図３１と同様に、ｎ型フィールドストップ層ＦＳＬ３が第１側面ＳＤ１と第１端部Ｓ１ＦＳとの間、第２側面ＳＤ２と第１端部Ｓ１ＦＳとの間、第３側面ＳＤ３と第３端部Ｓ３ＦＳとの間、および、第４側面ＳＤ４と第４端部Ｓ４ＦＳとの間、に形成されている。これにより、ＩＧＢＴの熱破壊を抑制できる。また、ＩＧＢＴがパンチスルーすることを防止できる。また、逆バイアス時において、寄生ダイオードＤｓの動作を抑制できる。
（図３２に示す半導体装置の製造方法）
次に、代表例として、図３２に示す半導体装置の製造方法を説明する。
図３３に示す様に、バックグラインディング処理の後、ｎ型フィールドストップ層ＦＳＬ３を形成するため、基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、Ｎ型不純物を導入することによって、Ｎ型不純物導入層ＮＩ１を形成する。このときのイオン注入条件は、たとえば、例えばイオン種をリンＰとし、注入エネルギーは２００～４００ｋｅＶ程度である。ＮＩ１層（ＦＳＬ３層）の濃度は１×１０１５～１×１０１７ｃｍ－３程度である。
つぎに、図３４に示す様に、両面アライナー装置を用い、基板ＳＵＢの裏面ＢＳに、裏面フォト工程によって、レジストＲＥを選択的に形成する。レジストＲＥの幅は、所定の距離ＬＳである。次に、ｎ型フィールドストップ層ＦＳＬ２を形成するため、基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、レジストＲＥをイオン注入のマスクとして用いてＮ型不純物を導入することによって、Ｎ型不純物導入層ＮＩ２を形成する。このときのイオン注入条件としては、例えばイオン種をリンＰとし、ドーズ量を５×１０１２～１×１０１３ｃｍ－２程度とし、注入エネルギー２００～４００ｋｅＶ程度である。
次に、図３５に示す様に、基板ＳＵＢの裏面ＢＳからレジストＲＥを除去する。そして、ｐ型コレクタ層ＣＬ２を形成するため、基板ＳＵＢの裏面ＢＳ全面に、例えばイオン注入法により、Ｐ型不純物を導入し、Ｐ型不純物注入層ＰＩ１を形成する。このときのイオン注入条件は、例えばイオン種をボロンとし、ドーズ量を１～８×１０１２ｃｍ－２程度とし、注入エネルギー２０～１００ｋｅＶ程度である。
次に、図３６に示す様に、基板ＳＵＢの裏面ＢＳに、裏面フォト工程によって、レジストＲＥ３を選択的に形成する。なお、レジストＲＥ３は、図２０で説明したステンシルマスクＳＴＭに変更することも可能である。次に、ｐ型コレクタ層ＣＬを形成するため、基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、レジストＲＥ３をイオン注入のマスクとして用いて、Ｐ型不純物を導入し、Ｐ型不純物注入層ＰＩ２を形成する。Ｐ型不純物注入層ＰＩ２は、Ｐ型不純物注入層ＰＩ１に重なるように選択的に形成される。このときのイオン注入条件は、たとえば、Ｐ型不純物注入層ＰＩ１の形成時のイオン注入条件と同じ程度か、ドーズ量を１×１０１３～３×１０１３ｃｍ－２程度とし、注入エネルギー２０～１００ｋｅＶ程度とすることができる。Ｐ型不純物注入層ＰＩ１に、ボロンが重ね打ちされて、Ｐ型不純物注入層ＰＩ１とＰ型不純物注入層ＰＩ２とが重なる様に形成される。
図３６の後、基板ＳＵＢの裏面ＢＳからレジストＲＥ３を除去し、図１８に示す様に、基板ＳＵＢの裏面ＢＳに対して、レーザアニールＬＡを実施する。これにより、Ｐ型不純物注入層ＰＩ１、ＰＩ２とＮ型不純物注入層ＮＩ１、ＮＩ２とが活性化され、図３２に示す様に、ｐ型コレクタ層ＣＬ，ＣＬ２およびｎ型フィールドストップ層ＦＳＬ２、ＦＳＬ３が形成される。その後、図示しないが、コレクタ電極ＣＥが、スパッタリング法により、ｐ型コレクタ層ＣＬ、ＣＬ２の表面に形成される。そして、ダイシング工程により、半導体ウエハＷＦをスクラブラインＳＣＬで切断して個辺化することで、ＩＧＢＴを有する半導体装置が形成される。
なお、図３５の後、レーザアニールＬＡを実施すれば、図３１に示す半導体装置が製造できる。この場合、Ｐ型不純物注入層ＰＩ１のイオン注入条件は、ｐ型コレクタ層ＣＬを形成するためのＰ型不純物注入層ＰＩのイオン注入条件に変更されることは、当業者なら容易に理解できる。
（発明者による検討の説明）
次に、発明者による検討を説明する。
（逆バイアスリークについて）
図３７は、モータ駆動回路の一例を示す回路ブロック図である。図３８は、図３７のＵ相に対応するＩＧＢＴとダイオードの動作を説明する回路図である。図３９は、ＩＧＢＴ内に構成された寄生ダイオードを説明する断面図である。図４０は、図３８のハイサイド側のＩＧＢＴに構成された寄生ダイオードを説明する等価回路図である。
図３７に示すように、モータ駆動回路は、モータＭＯＴ等の負荷と、インバータＩＮＶとを有する。モータＭＯＴは、Ｕ相Ｕ、Ｖ相ＶおよびＷ相Ｗからなる３相モータである。そのため、インバータＩＮＶも、Ｕ相Ｕ、Ｖ相ＶおよびＷ相Ｗからなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、ＩＧＢＴ１００と還流ダイオードＤｉとの組を合計６組有する。Ｕ相Ｕ、Ｖ相ＶおよびＷ相Ｗからなる３相の各相において、インバータＩＮＶに電源電位（ＶＣＣ）を供給する電源配線ＶＣＬとモータＭＯＴの入力電位（インバータＩＮＶの出力端子に相当する）との間、すなわち、ハイサイドに、ＩＧＢＴ１００と還流ダイオードＤｉとが逆並列に接続されている。また、Ｕ相Ｕ、Ｖ相ＶおよびＷ相Ｗからなる３相の各相において、モータＭＯＴの入力電位（インバータＩＮＶの出力端子に相当する）とインバータＩＮＶに接地電位（ＧＮＤ）を供給する接地配線ＧＮＬとの間、すなわち、ロウサイドに、ＩＧＢＴ１００と還流ダイオードＤｉとが逆並列に接続されている。ここで、逆並列とは、ＩＧＢＴ１００のコレクタが還流ダイオードＤｉのカソードに接続され、ＩＧＢＴ１００のエミッタが還流ダイオードＤｉのアノードに接続される様な接続構成である。
還流ダイオードＤｉのそれぞれは、ＳｉＣ－ＳＢＤ（Silicon carbide－Schottky Barrier Diode）を利用することができる。近年はＳｉＣ－ＳＢＤとＳｉ－ＩＧＢＴからなるハイブリッドモジュールが一般的になりつつある。ＳｉＣ－ＳＢＤはユニポーラなので逆回復時間trrが短くなる。そのため、ＩＧＢＴのVceサージがより急峻になりやすく、逆バイアスリークによるＩＧＢＴの破壊が起きやすくなる。これは、以下で詳細は記載しているが、dV/dtが急峻になり、ハイサイド側のＩＧＢＴ１００でインパクトイオン化が起きやすくなるからである。ＩＧＢＴのIces不良はもちろん、逆バイアスリークを増大させるダイシング時のダメージ層ＤＭＬは見過ごすことが出来ない状況になりつつある。
インバータＩＮＶは、各相の上下のＩＧＢＴ１００の負荷短絡を防止するためデットタイム（Dead time）が設けられており、このDead timeの期間の間、上下のＩＧＢＴはオフ状態とされている。
図３８に示す様に、このDead timeの期間の時、電流Ｉｉは上側（ハイサイド側）のＩＧＢＴ１００Ｈではなく、ハイサイド側の還流ダイオードＤｉＨを流れる。上側（ハイサイド側）のＩＧＢＴ１００Ｈに注目すると、還流ダイオードＤｉＨが動作するため、ＩＧＢＴ１００Ｈのエミッタ側の電圧がコレクタより高い逆バイアス状態になる。この逆バイアス電圧（－ＶＣＥ）は通常－２～－３Ｖ程度である。
Dead time状態から、下側（ロウサイド側）のＩＧＢＴ１００Ｌをオンさせると、ＩＧＢＴ１００Ｌのコレクタ電圧（＝ＩＧＢＴ１００Ｈのエミッタ電圧）が動作電圧まで落ちる。つまり、ＩＧＢＴ１００Ｈは逆バイアス状態から順バイアス状態に切り替わる。このとき、ＩＧＢＴ１００Ｈのコレクタ・エミッタ間電位ＶＣＥがｄＶ／ｄｔ：１０～４０ｋＶ／μｓで高速に上昇すると、ＩＧＢＴ１００Ｈが破壊することがあることが判明した。通常、ＩＧＢＴはコレクタ・エミッタ間電位ＶＣＥをｄＶ／ｄｔ：２～７ｋＶ／μｓ程度で動作させる場合が多い。
ＩＧＢＴ１００は、基板ＳＵＢの裏面ＢＳ側に、ｐ型コレクタ層ＣＬがあるため、ＭＯＳＦＥＴのようにボディダイオードは存在しない。しかし、図３９に示す様に、基板ＳＵＢの裏面ＢＳ側のｎ型フィールドストップ層ＦＳＬとｐ型コレクタ層ＣＬから構成されるＰＮ接合がダイシング工程時のダメージ層ＤＭＬによってショートしていると、逆バイアス時に寄生ダイオードＤｓが動作してしまうことが分かった。この寄生ダイオードＤｓは、内蔵ゲート抵抗Ｒｇの形成部分の下側に位置する環状のＰ型ウエル領域Ｐ０とｎ型ドリフト層ＤＬとのＰＮ接合によって構成されている。寄生ダイオードＤｓのアノードは、Ｐ型ウエル領域Ｐ０の左右の側に接続するエミッタ電極ＥＥに接続される。ｎ型フィールドストップ層ＦＳＬはｎ型ドリフト層ＤＬより濃度が高いので、寄生ダイオードＤｓのカソードは、Ｐ型ウエル領域Ｐ０の下側のｎ型ドリフト層ＤＬからｎ型フィールドストップ層ＦＳＬを経由して、コレクタ電極ＣＥに接続される。これにより、エミッタ電極ＥＥとコレクタ電極ＣＥとに間に、寄生ダイオードＤｓを含む電流経路（リークパス）ＰＴＨが形成されることになる。
図４０に示す様に、寄生ダイオードＤｓはＩＧＢＴ１００Ｈのエミッタとコレクタとの間に接続されるように構成されている。ＩＧＢＴ１００Ｈに注目すると、Dead timeの期間の時、還流ダイオードＤｉに電流Ｉｉが流れているので、ＩＧＢＴ１００Ｈのエミッタ電圧はそのコレクタ電圧よりも高くなっている（逆バイアス状態）。ＩＧＢＴ１００Ｈの裏面のＰＮ接合部分にリークパスＰＴＨがあると、寄生ダイオードＤｓが動作してしまい、ＩＧＢＴ１００Ｈの寄生ダイオードＤｓにも電流Ｉｓが流れることになる。
この状態で、ロウサイド側のＩＧＢＴ１００Ｌをオンさせると、ロウサイド側のＩＧＢＴ１００Ｌのコレクタ電圧、つまりハイサイド側のＩＧＢＴ１００Ｈのエミッタ電圧がＩＧＢＴ１００Ｌの動作電圧まで低下する。たとえば、ＩＧＢＴ１００Ｈのエミッタ電圧が、インバータ駆動電圧（ＶＣＣ）、例えば８００Ｖ、から２Ｖ程度に落ちる。この時、高ｄＶ／ｄｔでロウサイド側のＩＧＢＴ１００Ｌをオンさせると、ハイサイド側のＩＧＢＴ１００Ｈが破壊する。ハイサイド側のＩＧＢＴ１００Ｈの破壊のメカニズムは次の通りである。
１．裏面側にリークパスがあることで、dead time時にハイサイド側のＩＧＢＴ１００Ｈの寄生ダイオードＤｓが動作する。
２．ロウサイド側のＩＧＢＴ１００ＬをＯＮさせると、ハイサイド側のＩＧＢＴ１００Ｈにコレクタ・エミッタ電位Ｖｃｅが印加される。つまり、ハイサイド側のＩＧＢＴ１００Ｈのコレクタ・エミッタ電位Ｖｃｅが逆バイアスから順バイアス状態に切り替わる（ハイサイド側のＩＧＢＴ１００Ｈのゲート電圧はＯＦＦのまま）。
３．逆バイアス時、寄生ダイオードＤｓの動作によって、バルク内に多数のキャリアが存在している。
４．この状態で、高ｄＶ／ｄｔでハイサイド側のＩＧＢＴ１００Ｈのコレクタ・エミッタ電位Ｖｃｅが上昇すると、寄生ダイオードＤｓのＰＮ接合部分でインパクトイオン化が容易に起きる。
５．このインパクトイオン化により発生する多数のホールキャリアが、内蔵抵抗Ｒｇの下側に位置するＰ型ウエル領域Ｐ０を通って、エミッタコンタクトを介してエミッタ電極ＥＥへと流れる。
６．この時、Ｐ型ウエル領域Ｐ０で電圧降下が起こるため、Ｐ型ウエル領域Ｐ０と内蔵抵抗Ｒｇ間の酸化膜ＯＸＬに高電界が生じ、酸化膜ＯＸＬが絶縁破壊に至る。なお、ここでは、内蔵抵抗Ｒｇを用いて説明したが、これに限定されない。セル周辺接続領域ＲＰ０の第１方向Ｘの幅が広いパターンがあると同様な問題が発生する。つまり、第１方向Ｘの幅が広いパターンがあると電圧降下が大きいため、酸化膜の絶縁破壊、もしくは寿命低下の要因となる。
酸化膜ＯＸＬが絶縁破壊する部分は、Ｐ型ウエル領域Ｐ０の左右の側に接続されたエミッタ電極ＥＥのエミッタコンタクト部分の間の中間部分ＭＩＤのあたりである。なお、図３９において、セル周辺接合領域ＲＰ０の第１方向Ｘの幅、つまり、Ｐ型ウエル領域Ｐ０の第１方向Ｘの幅は、例えば１～４ｍｍ程度であり、外周部ＰＥＲの第１方向Ｘの幅は、例えば４００～６００μｍ程度である。つまり、Ｐ型ウエル領域Ｐ０の第１方向Ｘの幅は比較的長く、エミッタ電極ＥＥのエミッタコンタクト部分の間隔が広くなるので、Ｐ型ウエル領域Ｐ０による電圧降下は比較的大きくなる。これにより、酸化膜ＯＸＬに高電界が生じてしまう。この高電界は、酸化膜ＯＸＬの絶縁破壊に至らなくとも、酸化膜ＯＸＬの寿命を著しく低下させてしまう要因となる。
これらの課題を解決するためには、寄生ダイオードＤｓを動作させないように構成することが重要である。したがって、図５で説明した様に、コレクタ電極ＣＥから寄生ダイオードＤｓのカソードに至るリークパスＰＴＨ１の経路中に、寄生抵抗Ｒｓを挿入し、寄生ダイオードＤｓのアノードとカソードとの間の電位が、寄生ダイオードＤｓのしきい値またはしきい値以上の電位に達することを防止するのが良い。図５において、寄生抵抗Ｒｓの値は、所定の距離ＬＳ、つまり、半導体チップＣＨＩＰの第１側面ＳＤ１とｎ型フィールドストップ層ＦＳＬ１の第１端部Ｓ１ＦＳとの間に位置するｎ型ドリフト層ＤＬの第１方向Ｘの幅（長さ）に依存することになる。
（距離ＬＳについて）
次に、所定の距離ＬＳについて説明する。図４１は、ダイシング面で、ｐ型コレクタ層ＣＬとｎ型フィールドストップ層ＦＳＬとにより構成されるＰＮ接合がショートしている状態において、距離ＬＳを変化させた場合における逆バイアス時の寄生ダイオードの特性を示すグラフである。横軸は、コレクタ－エミッタ間の電圧（－ＶＣＥ：寄生ダイオードのアノード・カソード間の電圧）を示し、縦軸は寄生ダイオードに流れる電流（ＩＦ）を示している。距離ＬＳは、０μｍ、５μｍ、１０μｍ、および、１００μｍで変化させている。
距離ＬＳ：０μｍの場合、寄生ダイオードＤｓが動作する。この状態は、図２に示す状態に対応する。
距離ＬＳ：５μｍ、距離ＬＳ：１０μｍ、距離ＬＳ：１００μｍの場合、図４１から理解されるように、ダイシング面（たとえば、第１側面ＳＤ１）とｎ型フィールドストップ層ＦＳＬ１、ＦＳＬ２の第１端部Ｓ１ＦＳとの間の距離ＬＳを１０μｍ以上とすると、寄生ダイオードＤｓの動作を著しく抑制できることが分かる。
通常のダイシングでは、ダイシング面にチッピングが横方向に２０μｍ程度形成されるので、寄生ダイオードＤｓの動作を抑制するためには、距離ＬＳを、２０μｍ＋１０μｍ＝３０μｍ以上に設定するのが望ましい。一方、順バイアス時は、図５に細かい点線で示す様に空乏層ＤＥＬが広がるため、ｎ型フィールドストップ層ＦＳＬ１、ＦＳＬ２の第１端部Ｓ１ＦＳ（第２端部Ｓ２ＦＳ、第３端部Ｓ３ＦＳ、第４端部Ｓ４ＦＳ）を半導体チップＣＨＩＰの第１側面ＳＤ１（第２側面ＳＤ２、第３側面ＳＤ３、第４側面ＳＤ４）から２００～３００μｍ程度まで離すことも可能である。したがって、所定の距離ＬＳの値は、３０～３００μｍ程度、より好ましくは、３０～２００μｍ程度とするのが良い。
（酸化膜に生じる電界について）
次に、酸化膜ＯＸＬの中間部分ＭＩＤに生じる電界について説明する。図４２は、逆バイアス状態から順バイアス状態へ高速にコレクタ電位を印加したときのスイッチング波形を示すグラフである。左縦軸は酸化膜ＯＸＬの中間部分ＭＩＤに生じる電界を示し、右縦軸はコレクタ電位Ｖｃを示し、横軸は時間を示している。距離ＬＳ＝０μｍの場合と距離ＬＳ＝１０μｍの場合とにおいて、コレクタ電位Ｖｃを、逆バイアス状態（Ｖｃ＝－２Ｖ）から順バイアス状態（Ｖｃ＝１０００Ｖ）へｄＶ/ｄｔ＝４０ｋＶ/μｓｅｃで変化させて、酸化膜ＯＸＬの中間部分ＭＩＤに生じる電界が示されている。
距離ＬＳ＝０μｍの構成例では、例えば、寄生ダイオードＤｓに電流が５０ｍＡ流れる場合、電界（ＩＦ＝５０ｍＡ，ＬＳ＝０μｍ）で示す様に、酸化膜ＯＸＬには７ＭＶ／ｃｍの電界が生じ、酸化膜ＯＸＬの絶縁破壊のリスクが大きい。
距離ＬＳ＝１０μｍの構造例では、寄生ダイオードＤｓが動作しないので、電界（ＬＳ＝１０μｍ）で示す様に、酸化膜ＯＸＬには０．５ＭＶ／ｃｍ程度しか電界が生じない。酸化膜ＯＸＬの絶縁破壊のリスクが無くなるだけでなく、酸化膜ＯＸＬの寿命にも影響しないことが分かる。
したがって、実施形態１（図３、図４）および実施形態２（図６、図７）で説明したｎ型フィールドストップ層ＦＳＬ１、ＦＳＬ２を有するＩＧＢＴ１００は、逆バイアス時に寄生ダイオードＤｓの動作を抑制できるので、逆バイアス時のリーク不良の発生を抑制できる。また、ＩＧＢＴ１００を高速動作させても、内蔵抵抗Ｒｇ下の酸化膜に高電界が発生しなので、酸化膜の絶縁破壊のリスクを低減でき、また、内蔵抵抗Ｒｇ下の酸化膜の寿命にも影響しない。そのため、高速なスイッチング動作が可能なロバスト性の高いＩＧＢＴを提供することができる。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
例えば、半導体基板（シリコン基板）ＳＵＢは、高不純物濃度のＮ型半導体基板上に低不純物濃度のＮ型エピタキシャル層を形成した基板でもよい。
１００：ＩＧＢＴ
ＳＵＢ：シリコン基板
ＦＳＬ１、ＦＳＬ２：ｎ型フィールドストップ層
ＣＬ：ｐ型コレクタ層
ＤＬ：ｎ型ドリフト層

Claims (18)

  1. 第１主面及び前記第１主面に対向する第２主面を有するシリコン基板と、
    前記第１主面に形成されたｐ型ベース層と、
    前記ｐ型ベース層中に形成されたｎ型エミッタ層と、
    前記第１主面に形成され、前記ｐ型ベース層の下部に形成されたｎ型ホールバリア層と、
    前記第２主面に形成されたｐ型コレクタ層と、
    前記第２主面に形成され、前記ｐ型コレクタ層よりも内側に形成されたｎ型フィールドストップ層と、
    前記ｎ型フィールドストップ層と前記ｎ型ホールバリア層との間に配置されたｎ型ドリフト層と、を含み、
    前記シリコン基板は、平面視において、第１側面を有し、
    前記ｎ型フィールドストップ層は、前記シリコン基板の前記第１側面に対向する第１端部を有し、
    前記ｎ型フィールドストップ層は、前記ｎ型フィールドストップ層の前記第１端部が前記シリコン基板の前記第１側面から所定の距離だけ離れるように、前記ｐ型コレクタ層の上側に選択的に設けられ、
    前記シリコン基板の前記第１側面と前記ｎ型フィールドストップ層の前記第１端部との間には、前記ｎ型ドリフト層が設けられ、
    前記ｐ型コレクタ層は、前記ｎ型フィールドストップ層の下側に位置する第１ｐ型コレクタ層と、前記ｎ型ドリフト層の下側に位置する第２ｐ型コレクタ層と、を含み、
    前記第２ｐ型コレクタ層の不純物濃度は、前記第１ｐ型コレクタ層の不純物濃度と比較して薄い、
    半導体装置。
  2. 請求項１において、
    前記第１主面に形成され、互いに対向するように形成されたストライプ状のトレンチゲートと、
    前記第１主面に形成され、前記ｐ型ベース層の下部に形成されたｎ型ホールバリア層と、
    前記第１主面に形成され、前記ストライプ状のトレンチゲートと所定の間隔で配置され、かつ、互いに対向するように形成されたストライプ状のトレンチエミッタと、
    前記トレンチゲートと前記トレンチエミッタの間に配置され、かつ、その一端が前記トレンチゲートの側面に接するように形成され、かつ、その他端が前記トレンチエミッタの側面に接するように形成されたｐ型フローティング層と、を含み、
    前記ｐ型ベース層は、前記第１主面に形成され、前記ストライプ状の前記トレンチゲートで囲まれた領域に形成される、半導体装置。
  3. 請求項１において、
    前記ｎ型ドリフト層の不純物濃度は、前記ｎ型フィールドストップ層の不純物濃度と比較して薄い、半導体装置。
  4. 請求項３において、
    前記所定の距離は、３０～２００μｍである、半導体装置。
  5. 請求項４において、
    前記シリコン基板は、平面視において、さらに、前記第１側面に対向する第２側面と、前記第１側面と前記第２側面との間に設けられた第３側面と、前記第３側面に対向する第４側面と、を有し、
    前記ｎ型フィールドストップ層は、さらに、前記シリコン基板の前記第２側面に対向する第２端部と、前記シリコン基板の前記第３側面に対向する第３端部と、前記シリコン基板の前記第４側面に対向する第４端部と、を有し、
    前記第２側面と前記第２端部との間、前記第３側面と前記第３端部との間、および、前記第４側面と前記第４端部との間のそれぞれは、前記所定の距離だけ離れている、半導体装置。
  6. 請求項５において、
    前記ｐ型コレクタ層は、
    前記ｎ型フィールドストップ層の下側に位置する第１ｐ型コレクタ層と、
    前記ｎ型ドリフト層の下側に位置する第２ｐ型コレクタ層と、を含み、
    前記第２ｐ型コレクタ層の不純物濃度は、前記第１ｐ型コレクタ層の不純物濃度と比較して薄い、半導体装置。
  7. 第１主面及び前記第１主面に対向する第２主面を有するシリコン基板と、
    前記第１主面に形成されたｐ型ベース層と、
    前記ｐ型ベース層中に形成されたｎ型エミッタ層と、
    前記第１主面に形成され、前記ｐ型ベース層の下部に形成されたｎ型ホールバリア層と、
    前記第２主面に形成されたｐ型コレクタ層と、
    前記第２主面に形成され、前記ｐ型コレクタ層よりも内側に形成されたｎ型フィールドストップ層と、
    前記ｎ型フィールドストップ層と前記ｎ型ホールバリア層との間に配置されたｎ型ドリフト層と、を含み、
    前記シリコン基板は、平面視において、第１側面を有し、
    前記ｎ型フィールドストップ層は、前記シリコン基板の前記第１側面に対向する第１端部を有し、
    前記ｎ型フィールドストップ層は、前記ｎ型フィールドストップ層の前記第１端部が前記シリコン基板の前記第１側面から所定の距離だけ離れるように、前記ｐ型コレクタ層の上側に選択的に設けられ、
    前記シリコン基板の前記第１側面と前記ｎ型フィールドストップ層の前記第１端部との間には、前記ｎ型ドリフト層が設けられ、
    前記シリコン基板は、平面視において、前記ｐ型ベース層を含むセル形成領域と、前記セル形成領域を囲む様に設けられたセル周辺接続領域と、前記セル周辺接続領域を囲む様に設けられた外周領域部と、を含み、
    前記ｐ型コレクタ層は、
    前記セル形成領域の下側に対応するように設けられた第１ｐ型コレクタ層と、
    前記セル周辺接続領域および前記外周領域部の下側に対応するように設けられた第２ｐ型コレクタ層と、を含み、
    前記第２ｐ型コレクタ層の不純物濃度は、前記第１ｐ型コレクタ層の不純物濃度と比較して薄い、半導体装置。
  8. 請求項５、６のいずれか１項において、
    前記ｎ型フィールドストップ層は、
    第１ｎ型フィールドストップ層と、
    前記第１ｎ型フィールドストップ層の不純物濃度と比較して薄い不純物濃度の第２ｎ型フィールドストップ層と、を含み、
    前記第１側面と前記第１端部との間、前記第２側面と前記第２端部との間、前記第３側面と前記第３端部との間、および、前記第４側面と前記第４端部との間には、前記ｎ型ドリフト層に替えて、前記第２ｎ型フィールドストップ層が設けられている、半導体装置。
  9. 第１主面及び前記第１主面に対向する第２主面を有するシリコン基板と、
    前記第１主面に形成されたｐ型ベース層と、
    前記ｐ型ベース層中に形成されたｎ型エミッタ層と、
    前記第１主面に形成され、前記ｐ型ベース層の下部に形成されたｎ型ホールバリア層と、
    前記第２主面に形成されたｐ型コレクタ層と、
    前記第２主面に形成され、前記ｐ型コレクタ層よりも内側に形成されたｎ型フィールドストップ層と、
    前記ｎ型フィールドストップ層と前記ｎ型ホールバリア層との間に配置されたｎ型ドリフト層と、を含み、
    前記シリコン基板は、平面視において、第１側面を有し、
    前記ｎ型フィールドストップ層は、前記シリコン基板の前記第１側面に対向する第１端部を有し、
    前記ｎ型フィールドストップ層は、前記ｎ型フィールドストップ層の前記第１端部が前記シリコン基板の前記第１側面から所定の距離だけ離れるように、前記ｐ型コレクタ層の上側に選択的に設けられ、
    前記シリコン基板の前記第１側面と前記ｎ型フィールドストップ層の前記第１端部との間には、前記ｎ型ドリフト層が設けられ、
    前記シリコン基板は、平面視において、前記ｐ型ベース層を含むセル形成領域と、前記セル形成領域を囲む様に設けられたセル周辺接続領域と、前記セル周辺接続領域を囲む様に設けられた外周領域部と、を含み、
    前記セル形成領域は、エミッタ電極を含み、
    前記第１側面と前記セル形成領域との間の前記セル周辺接続領域には、
    ゲート抵抗と、
    前記ゲート抵抗と前記シリコン基板の前記第１主面との間に形成された酸化膜と、
    前記酸化膜の下に形成され、前記エミッタ電極に複数のエミッタコンタクトによって接続されたＰ型ウエル領域と、を含む、半導体装置。
  10. （ａ）ｎ型エミッタ層、ｐ型ベース層、トレンチゲート、トレンチエミッタ、ｐ型フローティング層、ｎ型ホールバリア層、ゲート電極およびエミッタ電極が第１主面側に形成されたシリコン基板を準備する工程と、
    （ｂ）前記シリコン基板の前記第１主面と対向する第２主面に、ｐ型コレクタ層を形成し、前記ｐ型コレクタ層の前記第１主面の側に、ｎ型フィールドストップ層を選択的に形成する工程と、
    （ｃ）前記ｐ型コレクタ層に接続されたコレクタ電極を形成する工程と、
    （ｄ）前記シリコン基板をスクラブラインに沿って切断する工程と、を含み、
    前記ｎ型フィールドストップ層は、切断面から所定の距離だけ離れている、
    半導体装置の製造方法。
  11. 請求項１０において、
    前記（ｂ）工程は、
    前記シリコン基板の前記第２主面に、イオン注入法により、Ｎ型不純物を選択的に導入して、Ｎ型不純物注入層を形成する第１注入層形成工程と、
    前記シリコン基板の前記第２主面の全面に、イオン注入法により、Ｐ型不純物を導入して、Ｐ型不純物注入層を形成する第２注入層形成工程と、
    その後、前記シリコン基板の前記第２主面に対して、アニールを実施し、前記Ｎ型不純物注入層と前記Ｐ型不純物注入層とを活性化させて、前記ｎ型フィールドストップ層と前記ｐ型コレクタ層とを形成するアニール工程と、を含む、半導体装置の製造方法。
  12. 請求項１１において、
    前記第１注入層形成工程は、
    前記シリコン基板の前記第２主面に、レジスト膜を選択的に形成する工程と、
    前記レジスト膜をマスクとして、前記シリコン基板の前記第２主面に、前記Ｎ型不純物を選択的に導入する工程と、
    前記レジスト膜を除去する工程と、を含む、半導体装置の製造方法。
  13. 請求項１１において、
    前記第１注入層形成工程は、
    前記シリコン基板の前記第２主面に、マスク部を有するステンシルマスクを配置する工程と、
    前記マスク部をマスクとして、前記シリコン基板の前記第２主面に、前記Ｎ型不純物を選択的に導入する工程と、
    前記ステンシルマスクを除去する工程と、を含む、半導体装置の製造方法。
  14. 請求項１１において、
    前記第１注入層形成工程は、
    前記シリコン基板の前記第２主面に、酸化膜を形成する工程と、
    前記酸化膜の上に、マスク部を有するステンシルマスクを配置する工程と、
    前記マスク部をエッチングマスクとして、前記マスク部から露出する前記酸化膜をエッチングする工程と、
    前記ステンシルマスクを除去する工程と、
    前記シリコン基板の前記第２主面に残った前記酸化膜をマスクとして、前記シリコン基板の前記第２主面に、前記Ｎ型不純物を選択的に導入する工程と、を含む、半導体装置の製造方法。
  15. 請求項１１において、
    前記第２注入層形成工程は、
    前記シリコン基板の前記第２主面の全面に、イオン注入法により、第１Ｐ型不純物を導入して、第１Ｐ型不純物注入層を形成する工程と、
    前記シリコン基板の前記第２主面に、レジスト膜を選択的に形成する工程と、
    前記レジスト膜をマスクとして、前記シリコン基板の前記第２主面に、第２Ｐ型不純物を選択的に導入して、第２Ｐ型不純物注入層を形成する工程と、
    前記レジスト膜を除去する工程と、を含み、
    前記アニール工程において、第１Ｐ型不純物注入層と第２Ｐ型不純物注入層とを活性化させて、前記ｐ型コレクタ層として、第１ｐ型コレクタ層と、前記第１ｐ型コレクタ層と前記切断面との間に、前記第１ｐ型コレクタ層より不純物濃度の低い第２ｐ型コレクタ層と、を形成する、半導体装置の製造方法。
  16. 請求項１５において、
    前記第２ｐ型コレクタ層は、前記切断面と前記ｎ型フィールドストップ層との間の下側に配置される様に形成される、半導体装置の製造方法。
  17. 請求項１５において、
    前記シリコン基板は、前記トレンチゲートおよび前記トレンチエミッタが形成されたセル形成領域を含み、
    前記第１ｐ型コレクタ層は、前記セル形成領域の下側に対応する前記第２主面に、選択的に形成される、半導体装置の製造方法。
  18. 請求項１１、１５のいずれか１項において、
    前記第１注入層形成工程は、
    前記シリコン基板の前記第２主面の全面に、イオン注入法により、第１Ｎ型不純物を導入して、第１Ｎ型不純物注入層を形成する工程と、
    前記シリコン基板の前記第２主面に、レジスト膜を選択的に形成する工程と、
    前記レジスト膜をマスクとして、前記シリコン基板の前記第２主面に、第２Ｎ型不純物を選択的に導入して、第２Ｎ型不純物注入層を形成する工程と、
    前記レジスト膜を除去する工程と、を含み、
    前記アニール工程において、第１Ｎ型不純物注入層と第２Ｎ型不純物注入層とを活性化させて、前記ｎ型フィールドストップ層として、第１ｎ型フィールドストップ層と、前記第１ｎ型フィールドストップ層と前記切断面との間に、前記第１ｎ型フィールドストップ層より不純物濃度の低い第２ｎ型フィールドストップ層と、を形成する、半導体装置の製造方法。
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