JP2020077800A - 半導体装置 - Google Patents
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Abstract
Description
実施の形態1にかかる半導体装置の構造について説明する。図1,2は、実施の形態1にかかる半導体装置の構造を示す断面図である。図1,2は、それぞれ図3,4の切断線A−A’,B−B’における断面構造である。図3,4は、実施の形態1にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図3,4は、それぞれメサ領域7aを図1,2の切断線C1−C1,C2−C2で半導体基板10のおもて面に平行に切断した平面であり、半導体基板10のおもて面から異なる深さにおけるn+型ソース領域5、n型シャント抵抗領域(第2半導体領域)15およびp++型コンタクト領域6(第4半導体領域)のレイアウトを示している。図3,4ではゲート絶縁膜8を図示省略する。
次に、実施の形態2にかかる半導体装置の構造について説明する。図5,6は、実施の形態2にかかる半導体装置の構造を示す断面図である。図5,6は、それぞれ図7〜9の切断線D−D’,E−E’における断面構造である。図7〜9は、実施の形態2にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図7〜9は、それぞれメサ領域7aを図5,6の切断線F1−F1〜F3−F3で半導体基板10のおもて面に平行に切断した平面であり、半導体基板10のおもて面から異なる深さにおけるn+型ソース領域5、n型シャント抵抗領域25およびp++型コンタクト領域26のレイアウトを示している。図7〜9ではゲート絶縁膜8を図示省略する。
次に、実施の形態3にかかる半導体装置の構造について説明する。図10,11は、実施の形態3にかかる半導体装置の構造を示す断面図である。実施の形態3にかかる半導体装置を半導体基板10のおもて面側から見たレイアウトを示す平面図は、図3,4と同じであるので、ここでも図3,4を用いて説明する。図10,11は、それぞれ図3,4の切断線A−A’,B−B’における断面構造である。
次に、実施の形態4にかかる半導体装置の構造について説明する。図12,13は、実施の形態4にかかる半導体装置の構造を示す断面図である。実施の形態4にかかる半導体装置を半導体基板10のおもて面側から見たレイアウトを示す平面図は、図3,4と同じであるので、ここでも図3,4を用いて説明する。図12,13は、それぞれ図3,4の切断線A−A’,B−B’における断面構造である。
次に、n型シャント抵抗領域25の不純物濃度、および、n型シャント抵抗領域25の第1部分25aの厚さt11について検証した。図14は、実施例のn型シャント抵抗領域の厚さと定格電圧Vonおよび飽和電流密度との関係をシミュレーションした結果を示す特性図である。図14の横軸はn型シャント抵抗領域25の第1部分25aの厚さt11であり、縦軸は定格電圧Vonと飽和電流密度とを乗算した値(=定格電圧Von×飽和電流密度)である。図15は、定格電圧および飽和電流密度の定義を説明するための説明図である。図15には、図16の電圧−電流特性の理想曲線を示す。
2 n-型ドリフト領域
3 n型電流拡散領域
4,24 p型ベース領域
4a,24a チャネル(n型の反転層)
5 n+型ソース領域
6,26 p++型コンタクト領域
7 トレンチ
7a メサ領域
8 ゲート絶縁膜
9 ゲート電極
10 半導体基板
11 層間絶縁膜
11a コンタクトホール
12 ソース電極
13 ドレイン電極
14a p型ベース領域の第1部分
14b p型ベース領域の第2部分
15,25 n型シャント抵抗領域
21 トレンチ底部のp+型領域(第1p+型領域)
22 メサ領域のp+型領域(第2p+型領域)
23 第2p+型領域の直下のn型領域
25a n型シャント抵抗領域のうち、p++型コンタクト領域のドレイン側の表面に接する部分(第1部分)
25b n型シャント抵抗領域のうち、n+型ソース領域のドレイン側の表面に接する部分(第2部分)
41 n+型出発基板
42 n-型炭化珪素層
43 p型炭化珪素層
d1,d11 n型シャント抵抗領域の、半導体基板のおもて面からの深さ
d2 n+型ソース領域の、半導体基板のおもて面からの深さ
d3,d13 p++型コンタクト領域の半導体基板のおもて面からの深さ
t1 n型シャント抵抗領域の厚さ
t11 n型シャント抵抗領域の第1部分の厚さ
t12 n型シャント抵抗領域の第2部分の厚さ
w1 トレンチの幅
w2 コンタクトホール間の幅
w11 1つのトレンチを挟んで隣り合うn+型ソース領域間の距離
w12 1つのトレンチを挟んで隣り合うp++型コンタクト領域の距離
w12’ 1つのトレンチを挟んで隣り合うp型ベース領域の、p++型コンタクト領域に接する部分の距離
w21x n+型ソース領域の第1方向の幅
w21y n+型ソース領域の第2方向の幅
w22x p++型コンタクト領域の第1方向の幅
w22x’ p型ベース領域の、p++型コンタクト領域に接する部分の第1方向の幅
w22y p++型コンタクト領域の第2方向の幅
w22y’ p型ベース領域の、p++型コンタクト領域に接する部分の第2方向の幅
X 半導体基板のおもて面に平行にストライプ状にトレンチが延在する方向(第1方向)
Y 半導体基板のおもて面に平行でかつ第1方向と直交する方向(第2方向)
Z 厚さ方向
Claims (14)
- シリコンよりもバンドギャップが広い半導体からなる半導体基板と、
前記半導体基板の裏面を構成する第1半導体層と、
前記半導体基板の、前記第1半導体層よりもおもて面側に、前記第1半導体層に接して設けられ、前記半導体基板を構成する第1導電型の第2半導体層と、
前記半導体基板の、前記第1半導体層および前記第2半導体層を除く部分であり、前記半導体基板のおもて面を構成する第2導電型の第3半導体層と、
前記第3半導体層の内部に選択的に設けられた第1導電型の第1半導体領域と、
前記第3半導体層の内部に選択的に設けられた、前記第1半導体領域よりも不純物濃度の低い第1導電型の第2半導体領域と、
前記第3半導体層の、前記第1半導体領域および前記第2半導体領域を除く部分である第2導電型の第3半導体領域と、
前記半導体基板のおもて面から前記第3半導体層を厚さ方向に貫通して前記第2半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板のおもて面に設けられ、前記第1半導体領域および前記第3半導体領域に電気的に接続された第1電極と、
前記半導体基板の裏面に設けられ、前記第1半導体層に電気的に接続された第2電極と、
を備え、
前記第1半導体領域は、前記ゲート絶縁膜と離れて配置され、
前記第2半導体領域は、前記第3半導体領域の、前記ゲート絶縁膜を挟んで前記ゲート電極に対向する部分にオン動作時に形成される第1導電型の反転層と、前記第1半導体領域と、の間に、前記第1半導体領域および前記反転層に接して設けられていることを特徴とする半導体装置。 - 前記第2半導体領域は、前記半導体基板のおもて面よりも前記第2電極側に深い位置で、前記反転層よりも前記第1電極側に浅い位置に配置され、かつ前記半導体基板のおもて面から前記第1半導体領域よりも前記第2電極側に深い位置に達することを特徴とする請求項1に記載の半導体装置。
- 前記第2半導体領域の厚さは、前記第1半導体領域の厚さよりも薄いことを特徴とする請求項1または2に記載の半導体装置。
- 前記第2半導体領域は、前記第1半導体領域の、前記第2電極側の表面の全面に接することを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
- 前記第3半導体層の内部に選択的に設けられ、前記第1電極に電気的に接続された、前記第3半導体層よりも不純物濃度の高い第2導電型の第4半導体領域をさらに備え、
前記第3半導体領域は、前記第3半導体層の、前記第1半導体領域、前記第2半導体領域および前記第4半導体領域を除く部分であり、
前記第1半導体領域と前記第4半導体領域とは、前記半導体基板のおもて面に平行な直線状の前記トレンチが延在する方向に交互に繰り返し配置されていることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。 - 前記第4半導体領域は、前記第1半導体領域と前記ゲート絶縁膜との間に配置され、
前記第2半導体領域は、
前記半導体基板のおもて面から前記第4半導体領域よりも前記第2電極側に深い位置に達し、
前記第4半導体領域の、前記第1半導体領域よりも前記ゲート絶縁膜側における前記第2電極側の表面に接することを特徴とする請求項5に記載の半導体装置。 - 前記第2半導体領域の不純物濃度は、前記第4半導体領域の不純物濃度よりも低いことを特徴とする請求項6に記載の半導体装置。
- 前記第4半導体領域は、第2導電型拡散領域であり、
前記第2半導体領域は、前記第4半導体領域の、前記第2電極側の表面に接する第1部で、前記ゲート絶縁膜から前記第1部分より離れた第2部分の厚さよりも前記第1部分の厚さが薄くなっていることを特徴とする請求項6または7に記載の半導体装置。 - 前記第2半導体領域の前記第1部分の厚さは、0.05μm以上0.25μm以下であることを特徴とする請求項8に記載の半導体装置。
- 前記第2半導体層の内部において前記トレンチの底部に厚さ方向に対向し、前記第3半導体領域と離れて選択的に設けられた第1の第2導電型領域と、
前記第2半導体層の内部に、前記トレンチおよび前記第1の第2導電型領域と離れて、かつ前記第3半導体領域に接して設けられた第2の第2導電型領域と、
前記第2半導体層の内部において前記第2の第2導電型領域よりも前記第2電極側に選択的に設けられ、前記第2の第2導電型領域に厚さ方向に対向する第1導電型の第5半導体領域と、
をさらに備えることを特徴とする請求項1〜9のいずれか一つに記載の半導体装置。 - 前記第2半導体層の、前記第3半導体層との界面側の表面層に、前記第2半導体層よりも不純物濃度の高い第1導電型の第6半導体領域をさらに備え、
前記トレンチの底部は前記第6半導体領域の内部で終端し、
前記第1の第2導電型領域および前記第2の第2導電型領域は、前記第6半導体領域の内部に選択的に設けられていることを特徴とする請求項10に記載の半導体装置。 - 前記第2半導体領域の不純物濃度は、1×1017/cm3以上1×1019/cm3以下であることを特徴とする請求項1〜11のいずれか一つに記載の半導体装置。
- 前記第2半導体領域の不純物濃度は、4×1017/cm3以上3×1018/cm3以下であることを特徴とする請求項1〜12のいずれか一つに記載の半導体装置。
- 前記第1半導体領域の不純物濃度は、3×1019/cm3以上3×1020/cm3以下であることを特徴とする請求項1〜13のいずれか一つに記載の半導体装置。
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