JP5867606B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、半導体基板内に形成される複数の半導体層のうち、ｎ-型ドリフト層が最も高抵抗の半導体層である。このｎ-型ドリフト層の厚さを薄くして電流経路長を短くすれば、高抵抗の半導体層の抵抗が小さくなるため、ＭＯＳＦＥＴ全体のオン抵抗も実質的に小さくなる。
しかし、ＭＯＳＦＥＴは、オフ状態では、高抵抗のｎ-型ドリフト層に空乏層が広がり、この空乏層の広がりによって耐圧を保持する機能も有する。このため、ｎ-型ドリフト層を薄くした場合、空乏層の広がりが短くなることで、低い印加電圧で臨界電界強度に達しやすくなり、耐圧が低下する。一方、耐圧の高いＭＯＳＦＥＴでは、厚さの厚いｎ-型ドリフト層を必要とするため、オン抵抗が大きくなり、導通損失が増える。このようなオン抵抗と耐圧との関係をトレードオフ関係と言う。トレードオフ関係にあるオン抵抗と耐圧とをともに向上させることは一般的に難しい。
このオン抵抗と耐圧とのトレードオフ関係は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）やバイポーラトランジスタ、ダイオード等のバイポーラ型のパワー半導体装置においても同様に成立することが知られている。前述のトレードオフ関係を改善してオン抵抗と耐圧とをともに向上させるデバイスとして、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを交互に配置した並列ｐｎ層とした超接合（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：ＳＪ）構造の半導体装置（以下、超接合半導体装置とする）が発表されている。
図１１に、超接合半導体装置の一例として、超接合ＭＯＳＦＥＴ１００の一部を示す。図１１は、従来の超接合ＭＯＳＦＥＴの構造を示す斜視図である。以下、この従来の超接合ＭＯＳＦＥＴ１００の構造について説明する。従来の超接合ＭＯＳＦＥＴ１００は、同耐圧の通常のＭＯＳＦＥＴのドリフト層よりも不純物濃度を高めたドリフト層を備える。ドリフト層は、基板主面に平行な方向の幅よりも基板主面に直交する方向の長さ（深さ）が長い構造のｎ型領域１とｐ型領域２とをその状態で基板主面に平行な方向に交互に接触配列させ、両領域間に形成される複数のｐｎ接合が基板主面に直交する方向に配列する構造の並列ｐｎ層２０となっている。これらのｎ型領域１とｐ型領域２との幅は、両領域間のｐｎ接合にかかる低い逆バイアス電圧印加（１００Ｖ〜２００Ｖ）でｐｎ接合から伸びる空乏層が各領域内を広がりきることができる幅に設定されている。
この超接合ＭＯＳＦＥＴ１００の、並列ｐｎ層２０以外の層構成部分については、通常のＭＯＳＦＥＴの層構成と同様である。そのうちおもて面側構造としては、ｐベース領域３、ｎ型表面領域４、ｐ+コンタクト領域５、ｎ+ソース領域６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９およびソース電極１０などが設けられる。裏面側構造としては、ｎ+ドレイン層１１に接するドレイン電極１２が設けられる（例えば、下記特許文献１、２、３参照。）。また、図１１にも示すように、並列ｐｎ層２０を構成するｎ型領域１は、裏面側からｎ型低濃度領域２２とｎ型高濃度領域２１とｎ型表面領域４とを積層してなる。同じくｐ型領域２は、裏面側からｐ型低濃度領域２４とｐ型高濃度領域２３とを積層してなる。
図２は、図１１の並列ｐｎ層の下端部（並列ｐｎ層２０の基板裏面側の部分）を基板主面に平行なＥ1−Ｅ2線で切断した切断面における平面パターンを示す平面図である。図２には、図１１では見えない紙面奥行方向にも並列ｐｎ層２０のｎ型領域１とｐ型領域２とが同じパターン幅で平行に形成されていることを示している。
図３は、図１１のＣ1−Ｃ2線およびＤ1−Ｄ2線で切断した切断面における不純物濃度分布を示す特性図である。Ｃ1−Ｃ2線およびＤ1−Ｄ2線で切断した切断面は、基板主面に直交し、且つ紙面奥行方向に直交する面である。図３のｎ型の領域（実線）の不純物濃度分布は、図１１のＡ1−Ａ2線に対応する基板主面に直交する方向のｎ型不純物濃度分布を示している。図３のｐ型の領域（点線）の不純物濃度分布は、図１１のＢ1−Ｂ2線に対応する半導体基板のおもて面から深さ方向のｐ型不純物濃度分布を示している。
図３の縦軸は不純物濃度を示し、横軸は基板おもて面からの深さを示している。図３において、第１深さｄ0は、ｐベース領域３の上端（基板おもて面）からｐベース領域３の底面（ｐベース領域３とｐ型高濃度領域２３との界面）までの深さである。基板おもて面から第１深さｄ0までのｐ型不純物濃度分布は、第１ｐ+コンタクト領域５とｐベース領域３との２段のｐ型不純物濃度分布（点線）を示している。第２深さｄ1は、ｐベース領域３の底面から、ｐベース領域３の下層（基板裏面側の層）のｐ型高濃度領域２３に隣接するｎ型高濃度領域２１の下端（基板裏面側の端部、すなわちｎ型高濃度領域２１とｎ型低濃度領域２２との界面）までの深さである。第３深さｄ2は、ｎ型高濃度領域２１の下端側に配置されたｐ型低濃度領域２４の下端（基板裏面側の端部）までの深さである。
図３に示すように、Ａ1−Ａ2線に沿ったｎ型不純物濃度分布（実線）では、ｎ型高濃度領域２１の下端より下層のｎ型低濃度領域２２の不純物濃度分布は、元の半導体基板の不純物濃度分布と同じであって均一となっているが、傾斜勾配を有していてもよい。元の半導体基板とは、並列ｐｎ層２０が形成される前の半導体基板である。さらに、ｎ型低濃度領域２２の上層（基板おもて面側の層）として、ｎ型高濃度領域２１およびｎ型表面領域４が形成されている。このように、ｎ型領域１は、ｎ型低濃度領域２２、ｎ型高濃度領域２１およびｎ型表面領域４からなる不純物濃度の異なる３段の不純物濃度分布を有することが好ましい。３段の不純物濃度として、ｎ型領域１の最下層のｎ型低濃度領域２２からｎ型高濃度領域２１およびｎ型表面領域４の順に高い不純物濃度となることが好ましいが、ｎ型高濃度領域２１とｎ型表面領域４とは同じ不純物濃度とすることもできる。
Ｂ1−Ｂ2線に沿ったｐ型不純物濃度分布（点線）では、前述のように、ｐ+コンタクト領域５とｐベース領域３とからなる２段の不純物濃度分布、および、ｐベース領域３の底面から第２深さｄ1で示されるｐ型高濃度領域２３と、ｐ型高濃度領域２３の下端から第３深さｄ2で示されるｐ型低濃度領域２４とからなる２段の不純物濃度分布を合わせて４段にされる。このとき、図３に示すように、ｐベース領域３の底面から第２深さｄ1で示されるｐ型高濃度領域２３は、ｐ型高濃度領域２３の下端（ｎ型高濃度領域２１の下端）から第３深さｄ2で示されるｐ型低濃度領域２４より高不純物濃度であることが望ましい。また、図３，１１に示すように、基板おもて面から第１深さｄ0で示されるｐ+コンタクト領域５とｐベース領域３とからなる領域は、ｎ型表面領域４の深さより深くすることが好ましい。
このような構造の超接合ＭＯＳＦＥＴ１００では、並列ｐｎ層２０の不純物濃度が同耐圧の通常のＭＯＳＦＥＴのドリフト層より高くても、オフ状態のときに、空乏層が、並列ｐｎ層２０間で縦方向（基板主面に直交する方向）に伸びる各ｐｎ接合から各並列ｐｎ層２０内に横方向（基板主面に平行な方向）に低耐圧で広がりきって、ドリフト層全体を素早く空乏化するため、高耐圧化を図ることができる。また、ドリフト層の不純物濃度が高いので、オン抵抗も低くなる。
一方、パワーＭＯＳＦＥＴはスイッチングデバイスとして使用されることが多いため、オン状態のときに発生する導通損失の低減だけでなく、さらにスイッチング時に発生するスイッチング損失の低減も求められる。スイッチング損失を増大させる主な要因の一つに、ターンオフ損失がある。このターンオフ損失を低減するためには、例えばターンオフ時のドレイン電圧の時間変化率（以下、ターンオフｄｖ／ｄｔとする）を高めればよい。しかし、ターンオフｄｖ／ｄｔを高くした場合、ノイズが発生し易くなる。ノイズを抑制するには、ターンオフｄｖ／ｄｔを低くする必要がある。このように、ターンオフ損失とターンオフｄｖ／ｄｔとの間は通常トレードオフ関係となる。
例えば、ターンオフｄｖ／ｄｔが、ノイズを発生させない１０ｋＶ／μｓのときに、従来の超接合ＭＯＳＦＥＴではターンオフ損失は０．５ｍＪ程度であるのに対し、通常のＭＯＳＦＥＴのターンオフ損失は０．１ｍＪ程度である。すなわち、従来の超接合ＭＯＳＦＥＴでは、従来の通常のＭＯＳＦＥＴに比べて、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係が５倍程度悪化する。このため、例えばオン抵抗を１／５程度に低減することができたとしても、トータルの損失で比較すると、超接合ＭＯＳＦＥＴによる損失の低減効果は実質的に相殺される。このように、従来の超接合ＭＯＳＦＥＴでは、オン抵抗と耐圧とのトレードオフ関係を改善することができても、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係が悪化することが問題となる。
また、従来の超接合ＭＯＳＦＥＴでは、並列ｐｎ層のチャージバランスを、耐圧が最も高くなるチャージバランス条件とした場合、ドレイン−ソース間に流れるアバランシェ電流が増加したときにドレイン電圧が低下する。このため、アバランシェ突入時に負性抵抗が発生して、アバランシェ電流が局所集中しやすく、アバランシェ電流破壊耐量（以下、アバランシェ耐量とする）が低下するという問題もある。この問題を解消するために、並列ｐｎ層を構成するｐ型領域を、並列ｐｎ層を構成するｎ型領域よりも基板裏面側に深く設けて並列ｐｎ層のおもて面側のｐ型不純物量をｎ型不純物量よりも多くすることにより、アバランシェ時の電流−電圧の負性抵抗を低減し、アバランシェ耐量を向上させることが知られている（例えば、下記特許文献４参照。）。
また、上述した以外にも、アバランシェ耐量が低下する原因として、従来の超接合ＭＯＳＦＥＴにおいて、寄生バイポーラトランジスタのターンオンによるアバランシェ耐量の低下に関する記述が開示されている（例えば、下記特許文献５参照。）。また、従来の超接合ＭＯＳＦＥＴでは、ｐｎ接合に逆バイアスが印加されてアバランシェ電流が多く流れると負性抵抗が発生するため、アバランシェ耐量が低いことが開示されている（例えば、下記特許文献６参照。）。
また、従来の超接合ＭＯＳＦＥＴの別の構成として、次の構成が提案されている。並列ｐｎ層のｐ型領域とｎ型領域との不純物濃度は、基板裏面側から略垂直上方（基板おもて面側）に向け階段状に増加する。特に、並列ｐｎ層のｐ型領域とｎ型領域との不純物濃度を略垂直上方に向けて３段階以上に増加させることで低オン抵抗、且つ高耐圧の半導体素子が得られる。また、並列ｐｎ層のｐ型領域とｎ型領域との不純物濃度は、深さ方向（基板主面に直交する方向）に沿って階段状でなく連続的、もしくは波型に変化させてもよい。また、並列ｐｎ層のｐ型領域とｎ型領域の下端との不純物濃度は、ｎ-型半導体層（ドリフト層）の不純物濃度よりも高くすることが望ましいことが開示されている（例えば、下記特許文献７参照。）。
また、従来の超接合ＭＯＳＦＥＴの別の構成として、次の構成が提案されている。チャージアンバランスマージンとは、並列ｐｎ層のｎ型領域のキャリア濃度と幅との積で表されるチャージ量と、並列ｐｎ層のｐ型領域のキャリア濃度と幅との積で表されるチャージ量とが等しいことである。言い換えると、チャージアンバランスマージンとは、並列ｐｎ層を完全に空乏化させることができる理想の並列ｐｎ層のチャージ量の状態からのずれに対して、耐圧を低下させない範囲の、並列ｐｎ層のｐ型領域およびｎ型領域のキャリア濃度および幅の設計許容値である。パワーＭＯＳＦＥＴの製造工程での種々のばらつきを考慮した場合、チャージアンバランスマージンは±１５％以上あることが望まれていることが開示されている（例えば、下記特許文献８参照。）。
米国特許第５２１６２７５号明細書（図１〜５） 米国特許第５４３８２１５号明細書（図１） 特開平９−２６６３１１号公報（図７〜９） 国際公開第２０１１−９３４７３号パンフレット（段落００２１、００２２） 特開２０１１−３６０９号公報（段落０００４） 特開２００９−１８８１７７号公報（段落００１３） 特開２００８−９１４５０号公報（段落００１７） 特開２００６−６６４２１号公報（段落００１０，００１１）
超接合ＭＯＳＦＥＴのドリフト層を構成する並列ｐｎ層を前述の特許文献４に記載の構成とすることにより、負性抵抗となることを回避することができ、単層のドリフト層からなる通常のＭＯＳＦＥＴと同じく正抵抗特性となるため、アバランシェ耐量は向上する。しかしながら、上記特許文献４の構成では、電界強度の高い部分が超接合構造にかかる並列ｐｎ層間の各ｐｎ接合に沿って分布する。また、この並列ｐｎ層の直上（基板おもて面側）には、並列ｐｎ層のｐｎ接合のストライプパターンの延びる方向と同じ方向に沿って延びるストライプ状にｐベース領域３、ｎ+ソース領域６およびｐ+コンタクト領域５が設けられている。そのため、アバランシェ電流はｐ型ベース領域３を流れる際に、ｎ+ソース領域６直下近傍（ｐ型ベース領域３の、ｎ+ソース領域６とｐ型領域２とに挟まれた部分近傍）を通ってソース電極１０に流れることになる。その結果、アバランシェ電流が寄生バイポーラトランジスタ（図１１のｎ型表面領域４−ｐ型ベース領域３−ｎ+ソース領域６）のベース電流となり、寄生バイポーラトランジスタが動作して破壊し易くなるという問題が発生する。
本発明は、前述の問題を解消し、アバランシェ耐量を向上させることのできる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型半導体基板の第１主面に、絶縁ゲート構造が設けられている。前記第１導電型半導体基板の前記第１主面と、当該第１主面に対して反対側の第２主面との間に、ドリフト層が設けられている。前記ドリフト層は、前記第１主面に平行な方向の幅よりも前記第１主面に直交する方向の長さが長い第１導電型領域と、前記第１主面に平行な方向の幅よりも前記第１主面に直交する方向の長さが長く、前記第１主面に平行な方向に前記第１導電型領域と交互に接触配列された第２導電型領域と、を有し、前記第１導電型領域と前記第２導電型領域との間のｐｎ接合が前記第１主面に直交する方向に延びる並列ｐｎ層である。前記第２導電型領域の前記第２主面側の端部には、前記第１主面に平行な方向で、且つ前記第１導電型領域と前記第２導電型領域とが並ぶ第１方向に直交する第２方向に所定のピッチで高低を繰り返す不純物濃度分布を有する第２導電型の第２主面側領域が接している。
また、この発明にかかる半導体装置は、上述した発明において、前記第２主面側領域は、前記第２導電型領域の前記第２主面側の端部よりも高不純物濃度で、且つ前記第２導電型領域の前記第１方向の幅よりも前記第１方向の幅が広い第２主面側高濃度領域と、前記第２導電型領域の前記第２主面側の端部よりも低不純物濃度で、且つ前記第２導電型領域の前記第１方向の幅よりも前記第１方向の幅が狭い第２主面側低濃度領域と、を備える。そして、前記第２主面側高濃度領域と前記第２主面側低濃度領域とは、前記第２方向に交互に繰り返し連続して配置されていることが好ましい。
また、この発明にかかる半導体装置は、上述した発明において、前記所定のピッチは、前記第１導電型領域と前記第２導電型領域との繰り返しピッチよりも小さいことが望ましい。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した半導体装置の製造方法であって、前記第２方向に延びるストライプ状の開口部を有するマスクを用いてイオン注入を行うことにより前記第２主面側領域を形成する形成工程を含む。前記マスクの前記開口部は、ストライプの延びる方向に、前記第２主面側高濃度領域の形成領域に対応する部分を露出する第１開口部と、前記第２主面側低濃度領域の形成領域に対応する部分を露出する、前記第１開口部よりも開口面積の狭い第２開口部とが交互に配置されてなるストライプパターンとなっていることを特徴とする。
本発明の半導体装置および半導体装置の製造方法によれば、寄生バイポーラトランジスタを動作させる面積比率が少なくなるため、アバランシェ耐量を向上させることができるという効果を奏する。
図１は、本発明の実施の形態１にかかる超接合ＭＯＳＦＥＴの構造を示す斜視図である。 図２は、図１１の並列ｐｎ層の下端部を基板主面に平行なＥ1−Ｅ2線で切断した切断面における平面パターンを示す平面図である。 図３は、図１１のＣ1−Ｃ2線およびＤ1−Ｄ2線で切断した切断面における不純物濃度分布を示す特性図である。 図４は、図１の並列ｐｎ層の下端部を基板主面に平行なＥ1−Ｅ2線で切断した切断面における平面パターンを示す平面図である。 図５は、図１のＣ1−Ｃ2線で切断した切断面における不純物濃度分布を示す特性図である。 図６は、図１のＤ1−Ｄ2線で切断した切断面における不純物濃度分布を示す特性図である。 図７は、本発明の実施の形態２にかかる超接合ＭＯＳＦＥＴの構造を示す斜視図である。 図８は、図７の並列ｐｎ層の下端部を基板主面に平行なＥ1−Ｅ2線で切断した切断面における平面パターンの別の一例を示す平面図である。 図９は、図７のＤ1−Ｄ2線で切断した切断面における不純物濃度分布を示す特性図である。 図１０は、図７のＣ1−Ｃ2線で切断した切断面における不純物濃度分布を示す特性図である。 図１１は、従来の超接合ＭＯＳＦＥＴの構造を示す斜視図である。
以下に添付図面を参照して、本発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。以下の説明では、第１導電型としてｎ型、第２導電型としてｐ型を用いることとする。また、第１主面をおもて面、第２主面を裏面として説明する。
（実施の形態１）
本発明の実施の形態１にかかる超接合ＭＯＳ型半導体装置について、超接合ＭＯＳＦＥＴを例に説明する。図１は、本発明の実施の形態１にかかる超接合ＭＯＳＦＥＴの構造を示す斜視図である。図１に示すように、実施の形態１にかかる超接合ＭＯＳＦＥＴ１００は、半導体基板（後述するエピタキシャル基板）の第１主面（おもて面）側にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を配設し、第２主面（裏面）側にｎ+ドレイン層１１およびドレイン電極１２を備える。前記ＭＯＳゲート構造を含むプレーナ型ＭＯＳＦＥＴのおもて面構造として、ｐベース領域３、ｎ型表面領域４、ｐ+コンタクト領域５、ｎ+ソース領域６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９およびソース電極１０などが含まれる。
半導体基板のおもて面側のＭＯＳゲート構造と裏面側のｎ+ドレイン層１１との間には、ドリフト層として、基板主面に平行な方向の幅よりも基板主面に直交する方向の長さ（深さ）が長い構造のｎ型領域１とｐ型領域２とをその状態で基板主面に平行な方向に交互に接触配列させ、両領域間に形成される複数のｐｎ接合が基板主面に直交する方向に配列する構造の並列ｐｎ層２０を備える。並列ｐｎ層２０は、基板おもて面に直交する方向に伸びるｎ型領域１とｐ型領域２とが基板おもて面に平行な方向に交互に繰り返し配列された構成を有する。また、ｎ型領域１とｐ型領域２との間のｐｎ接合は、ドリフト層内を基板おもて面に垂直（直交する方向）に延びるように形成される。ただし、ｐ型領域２は、基板裏面側のｎ+ドレイン層１１に達しない長さ（深さ）に設定されている。
ｎ型領域１およびｐ型領域２の平面パターン（並列ｐｎ層２０を基板おもて面に平行な方向に切断した切断面を上方（おもて面側）から見た平面パターン：以下、並列ｐｎ層２０の平面パターンとする）は、ｎ型領域１とｐ型領域２とが並ぶ方向と直交する方向（紙面奥行方向）に延びるストライプパターンとなっている。また、並列ｐｎ層２０の平面パターンは、基板おもて面側の直線状のストライプパターン（以下、直線状ストライプパターンとする）と、基板裏面側の下端部の曲線状のストライプパターン（以下、曲線状ストライプパターンとする）と、の両パターンを有する。また、並列ｐｎ層２０の平面パターンは、図１に矢印で示す紙面奥行方向に繰り返し連続するパターンにされている。
ＭＯＳＦＥＴのおもて面構造にかかるｐベース領域３は、ｐ型領域２の上端（基板おもて面側の端部）に接して、半導体基板のおもて面の表面層としてｐ型領域２のパターンに沿って設けられる。ｐ型領域２に隣接するｎ型領域１の基板おもて面側の最表面はｎ型表面領域４となる。このｎ型表面領域４は、隣接するｐベース領域３同士の間に位置するため、ｎ型表面領域４とｐベース領域３とは半導体基板のおもて面で相互に隣接する。ｎ型表面領域４の下端（基板裏面側の端部）には、ｎ型表面領域４に接するようにｎ型高濃度領域２１が設けられている。
ｎ型表面領域４は、ｎ型高濃度領域２１よりも高い不純物濃度を有していてもよいし、ｎ型高濃度領域２１と同じ不純物濃度を有していてもよい。ｎ型表面領域４とｎ型高濃度領域２１とが同じ不純物濃度の場合には、ｎ型表面領域４は、ｐベース領域３と同じ深さとすることができる。ｎ型表面領域４がｎ型高濃度領域２１よりも高不純物濃度である場合には、ｐベース領域３の底面側（基板裏面側）のコーナー近傍のｎ型不純物濃度を、ｐベース領域３の底面に接するｐ型高濃度領域２３の不純物濃度と同じ不純物濃度にまで高くすることができる。このため、ｎ型表面領域４の基板おもて面からの深さをｐベース領域３の基板おもて面からの深さよりも浅くすることが好ましい。この構成により、ｐベース領域３の底面側のコーナー近傍に電界が集中することを防ぎ、耐圧が低減することを防止することができる。
ｐ+コンタクト領域５およびｎ+ソース領域６は、ｐベース領域３内部に、基板おもて面に露出されるように選択的に設けられている。また、ｐ+コンタクト領域５およびｎ+ソース領域６は、基板おもて面で互いに隣接する。ゲート電極８は、ゲート絶縁膜７を介して、ｎ+ソース領域６、ｐ+コンタクト領域５およびｎ型領域１（ｎ型表面領域４）上に跨がるように形成される。ソース電極１０は、ｐ+コンタクト領域５およびｎ+ソース領域６を基板おもて面で短絡するように、ｐ+コンタクト領域５およびｎ+ソース領域６に接する。また、ソース電極１０は、層間絶縁膜９によってゲート電極８とは絶縁されている。
前述のｎ型高濃度領域２１の下端には、ｎ型高濃度領域２１に接するようにｎ型低濃度領域２２が設けられている。ｎ型高濃度領域２１およびｎ型低濃度領域２２はｎ型領域１を構成する。ｎ型低濃度領域２２は均一の不純物濃度分布を有し、ｎ型低濃度領域２２の下端はｎ+ドレイン層１１に接する。ｐ型高濃度領域２３の下端には、ｐ型高濃度領域２３に接するようにｐ型低濃度領域２４が設けられている。ｐ型高濃度領域２３およびｐ型低濃度領域２４はｐ型領域２を構成する。
ｐ型低濃度領域２４は、基板裏面側の下端部２６を除き、基板おもて面側から裏面に向かって減少する傾斜勾配の不純物濃度分布を有するとともに、ｎ+ドレイン層１１に達しない深さとなっている。ｐ型低濃度領域２４とｎ+ドレイン層１１との間にはｎ型低濃度領域２２が介在する。ｐ型低濃度領域２４の下端部２６は、ｐ型低濃度領域２４に接触する部分の不純物濃度より高濃度の下端部２６ａ（図５）と、ｐ型低濃度領域２４に接触する部分の不純物濃度よりも低濃度の下端部２６ｂ（図６）とを有する。
図４は、図１の並列ｐｎ層の下端部を基板主面に平行なＥ1−Ｅ2線で切断した切断面における平面パターンを示す平面図である。具体的には、図４に示すように、ｐ型低濃度領域２４の高濃度の下端部２６ａの幅（紙面奥行方向に直交する方向の幅、以下、単に幅とする）は、図２に示した通常の直線状ストライプパターンで等間隔に配置されたｎ型領域１よりも幅広にされている（凸部分）。また、ｐ型低濃度領域２４の低濃度の下端部２６ｂの幅は、通常の直線状ストライプパターンで等間隔に配置されたｎ型領域１よりも幅狭にされる（凹部分）。
また、ｐ型低濃度領域２４の高濃度の下端部２６ａとｐ型低濃度領域２４の低濃度の下端部２６ｂとは、紙面奥行方向で、且つ基板主面に平行な方向に交互に繰り返し連続して配置され、互いに接するように設けられている。このため、並列ｐｎ層２０の基板主面側（上方）からみた並列ｐｎ層２０の下端部の平面パターンは曲線状のエッジを有する曲線状ストライプパターンとなる。
次に、ｎ型領域１のｎ型不純物濃度分布と、ｐベース領域３およびｐ型領域２のｐ型不純物濃度分布とについて説明する。図５は、図１のＣ1−Ｃ2線で切断した切断面における不純物濃度分布を示す特性図である。Ｃ1−Ｃ2線で切断した切断面は、基板主面に直交し、且つ並列ｐｎ層２０のストライプパターンに直交するようにｐ型低濃度領域２４の高濃度の下端部２６ａを横切る面である（図１０においても同様）。図５には、図１のＡ1−Ａ2線におけるｎ型不純物濃度分布（実線）と、図１のＢ1−Ｂ2線におけるｐ型不純物濃度分布（点線）とを併せて示す。図５に示すｎ型不純物濃度分布（実線）は、ｎ型表面領域４の表面（基板おもて面）から深さ方向におけるｎ型領域１の不純物濃度分布である。図５に示すｐ型不純物濃度分布（点線）は、ｐ+コンタクト領域５の表面（基板おもて面）から深さ方向におけるｐベース領域３内およびｐ型領域２の不純物濃度分布である。
図５に示す不純物濃度分布において、第１深さｄ0はｐベース領域３の厚さに相当し、基板おもて面からｐベース領域３とｐ型高濃度領域２３との界面までの深さである。基板おもて面から第１深さｄ0までのｐ型不純物濃度分布には、ｐ+コンタクト領域５とｐベース領域３との２段の不純物濃度分布が含まれる。第２深さｄ1はｐ型高濃度領域２３の厚さに相当し、ｐベース領域３の底面から、ｐベース領域３の下層（基板裏面側の層）のｐ型高濃度領域２３に隣接するｎ型高濃度領域２１の下端（基板裏面側の端部、すなわちｎ型高濃度領域２１とｎ型低濃度領域２２との界面）までの深さと同じである。
第３深さｄ2はｐ型低濃度領域２４の厚さに相当し、ｎ型高濃度領域２１の下端からｐ型領域２の下端までの深さである。Ｃ1−Ｃ2線で切断した切断面において、ｐ型領域２には本発明の特徴とするｐ型低濃度領域２４の高濃度の下端部２６ａが、ｐ型低濃度領域２４の下端から基板おもて面方向に第４深さｄ3の厚さで設けられている。図５に示すｎ型不純物濃度分布は、基板おもて面から裏面にかけて、ｎ型表面領域４、ｎ型高濃度領域２１およびｎ型低濃度領域２２がこの順に存在する不純物濃度分布を示している。このｎ型不純物濃度分布において、第１深さｄ0＋第２深さｄ1はｎ型表面領域４の厚さとｎ型高濃度領域２１の厚さとの総和であり、第３深さｄ2はｎ型低濃度領域２２の厚さである。
図５に示すように、ｎ型領域１は、ｐベース領域３の底面（ｐベース領域３とｐ型高濃度領域２３との界面）から基板裏面側に向かう方向に順に積層されたｎ型高濃度領域２１とｎ型低濃度領域２２とからなる異なる２段の不純物濃度分布を有する。ｎ型高濃度領域２１は、ｎ型低濃度領域２２の１．２倍以上３倍以下であるのがよく、好ましくは２．５倍以下の不純物濃度を有するのがよい。すなわち、ｎ型領域１は、基板おもて面側でｎ型不純物量がより多い構成となっている。ｎ型高濃度領域２１の不純物濃度は、例えば４．８×１０15／ｃｍ3であってもよい。ｎ型低濃度領域２２の不純物濃度は、例えば３．０×１０15／ｃｍ3であってもよい。
次に、ｐ型領域２の最下層（最も基板裏面側の層）であるｐ型低濃度領域２４の下端部２６を、基板主面に平行なＥ1−Ｅ2線で切断した切断面における平面パターンについて図４を参照して説明する。図４に示すように、ｐ型低濃度領域２４の下端部２６の平面パターンは、紙面奥行方向に凸凹を繰り返す曲線状ストライプパターンとなっている。なお、ｐ型低濃度領域２４の下端部２６以外の上層のｐ型領域２に関しては、図２と同様に均一の幅を有する直線状ストライプパターンである。このようにｐ型低濃度領域２４の下端部２６を曲線状ストライプパターンにする理由の一つは、ｎ型領域１とｐ型領域２とのチャージバランスをとるためであり、他の理由は、アバランシェ耐量を向上させるためである。よって、ｐ型低濃度領域２４の高濃度の下端部２６ａの箇所（曲線状ストライプパターンの凸部分）の不純物量は、ｐ型低濃度領域２４の低濃度の下端部２６ｂの箇所（曲線状ストライプパターンの凹部分）の不純物量よりも多い。
このような構造となるように並列ｐｎ層２０を備えた超接合ＭＯＳＦＥＴ１００を製造するには、例えば、次の製造方法とすればよい。まず、ｎ+ドレイン層１１となる支持基板のおもて面に、ｐ型領域２とｎ+ドレイン層１１との間のｎ型低不純物層となる薄いｎ型エピタキシャル層を成長させ、さらに、ｐ型低濃度領域２４の下端部２６となる部分を所定の厚さ（＝第４深さｄ3）にｎ型エピタキシャル層を成長させる。次に、このｎ型エピタキシャル層上に、ストライプの延びる紙面奥行方向に凹凸をなすように開口面積の異なるストライプ状の開口部を有するフォトレジストマスクを形成する。次に、このフォトレジストマスクをマスクとしてボロン（Ｂ）のイオン注入を行い、不純物濃度差を有する曲線状ストライプパターンのｐ型低濃度領域２４の下端部２６を形成する。
次に、所要のドリフト層厚さのｎ型エピタキシャル層を成長させる。これにより、ｎ+ドレイン層１１となる支持基板上にエピタキシャル層を成長させてなるエピタキシャル基板が作製される。次に、ｐ型低濃度領域２４の下端部２６上のｎ型エピタキシャル層を選択的に除去し、ｐ型低濃度領域２４の下端部２６の曲線状ストライプパターンの延びる紙面奥行方向にストライプ状に延びる直線状ストライプパターンのトレンチを形成する。次に、トレンチ中にｐ型エピタキシャル層を成長させてトレンチを埋め込む等の方法により、トレンチの内部に、ｐ型領域２となるｐ型低濃度領域２４（下端部２６以外の部分）およびｐ型高濃度領域２３を順に形成する。その後、一般的な方法により、ＭＯＳゲート構造を含むプレーナ型ＭＯＳＦＥＴのおもて面構造およびドレイン電極１２を形成することにより、図１に示す超接合ＭＯＳＦＥＴ１００が完成する。この製造方法により、図４に示す配置により、ストライプ状で、且つｎ型領域１の不純物濃度とｐ型領域２の不純物濃度とで濃度差を有する下端部を備える並列ｐｎ層２０を形成することができる。
また、ｎ型領域１は、ｎ型表面領域４、ｎ型高濃度領域２１およびｎ型低濃度領域２２とからなる異なる３段の不純物濃度分布を有してもよい。すなわち、図５に示すｎ型不純物濃度分布（実線）に示すように、基板おもて面側から裏面側にかけて、前述の３段の不純物濃度分布を有するが、ｎ型低濃度領域２２は図５のように均一濃度ではなく、傾斜勾配であってもよい。この場合、ｎ型高濃度領域２１は、ｎ型表面領域４も含めて、ｎ型低濃度領域２２の１．２倍以上３倍以下の不純物濃度を有するのがよく、好ましくは２．５倍以下の不純物濃度を有することが望ましい。
次に、ｐ型不純物濃度分布について説明する。図５に示すｐ型不純物濃度分布（点線）は、ｐベース領域３（基板おもて面から第１深さｄ0）の底面から基板裏面側にかけて、ｐ型領域２（第２深さｄ1＋第３深さｄ2）を構成するｐ型高濃度領域２３およびｐ型低濃度領域２４の不純物濃度分布を示している。ｐ型領域２の基板おもて面側は、均一な不純物濃度を有し、且つｐ型低濃度領域２４よりも高濃度のｐ型高濃度領域２３である。ｐ型領域２の基板裏面側は、基板おもて面側から裏面側に向かって減少する傾斜勾配の不純物濃度分布を有するｐ型低濃度領域２４である。ここで、傾斜勾配を有するｐ型低濃度領域２４（点線）の不純物濃度は、高濃度側（基板おもて面側）でｎ型低濃度領域２２（実線）の不純物濃度よりも＋５％〜＋２０％以内の高不純物濃度であり、低濃度側（基板裏面側）でｎ型低濃度領域２２（実線）の不純物濃度より−５％〜−２０％以内の低不純物濃度であることが望ましい。ｐ型低濃度領域２４の下端部２６の不純物濃度については既に説明したので、ここでは省略する。
図６は、図１のＤ1−Ｄ2線で切断した切断面における不純物濃度分布を示す特性図である。Ｄ1−Ｄ2線で切断した切断面は、基板主面に直交し、且つ並列ｐｎ層２０のストライプパターンに直交するようにｐ型低濃度領域２４の低濃度の下端部２６ｂを横切る面である（図９においても同様）。図６には、図１のＡ1−Ａ2線におけるｎ型不純物濃度分布（実線）と、図１のＢ1−Ｂ2線におけるｐ型不純物濃度分布（点線）を併せて示す。
図５に示す不純物濃度分布が図６に示す不純物濃度分布とで異なる点は、ｐ型低濃度領域２４の下端部２６の不純物濃度の違いのみである。図４に示すように、Ｃ1−Ｃ2線による切断面付近のｐ型低濃度領域２４の下端部２６の幅は、Ｄ1−Ｄ2線による切断面付近のｐ型低濃度領域２４の下端部２６の幅より広いため、不純物濃度差が生じ、Ｄ1−Ｄ2線による切断面付近のｐ型低濃度領域２４の下端部２６（ｐ型低濃度領域２４の低濃度の下端部２６ｂ）の不純物濃度が小さいのに対して、Ｃ1−Ｃ2線による切断面付近のｐ型低濃度領域２４の下端部２６（ｐ型低濃度領域２４の高濃度の下端部２６ａ）の不純物濃度は高くなっている。
以上、説明したように、実施の形態１によれば、ｐ型領域２の基板裏面側の下端部（ｐ型低濃度領域の下端部）は基板主面に平行な方向に周期的にｐ不純物濃度が高い領域と低い領域とを交互に繰り返す不純物分布を有するため、アバランシェ電流流入の起点となるｐ型不純物濃度の高い部分が並列ｐｎ層のｐ型領域全体ではなく選択的に設けられた構成となる。これにより、アバランシェ電流の、並列ｐｎ接合に沿う電流経路がｐ型領域の直上のソース領域直下近傍（ｐ型ベース領域の、ｎ+ソース領域とｐ型領域とに挟まれた部分近傍）を経てソース電極に抜け寄生バイポーラトランジスタを動作させる面積比率が少なくなるため、アバランシェ耐量を改善することができる。したがって、従来の通常型のＭＯＳＦＥＴに比べると、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係が改善される。
（実施の形態２）
次に、本発明の実施の形態２にかかる超接合ＭＯＳ型半導体装置について、超接合ＭＯＳＦＥＴを例に説明する。図７は、本発明の実施の形態２にかかる超接合ＭＯＳＦＥＴの構造を示す斜視図である。実施の形態２にかかる超接合ＭＯＳＦＥＴ１００の並列ｐｎ層２０は、複数回のエピタキシャル層を積層して形成される構成を有する。実施の形態２において、並列ｐｎ層２０を構成するｎ型領域１およびｐ型領域２は、次のように形成される。ｎ型エピタキシャル層を成長させるごとに、ｎ型エピタキシャル層にｐ型領域２を形成するためにボロンなどのｐ型不純物のイオン注入を行い、導入したｐ型不純物を拡散させてｎ型エピタキシャル層にｐ型領域２を選択的に形成する。ｎ型エピタキシャル層の、ｐ型領域２を形成していない部分がｎ型領域１となる。例えば、略円弧状のｐｎ接合面を有する並列ｐｎ層２０が複数回積層され、基板深さ方向に波型の不純物濃度分布（以下、波型の不純物濃度分布とする）を有する並列ｐｎ層２０が形成される。
次に、ｎ型領域１およびｐ型領域２の不純物濃度分布について説明する。図９は、図７のＤ1−Ｄ2線で切断した切断面における不純物濃度分布を示す特性図である。図９には、図７のＡ1−Ａ2線に対応するｎ型不純物濃度分布（実線）と、図７のＢ1−Ｂ2線に対応するｐ型不純物濃度分布（点線）を併せて示す。図１０は、図７のＣ1−Ｃ2線で切断した切断面における不純物濃度分布を示す特性図である。図１０には、図７のＡ1−Ａ2線に対応するｎ型不純物濃度分布（実線）と、図７のＢ1−Ｂ2線に対応するｐ型不純物濃度分布（点線）とを併せて示す。
図９、図１０において、図７のＡ1−Ａ2線におけるｎ型領域１のｎ型不純物濃度分布は、並列ｐｎ層２０の形成方法の違いに基づく波型の不純物濃度分布形状である点を除き、前述の実施の形態１のｎ型不純物濃度分布（図５、図６）と同様である。すなわち、ｎ型領域１は、ｎ型表面領域４とｎ型高濃度領域２１とｎ型低濃度領域２２とからなる３段の不純物濃度分布を有する。また、ｐ型領域２は、ｐ型高濃度領域２３と、基板おもて面側から裏面側にかけて徐々に低くなる傾斜勾配の不純物濃度分布を有するｐ型低濃度領域２４と、からなる２段の不純物濃度分布を有する。
以下、実施の形態２にかかる超接合ＭＯＳＦＥＴ１００の製造方法について説明する。まず、ｎ+ドレイン層１１となるｎ型半導体基板上に薄いエピタキシャル層を積層する。次に、この薄いエピタキシャル層全体にｎ型不純物を導入して熱拡散を行い、ｐ型領域２とｎ+ドレイン層１１との間のｎ型低不純物層を形成する。次に、ｐ型低濃度領域２４の下端部２６（２６ａ、２６ｂ）（図４）を形成するエピタキシャル層をｎ型低不純物層全面に積層し、このエピタキシャル層にｎ型不純物を導入して熱拡散を行う。次に、ｐ型低濃度領域２４の下端部２６（２６ａ、２６ｂ）の形成領域が図４に示す曲線状ストライプパターンとなる異なる面積の開口部を有するフォトレジストマスクを形成する。このフォトレジストマスクの開口部に、ｐ型不純物（ボロン）をイオン注入で導入して熱拡散を行う。これらの工程により、図４に示す曲線状ストライプパターンを有するｐ型低濃度領域２４の下端部２６（２６ａ、２６ｂ）が形成される。エピタキシャル層のうちｐ型不純物が導入されていない領域が、ｎ型低濃度領域２２となる。
ここで、前述のｐ型低濃度領域２４の下端部２６（２６ａ、２６ｂ）を形成するためのフォトレジストマスクにおいては、図４に示すように、熱拡散後にｐ型低濃度領域２４の下端部２６の幅（図４では横幅）が局所的に広くなる凸凹を繰り返すような開口部面積の異なる曲線状ストライプパターンを有する。また、フォトレジストマスクの開口部の平面パターンは、曲線状ストライプパターンに代えて、図８で示すｐ型低濃度領域２４の下端部２６のような、矩形状の凹凸を繰り返すストライプパターンとすることができる。このような開口部面積の異なるフォトレジストマスクを用いて、ボロンなどのｐ型不純物をイオン注入することにより、１回のイオン注入で、局所的に幅が広く高濃度となる部分（高濃度の下端部２６ａ）と、幅が狭く低濃度となる部分（低濃度の下端部２６ｂ）とを有するストライプパターンのｐ型低濃度領域２４の下端部２６を効率的に形成することができる。
また、図４では、並列ｐｎ層２０の下端部で、幅広の部分（凸部分：ｐ型低濃度領域２４の高濃度の下端部２６ａ）と幅狭の部分（凹部分：ｐ型低濃度領域２４の低濃度の下端部２６ｂ）とが交互に繰り返されてなるストライプパターンが繰り返される凹凸ピッチＸ1を、並列ｐｎ層２０を構成するｎ型領域１とｐ型領域２との繰り返しｐｎピッチＸ2より狭くされることも示している。凹凸ピッチＸ1をｎ型領域１とｐ型領域２との繰り返しｐｎピッチＸ2より狭くすることにより、ｐｎ接合に逆バイアスが印加され、並列ｐｎ層２０が空乏化する際に、幅広の部分と幅狭の部分とを交互に繰り返してなるストライプパターンを備えるｐ型低濃度領域２４の下端部２６を設けた場合でも、空乏層がｐ型低濃度領域２４の下端部２６（２６ａ、２６ｂ）内に広がりきり、並列ｐｎ層２０全体に空乏層が広がることになる。このため、耐圧が安定する効果を有する。この効果は実施の形態１でも同様である。
ｐ型低濃度領域２４の下端部２６の形成後、ｐ型低濃度領域２４の下端部２６（２６ａ、２６ｂ）以外の部分、すなわちｐ型領域２の上層（ｐ型領域２の基板おもて面側の部分）を形成する。その際には、ｎ型低濃度領域２２となるｎ型エピタキシャル層を形成するごとに、前述の図２に示すような直線状ストライプパターンの開口部を有するフォトレジストマスクを用いてｎ型エピタキシャル層にｐ型低濃度領域２４を選択的に形成する工程を繰り返し行うことにより、並列ｐｎ層２０となるエピタキシャル層を積層する。さらに、ｎ型高濃度領域２１となるｎ型エピタキシャル層を形成するごとに、図２に示すような直線状ストライプパターンの開口部を有するフォトレジストマスクを用いてｎ型エピタキシャル層にｐ型高濃度領域２３を選択的に形成する工程を繰り返し行うことにより、並列ｐｎ層２０となるエピタキシャル層を積層していき、図７に示す所定の厚さの並列ｐｎ層２０が形成される。
図７に示す並列ｐｎ層２０の形成時、ｎ型高濃度領域２１となるｎ型エピタキシャル層には、ｎ型低濃度領域２２のｎ型不純物濃度よりも高い不純物濃度でｎ型不純物が導入される。また、ｎ型低濃度領域２２となる各ｎ型エピタキシャル層には、ｎ型エピタキシャル層内にそれぞれ形成されるｐ型低濃度領域２４の不純物濃度が、基板裏面側からおもて面側にかけて徐々に高くなるように、ｐ型不純物が導入される。また、ｐ型高濃度領域２３を形成するｎ型エピタキシャル層には、ｐ型低濃度領域２４のｐ型不純物濃度より高い不純物濃度でｐ型不純物が導入される。なお、熱拡散は、エピタキシャル層を成長させるごとに行ってもよいし、ｎ型エピタキシャル層の形成とｐ型不純物のイオン注入による導入を繰り返し行った後に、複数のｎ型エピタキシャル層をまとめてアニールしてｐ型不純物を熱拡散させてもよい。
図８は、図７の並列ｐｎ層の下端部を基板主面に平行なＥ1−Ｅ2線で切断した切断面における平面パターンの別の一例を示す平面図である。図８は、ｐ型低濃度領域２４の下端部２６（２６ａ、２６ｂ）の紙面奥行方向に示される凸凹状（または幅広、幅狭）のストライプパターンについての変形例であり、図４とは異なるストライプパターンである。前述の実施の形態１，２の説明では、ｐ型低濃度領域２４の下端部２６を形成するために、イオン注入を用いた熱拡散工程を利用したため、ｐ型低濃度領域２４の下端部２６の凹凸パターンが曲線状となる。
一方、図８では、ｐ型低濃度領域２４の下端部２６を形成するために、ｎ型低濃度領域２２となるｎ型エピタキシャル層の成長後に、このｎ型エピタキシャル層にトレンチエッチング技術などを用いて図８に示す矩形状の凹凸を繰り返すストライプパターンの溝をエッチングで形成する。そして、この溝を埋め込むようにｐ型低濃度領域２４の下端部２６となるｐ型エピタキシャル層を形成する。溝のうち、幅広の部分（凸部分）の不純物濃度は、幅狭の部分（凹部分）の不純物濃度よりも高濃度になり易いため、溝の幅広の部分に埋め込まれたｐ型エピタキシャル層を、溝の幅狭の部分に埋め込まれたｐ型エピタキシャル層よりも相対的に不純物濃度の高いｐ型低濃度領域２４の高濃度の下端部２６ａとすることができる。
以上、説明したように、実施の形態２によれば、実施の形態１と同様に、アバランシェ電流流入の起点となるｐ型不純物濃度の高い部分が並列ｐｎ層のｐ型領域全体ではなく選択的に設けられた構成となる。これにより、アバランシェ電流の、並列ｐｎ接合に沿う電流経路がｐ型領域の直上のソース領域直下近傍を経てソース電極に抜け寄生バイポーラトランジスタを動作させる面積比率が少なくなるため、アバランシェ耐量を改善することができる。したがって、従来のＭＯＳＦＥＴに比べてターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を改善することができ、従来の超接合ＭＯＳＦＥＴに比べてアバランシェ耐量を向上させることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、本発明は、導電型を反転させても同様に成り立つ。
以上説明したように、本発明にかかる半導体装置および半導体装置の製造方法は、スイッチング回路等に用いられる大電力用超接合ＭＯＳ型半導体装置に有用であり、特に、超接合ＭＯＳＦＥＴや、超接合ＩＧＢＴなどの高耐圧化と大電流容量化とを両立させることのできる超接合ＭＯＳ型半導体装置に適している。
１ ｎ型領域
２ ｐ型領域
３ ｐベース領域
４ ｎ型表面領域
５ ｐ+コンタクト領域
６ ｎ+ソース領域
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ ソース電極
１１ ｎ+ドレイン層
１２ ドレイン電極
２０ 並列ｐｎ層
２１ ｎ型高濃度領域
２２ ｎ型低濃度領域
２３ ｐ型高濃度領域
２４ ｐ型低濃度領域
２６ ｐ型低濃度領域の下端部
２６ａ ｐ型低濃度領域の高濃度の下端部
２６ｂ ｐ型低濃度領域の低濃度の下端部

Claims (4)

  1. 第１導電型半導体基板の第１主面に設けられた、絶縁ゲート構造と、
    前記第１導電型半導体基板の前記第１主面と、当該第１主面に対して反対側の第２主面との間に設けられたドリフト層と、
    を備え、
    前記ドリフト層は、
    前記第１主面に平行な方向の幅よりも前記第１主面に直交する方向の長さが長い第１導電型領域と、前記第１主面に平行な方向の幅よりも前記第１主面に直交する方向の長さが長く、前記第１主面に平行な方向に前記第１導電型領域と交互に接触配列された第２導電型領域と、を有し、前記第１導電型領域と前記第２導電型領域との間のｐｎ接合が前記第１主面に直交する方向に延びる並列ｐｎ層であり、
    前記第２導電型領域の前記第２主面側の端部には、前記第１主面に平行な方向で、且つ前記第１導電型領域と前記第２導電型領域とが並ぶ第１方向に直交する第２方向に所定のピッチで高低を繰り返す不純物濃度分布を有する第２導電型の第２主面側領域が接していることを特徴とする半導体装置。
  2. 前記第２主面側領域は、
    前記第２導電型領域の前記第２主面側の端部よりも高不純物濃度で、且つ前記第２導電型領域の前記第１方向の幅よりも前記第１方向の幅が広い第２主面側高濃度領域と、
    前記第２導電型領域の前記第２主面側の端部よりも低不純物濃度で、且つ前記第２導電型領域の前記第１方向の幅よりも前記第１方向の幅が狭い第２主面側低濃度領域と、を備え、
    前記第２主面側高濃度領域と前記第２主面側低濃度領域とは、前記第２方向に交互に繰り返し連続して配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記所定のピッチは、前記第１導電型領域と前記第２導電型領域との繰り返しピッチよりも小さいことを特徴とする請求項１または２に記載の半導体装置。
  4. 請求項２に記載の半導体装置の製造方法であって、
    前記第２方向に延びるストライプ状の開口部を有するマスクを用いてイオン注入を行うことにより前記第２主面側領域を形成する形成工程を含み、
    前記マスクの前記開口部は、ストライプの延びる方向に、前記第２主面側高濃度領域の形成領域に対応する部分を露出する第１開口部と、前記第２主面側低濃度領域の形成領域に対応する部分を露出する、前記第１開口部よりも開口面積の狭い第２開口部とが交互に配置されてなるストライプパターンとなっていることを特徴とする半導体装置の製造方法。
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