JP7196403B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、炭化珪素（ＳｉＣ）を用いた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、低オン抵抗化を実現するために、炭化珪素からなる半導体基板（以下、炭化珪素基板（半導体チップ）とする）のおもて面上に平板状にＭＯＳゲートを設けたプレーナゲート構造に比べて構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。トレンチゲート構造は、炭化珪素基板のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、セルピッチ（単位セル（素子の構成単位）の繰り返し幅）の短縮により低オン抵抗化が可能である。
また、トレンチゲート型ＭＯＳＦＥＴを配置した炭化珪素基板のおもて面上に平板状にショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を配置することで、トレンチゲート型ＭＯＳＦＥＴのベース領域とドリフト領域とのｐｎ接合で形成される寄生のｐｎ接合ダイオード（ボディダイオード）の劣化を抑制可能である（例えば、下記特許文献１参照。）。このようにトレンチゲート型ＭＯＳＦＥＴを配置した炭化珪素基板のおもて面上に平板状にＳＢＤ（以下、平面ＳＢＤとする）を配置することで、同一の炭化珪素基板に平面ＳＢＤを内蔵した従来のトレンチゲート型ＭＯＳＦＥＴの構造について説明する。
図７，８は、従来の炭化珪素半導体装置の構造の一例を示す断面図である。図７，８には、図９の切断線ＡＡ－ＡＡ’における断面構造を示す。図７，８に示す従来の炭化珪素半導体装置には、それぞれ異なるセルピッチＰ１１２，Ｐ１１２’で平面ＳＢＤ１４２を配置した一例を示す。図７，８の平面ＳＢＤ１４２のセルピッチＰ１１２以外の構成（トレンチゲート型ＭＯＳＦＥＴ１４１の単位セルの構造、平面ＳＢＤ１４２の単位セルの構造）は同様である。図９は、図７，８の要部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図９には、図７，８のゲートトレンチ１０７および第１～３ｐ+型領域１２１～１２３のレイアウトを示す。
図７，８に示す従来の炭化珪素半導体装置は、炭化珪素からなる炭化珪素基板１１０のおもて面側に、トレンチゲート型ＭＯＳＦＥＴ１４１のＭＯＳゲートを埋め込んだトレンチ（以下、ゲートトレンチとする）１０７を所定のピッチＰ１０１で配置し、隣り合う各ゲートトレンチ１０７間にそれぞれトレンチゲート型ＭＯＳＦＥＴ１４１の単位セルまたは平面ＳＢＤ１４２の単位セルを配置した構成となっている。トレンチゲート型ＭＯＳＦＥＴ１４１の単位セルおよび平面ＳＢＤ１４２の単位セルは、それぞれ所定のセルピッチ（図７では符号Ｐ１１１，Ｐ１１２、図８では符号Ｐ１１１’，Ｐ１１２’で図示）で配置されている。炭化珪素基板１１０は、炭化珪素からなるｎ+型出発基板１０１上にｎ-型ドリフト領域１０２となるｎ-型炭化珪素層１３１をエピタキシャル成長させたエピタキシャル基板である。
トレンチゲート型ＭＯＳＦＥＴ１４１は、隣り合うゲートトレンチ１０７間（メサ領域）１０３ａにｐ型ベース領域１０４、ｎ+型ソース領域１０５およびｐ+型コンタクト領域１０６を有する。ｐ型ベース領域１０４、ｎ+型ソース領域１０５およびｐ+型コンタクト領域１０６を挟んで隣り合うゲートトレンチ１０７の中心間に挟まれた部分で、トレンチゲート型ＭＯＳＦＥＴ１４１の１つの単位セルが構成される。ゲートトレンチ１０７の底面は、第１ｐ+型領域１２１で覆われている。メサ領域１０３ａには、第１ｐ+型領域１２１と離して、第２，３ｐ+型領域１２２，１２３がそれぞれ選択的に配置されている。
第２，３ｐ+型領域１２２，１２３は、ゲートトレンチ１０７と離して配置されている。また、第２ｐ+型領域１２２は、ｐ型ベース領域１０４と離して配置され、ｐ+型コンタクト領域１０６に深さ方向Ｚに対向する。第３ｐ+型領域１２３は、ｐ型ベース領域１０４と第２ｐ+型領域１２２との間に配置され、ｐ型ベース領域１０４、ｐ+型コンタクト領域１０６および第２ｐ+型領域１２２に接する。平面ＳＢＤ１４２を配置したメサ領域１０３ａには、ｐ型ベース領域１０４、ｎ+型ソース領域１０５、ｐ+型コンタクト領域１０６および第３ｐ+型領域１２３は設けられておらず、炭化珪素基板１１０のおもて面（ｎ-型炭化珪素層１３１側の表面）にｎ型電流拡散領域１０３が露出されている。
平面ＳＢＤ１４２は、第１ｐ+型領域１２１間に挟まれた部分において、炭化珪素基板１１０のおもて面上に配置された導電層１１２とｎ型電流拡散領域１０３とのショットキー接合で１つの単位セルが構成される。ゲートトレンチ１０７は、炭化珪素基板１１０のおもて面に平行な方向（以下、第１方向）Ｘに所定のピッチＰ１０１で並列に配置されている。また、ゲートトレンチ１０７（濃いハッチング部分）は、炭化珪素基板１１０のおもて面側から見て炭化珪素基板１１０のおもて面に平行でかつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに延びるストライプ状のレイアウトに配置されている（図９参照）。
第１～３ｐ+型領域１２１～１２３（薄いハッチング部分）は、ゲートトレンチ１０７と同様に、第１方向Ｘに並列に配置され、かつ炭化珪素基板１１０のおもて面側から見て第２方向Ｙに延びるストライプ状のレイアウトに配置されている。このように、トレンチゲート型ＭＯＳＦＥＴ１４１および平面ＳＢＤ１４２ともに所定のセルピッチ（図７では符号Ｐ１１１，Ｐ１１２、図８では符号Ｐ１１１’，Ｐ１１２’で図示）で第１方向Ｘに並列に配置されている。符号１１１は、ｎ+型ソース領域１０５およびｐ+型コンタクト領域１０６とオーミック接触する導電層である。符号１１３～１１５は、それぞれ層間絶縁膜、おもて面電極および裏面電極である。
また、図７に示すように、トレンチゲート型ＭＯＳＦＥＴ１４１の単位セルと平面ＳＢＤ１４２の単位セルとを第１方向Ｘに交互に繰り返し配置したとする。この場合、トレンチゲート型ＭＯＳＦＥＴ１４１のセルピッチＰ１１１は、ゲートトレンチ１０７のピッチＰ１０１の２倍である（Ｐ１１１＝２×Ｐ１０１）。平面ＳＢＤ１４２のセルピッチＰ１１２は、ゲートトレンチ１０７のピッチＰ１０１とほぼ同じである（Ｐ１１２≒Ｐ１０１）。
図８に示すように、トレンチゲート型ＭＯＳＦＥＴ１４１の単位セルを第１方向Ｘに隣接して２つ配置するごとに、第１方向Ｘに隣接して平面ＳＢＤ１４２の単位セルを１つ配置したとする。この場合、トレンチゲート型ＭＯＳＦＥＴ１４１のセルピッチＰ１１１’は、ゲートトレンチ１０７のピッチＰ１０１の３／２倍である（Ｐ１１１’＝（３／２）×Ｐ１０１）。平面ＳＢＤ１４２のセルピッチＰ１１２’は、ゲートトレンチ１０７のピッチＰ１０１の略２倍である（Ｐ１１２’≒２×Ｐ１０１）。
トレンチゲート型ＭＯＳＦＥＴ１４１のセルピッチＰ１１１’を狭くした場合（図８参照）、トレンチゲート型ＭＯＳＦＥＴ１４１のオン抵抗が低減する。平面ＳＢＤ１４２のセルピッチＰ１１２を狭くした場合（図７参照）、トレンチゲート型ＭＯＳＦＥＴ１４１のｐ型ベース領域１０４とｎ-型ドリフト領域１０２およびｎ+型出発基板１０１とのｐｎ接合で形成されるｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードの動作開始電流が高くなる。これによって、トレンチゲート型ＭＯＳＦＥＴ１４１のボディダイオード（ｐ型ベース領域１０４とｎ-型ドリフト領域１０２とのｐｎ接合で形成される寄生のｐｎ接合ダイオード）の劣化抑制効果が向上する。
従来のトレンチゲート型ＭＯＳＦＥＴとして、トレンチゲート型ＭＯＳＦＥＴと同一の半導体基板に配置したノーマリオフ型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）を当該ＪＦＥＴに還流電流のみが流れるように動作させることで、低損失化およびボディダイオードの劣化抑制を実現した装置が提案されている（例えば、下記特許文献２（第００２２，００５０，０１０９段落、第５図）参照。）。
同一の炭化珪素基板にＳＢＤを内蔵した従来のトレンチゲート型ＭＯＳＦＥＴとして、ゲートトレンチと離して設けたトレンチの内部に金属層のみを埋め込み、トレンチの底面で金属層とｎ型ドリフト領域とのショットキー接合を形成することで、トレンチゲート型ＭＯＳＦＥＴのセルピッチを狭くして低オン抵抗化を実現した装置が提案されている（例えば、下記特許文献３（第００３７，０１２６段落、第５図）参照。）。
特開２００８－０２１９３０号公報 特開２０１５－１６２５７９号公報 特開２０１７－０５５００５号公報
しかしながら、上述した従来の炭化珪素半導体装置では、トレンチゲート型ＭＯＳＦＥＴ１４１のセルピッチＰ１１１’を狭くした場合（図８参照）、平面ＳＢＤ１４２のセルピッチＰ１１２’が広くなる。一方、平面ＳＢＤ１４２のセルピッチＰ１１２を狭くした場合（図７参照）、トレンチゲート型ＭＯＳＦＥＴ１４１のセルピッチＰ１１１が広くなる。このため、トレンチゲート型ＭＯＳＦＥＴ１４１のオン抵抗の低減とボディダイオードの劣化抑制効果向上とはトレードオフ関係にある。
この発明は、上述した従来技術による問題点を解消するため、同一の半導体基板に平面ＳＢＤを内蔵したトレンチゲート型ＭＯＳＦＥＴのオン抵抗の低減とボディダイオードの劣化抑制効果向上とのトレードオフ関係を改善することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板のおもて面から所定深さで複数のトレンチが設けられている。複数の前記トレンチは、前記半導体基板のおもて面に平行な第１方向と直交する第２方向に延在するストライプ状で、所定ピッチに設けられている。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記トレンチが隣り合う第１のトレンチ間に挟まれた第１メサ領域に、当該第１のトレンチ間にわたって第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第１メサ領域で、前記ゲート絶縁膜、前記ゲート電極、前記第１半導体領域および前記第２半導体領域でＭＯＳゲート構造が構成される。前記第１のトレンチ間と異なる第２のトレンチ間に挟まれた第２メサ領域の表面上に、導電層が設けられている。前記第２メサ領域で、前記導電層と前記半導体基板とのショットキー接合でショットキーバリアダイオードが構成される。前記半導体基板の内部に、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記トレンチの底面と接する。前記第３半導体領域は、前記第１のトレンチ間から前記第２のトレンチ間にかけて前記第１方向に延在するストライプ状に配置されている。前記第１メサ領域のみで、前記第１半導体領域と前記第３半導体領域との間に、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、前記第１半導体領域および前記第３半導体領域に接して、かつ前記トレンチと離して設けられている。第１電極は、前記第１半導体領域、前記第２半導体領域および前記導電層に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。
また、この発明にかかる半導体装置は、上述した発明において、１つの前記第１メサ領域に前記ＭＯＳゲート構造の１つの単位セルが設けられている。前記ＭＯＳゲート構造の単位セルは、前記第１方向に所定ピッチで配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ショットキーバリアダイオードの単位セルは、前記第２方向に所定ピッチで配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１方向に、２つの前記第１メサ領域が隣接して配置されるごとに１つの前記第２メサ領域が配置されることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面の表面層に設けられ、前記半導体基板のおもて面から前記トレンチの底面よりも深い位置に達する、前記半導体基板よりも不純物濃度の高い第１導電型の第５半導体領域をさらに備える。前記第１半導体領域、前記第３半導体領域および前記第４半導体領域は、前記第５半導体領域の内部に設けられていることを特徴とする。
上述した発明によれば、ＭＯＳゲート構造（トレンチゲート型ＭＯＳＦＥＴ）のセルピッチと、ショットキーバリアダイオード（平面ＳＢＤ）のセルピッチと、を互いにセルピッチに依らず、それぞれ個別に設定することができる。
本発明にかかる半導体装置によれば、同一の半導体基板に平面ＳＢＤを内蔵したトレンチゲート型ＭＯＳＦＥＴのオン抵抗の低減とボディダイオードの劣化抑制効果向上とのトレードオフ関係を改善することができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の要部を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の切断線Ａ－Ａ’における断面構造を示す断面図である。 図１の切断線Ｂ－Ｂ’における断面構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置のトレンチゲート型ＭＯＳＦＥＴのオン抵抗とボディダイオードの動作開始電流との関係を示す特性図である（実施例１）。 実施の形態にかかる炭化珪素半導体装置のトレンチゲート型ＭＯＳＦＥＴのセルピッチとオン抵抗との関係を示す特性図である（実施例２）。 実施の形態にかかる炭化珪素半導体装置の平面ＳＢＤのセルピッチとトレンチゲート型ＭＯＳＦＥＴのボディダイオード動作開始時のドレイン電流密度との関係を示す特性図である（実施例３）。 従来の炭化珪素半導体装置の構造の一例を示す断面図である。 従来の炭化珪素半導体装置の構造の一例を示す断面図である。 図７，８の要部を半導体基板のおもて面側から見たレイアウトを示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる半導体装置は、半導体材料としてシリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。以下、実施の形態にかかる半導体装置の構造について、半導体材料として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の要部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、図２，３のゲートトレンチ７および第１，２ｐ+型領域（第３，４半導体領域）２１，２２のレイアウトを示す。図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図３は、図１の切断線Ｂ－Ｂ’における断面構造を示す断面図である。
図１～３に示す実施の形態にかかる炭化珪素半導体装置は、トレンチゲート型ＭＯＳＦＥＴ４１を配置した炭化珪素からなる半導体基板（炭化珪素基板（半導体チップ））１０のおもて面上に平板状にＳＢＤ（平面ＳＢＤ）４２を配置した構造となっている。炭化珪素基板１０は、炭化珪素からなるｎ+型出発基板１のおもて面上にｎ-型ドリフト領域２となるｎ-型炭化珪素層３１をエピタキシャル成長させたエピタキシャル基板である。
ｎ-型炭化珪素層３１の、ｎ+型出発基板１側に対して反対側の表面層（炭化珪素基板１０のおもて面の表面層）には、ｎ-型炭化珪素層３１の厚さよりも浅い深さでｎ型領域（以下、ｎ型電流拡散領域（第５半導体領域）とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域３は、炭化珪素基板１０のおもて面に平行に一様に設けられている。
ｎ-型炭化珪素層３１の、ｎ型電流拡散領域３以外の部分（すなわちｎ型電流拡散領域３とｎ+型出発基板１とに挟まれた部分）がｎ-型ドリフト領域２である。ｎ型電流拡散領域３には、トレンチゲート型ＭＯＳＦＥＴ４１のｐ型ベース領域（第１半導体領域）４、ｎ+型ソース領域（第２半導体領域）５、ｐ+型コンタクト領域６およびトレンチ（ゲートトレンチ）７と、第１，２ｐ+型領域２１，２２と、がそれぞれ選択的に設けられている。ｎ型電流拡散領域３を設けずに、ｎ-型炭化珪素層３１全体をｎ-型ドリフト領域２として、ｎ-型ドリフト領域２に、ｐ型ベース領域４、ｎ+型ソース領域５、ｐ+型コンタクト領域６、ゲートトレンチ７および第１，２ｐ+型領域２１，２２を設けてもよい。
ゲートトレンチ７は、炭化珪素基板１０のおもて面から、ｎ型電流拡散領域３よりも浅い深さで設けられている。ゲートトレンチ７は、炭化珪素基板１０のおもて面に平行な方向（第１方向）Ｘに所定のピッチＰ１で並列に配置されている。また、ゲートトレンチ７（濃いハッチング部分）は、炭化珪素基板１０のおもて面側から見て炭化珪素基板１０のおもて面に平行でかつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに延びるストライプ状のレイアウトに配置されている（図１参照）。
ゲートトレンチ７の内部には、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９で、トレンチゲート型ＭＯＳＦＥＴ４１のＭＯＳゲートが構成される。隣り合う各ゲートトレンチ７間（メサ領域）３ａには、それぞれトレンチゲート型ＭＯＳＦＥＴ４１の単位セルまたは平面ＳＢＤ４２の単位セルが配置されている。
トレンチゲート型ＭＯＳＦＥＴ４１を配置したメサ領域（第１メサ領域）３ａには、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ+型コンタクト領域６が設けられている。ｐ型ベース領域４、ｎ+型ソース領域５、ｐ+型コンタクト領域６およびＭＯＳゲート（ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９）でＭＯＳゲート構造が構成される。ｐ型ベース領域４は、隣り合うゲートトレンチ７間にわたって設けられ、ゲートトレンチ７の側壁のゲート絶縁膜８を挟んでゲート電極９に対向する。
ｎ+型ソース領域５およびｐ+型コンタクト領域６は、それぞれｐ型ベース領域４の内部に選択的に設けられ、炭化珪素基板１０のおもて面に露出されている。ｎ+型ソース領域５は、ゲートトレンチ７の側壁のゲート絶縁膜８を挟んでゲート電極９に対向する。ｐ+型コンタクト領域６は、ｐ型ベース領域４を深さ方向Ｚに貫通していてもよい。深さ方向Ｚとは、炭化珪素基板１０のおもて面から裏面に向かう方向である。
ｐ型ベース領域４、ｎ+型ソース領域５およびｐ+型コンタクト領域６を挟んで隣り合うゲートトレンチ７の中心間に挟まれた部分で、トレンチゲート型ＭＯＳＦＥＴ４１の１つの単位セルが構成される。トレンチゲート型ＭＯＳＦＥＴ４１の単位セルは、第１方向Ｘに所定のセルピッチＰ１１で並列に配置されている。すなわち、トレンチゲート型ＭＯＳＦＥＴ４１を配置した各メサ領域３ａには、それぞれトレンチゲート型ＭＯＳＦＥＴ４１の１つの単位セルが配置される。
トレンチゲート型ＭＯＳＦＥＴ４１のセルピッチＰ１１は可能な限り狭く設定される。例えば、第１方向Ｘに、トレンチゲート型ＭＯＳＦＥＴ４１の単位セルをそれぞれ配置した２つのメサ領域３ａを隣接して配置するごとに、平面ＳＢＤ４２の単位セルを配置した１つのメサ領域３ａを配置してもよい。この場合、トレンチゲート型ＭＯＳＦＥＴ４１のセルピッチＰ１１は、ゲートトレンチ７のピッチＰ１の３／２倍となる（Ｐ１１＝（３／２）×Ｐ１）。
第１ｐ+型領域２１（薄いハッチング）は、炭化珪素基板１０のおもて面側から見て第１方向Ｘに延在するストライプ状のレイアウトに配置されている（図１参照）。すなわち、第１ｐ+型領域２１のストライプ状のレイアウトを構成する各直線部２１ａは、ゲートトレンチ７のストライプ状のレイアウトと略直交するように配置され、すべてのゲートトレンチ７と深さ方向Ｚに対向し、かつ各ゲートトレンチ７の底面を選択的に覆う。
第１ｐ+型領域２１の各直線部２１ａは、ｐ型ベース領域４と離して配置されている。第１ｐ+型領域２１の各直線部２１ａとｐ型ベース領域４との間には、第２ｐ+型領域２２が選択的に設けられている。第２ｐ+型領域２２は、ｐ型ベース領域４（ｐ+型コンタクト領域６がｐ型ベース領域４を深さ方向Ｚに貫通している場合には、ｐ型ベース領域４およびｐ+型コンタクト領域６）および第１ｐ+型領域２１に接する。
第２ｐ+型領域２２は、例えばｐ+型コンタクト領域６に深さ方向Ｚに対向する。第２ｐ+型領域２２は、トレンチゲート型ＭＯＳＦＥＴ４１を配置したメサ領域３ａのみに、ゲートトレンチ７と離して配置されている。第２ｐ+型領域２２は、例えば、第１ｐ+型領域２１の各直線部２１ａとｐ型ベース領域４との間のみに、第２方向Ｙに所定の間隔で配置されている。図１には、第２ｐ+型領域２２を破線で示す。
平面ＳＢＤ４２は、炭化珪素基板１０のおもて面上に配置された導電層１２とｎ型電流拡散領域３とのショットキー接合で構成される。平面ＳＢＤ４２を配置したメサ領域（第２メサ領域）３ａには、ｐ型ベース領域４、ｎ+型ソース領域５、ｐ+型コンタクト領域６および第２ｐ+型領域２２は設けられていない。また、平面ＳＢＤ４２を配置したメサ領域３ａには、炭化珪素基板１０のおもて面（ｎ-型炭化珪素層３１側の表面）にｎ型電流拡散領域３が露出されている。
平面ＳＢＤ４２のセルピッチＰ１２は、第１ｐ+型領域２１の各直線部２１ａの幅および第２方向Ｙの配置間隔（ピッチ）で決まる。その理由は、平面ＳＢＤ４２の電気的特性への第１ｐ+型領域２１の広がり抵抗の影響が大きいからである。したがって、平面ＳＢＤ４２の単位セルが並列に配置される方向（第２方向Ｙ）は、トレンチゲート型ＭＯＳＦＥＴ４１の単位セルが並列に配置される方向（第１方向Ｘ）と直交している。
トレンチゲート型ＭＯＳＦＥＴ４１を配置したメサ領域３ａにおいて、炭化珪素基板１０のおもて面上には、コンタクトホール１３ａに露出するｎ+型ソース領域５およびｐ+型コンタクト領域６とオーミック接触する導電層１１が設けられている。導電層１１は、トレンチゲート型ＭＯＳＦＥＴ４１のソース電極として機能する。導電層１１は、例えば、炭化珪素基板１０のおもて面側から見て第２方向Ｙに延びる直線状に配置されている（図１参照）。図１では、トレンチゲート型ＭＯＳＦＥＴ４１および平面ＳＢＤ４２を配置した各メサ領域においてゲートトレンチ７間に図示した第２ｐ+型領域２２よりも粗い２本の破線間が導電層１１，１２である。
平面ＳＢＤ４２を配置したメサ領域３ａにおいて、炭化珪素基板１０のおもて面上には、コンタクトホール１３ｂに露出するｎ型電流拡散領域３とショットキー接触する導電層１２が設けられている。導電層１２は、トレンチゲート型ＭＯＳＦＥＴ４１のソース電極として機能する。導電層１１は、例えば、炭化珪素基板１０のおもて面側から見て第２方向Ｙに延びる直線状に配置されている。導電層１２は、例えば、炭化珪素基板１０のおもて面側から見て第２方向Ｙに延びる直線状に配置されている（図１参照）。
各コンタクトホール１３ａ，１３ｂは、それぞれ、例えば炭化珪素基板１０のおもて面側から見て第２方向Ｙに延びる直線状に配置されている。炭化珪素基板１０のおもて面上には、コンタクトホール１３ａ，１３ｂに埋め込むように、おもて面電極（第１電極）１４が設けられている。おもて面電極１４は、導電層１１，１２に接し、これら導電層１１，１２に電気的に接続されるとともに、層間絶縁膜１３によりゲート電極９と電気的に絶縁されている。炭化珪素基板１０の裏面（ｎ+型出発基板１の裏面）全面に、裏面電極（第２電極）１５が設けられている。裏面電極１５は、ｎ+型ドレイン領域であるｎ+型出発基板１に電気的に接続されている。
以上、説明したように、実施の形態１によれば、ゲートトレンチの底面を覆う第１ｐ+型領域を、炭化珪素基板のおもて面側から見てゲートトレンチがストライプ状に延びる方向（第２方向）と直交する方向（第１方向）に延びるストライプ状に配置する。これにより、トレンチゲート型ＭＯＳＦＥＴを所定のセルピッチで第１方向に並列に配置し、平面ＳＢＤを所定のセルピッチで第２方向に並列に配置することができる。このため、トレンチゲート型ＭＯＳＦＥＴのセルピッチと、平面ＳＢＤのセルピッチと、を互いにセルピッチに依らず、それぞれ個別に設定することができる。これによって、トレンチゲート型ＭＯＳＦＥＴのセルピッチを狭くしてトレンチゲート型ＭＯＳＦＥＴのオン抵抗を低減させることができるとともに、平面ＳＢＤのセルピッチを狭くしてトレンチゲート型ＭＯＳＦＥＴのボディダイオードの劣化抑制効果を向上させることができる。したがって、トレンチゲート型ＭＯＳＦＥＴのオン抵抗の低減とボディダイオードの劣化抑制効果向上とのトレードオフ関係を改善することができる。
（実施例１）
次に、トレンチゲート型ＭＯＳＦＥＴ４１のオン抵抗とボディダイオードの動作開始電流との関係について検証した。トレンチゲート型ＭＯＳＦＥＴ４１のボディダイオードとは、トレンチゲート型ＭＯＳＦＥＴ４１のｐ型ベース領域４とｎ-型ドリフト領域２およびｎ+型出発基板１とのｐｎ接合で形成される寄生のｐｉｎダイオードである。図４は、実施の形態にかかる炭化珪素半導体装置のトレンチゲート型ＭＯＳＦＥＴのオン抵抗とボディダイオードの動作開始電流との関係を示す特性図である。
上述した実施の形態にかかる炭化珪素半導体装置（以下、実施例１とする）におけるトレンチゲート型ＭＯＳＦＥＴ４１のオン抵抗とボディダイオードの動作開始電流との関係を図４に示す。また、図４には、従来の炭化珪素半導体装置（以下、従来例とする：図７～９参照）におけるトレンチゲート型ＭＯＳＦＥＴ１４１のオン抵抗とボディダイオードの動作開始電流との関係も示す。従来例は、平面ＳＢＤ１４２の単位セルの配置が実施例１と異なる以外は実施例１と同様である。
図４に示す結果より、実施例１においては、トレンチゲート型ＭＯＳＦＥＴ４１のオン抵抗が従来例のトレンチゲート型ＭＯＳＦＥＴ１４１のオン抵抗と同じである場合（例えば実施例１の試料５１と従来例の試料５２）、トレンチゲート型ＭＯＳＦＥＴ４１のボディダイオードの動作開始電流を従来例のトレンチゲート型ＭＯＳＦＥＴ１４１のボディダイオードの動作開始電流よりも高くすることができることが確認された。すなわち、実施例１は、従来例と比べて、トレンチゲート型ＭＯＳＦＥＴ４１のオン抵抗低減とボディダイオードの劣化抑制効果向上とのトレードオフ関係を改善する方向（図４の矢印Ｃの向き（左上方向））に変化させることができることが確認された。
図４には、実施例１の１つの試料５１のみを図示しているが、実施例１は、トレンチゲート型ＭＯＳＦＥＴ４１のオン抵抗がトレンチゲート型ＭＯＳＦＥＴ４１のセルピッチＰ１１を狭くするほど低減され（後述する図５参照）、トレンチゲート型ＭＯＳＦＥＴ４１のボディダイオードの劣化抑制が平面ＳＢＤ４２のセルピッチＰ１２を狭くするほど高くなることが確認されている（後述する図６参照）。かつ、実施例１の試料５１以外の試料についても、実施例１の試料５１と同様の効果が得られることが確認されている。
（実施例２）
次に、トレンチゲート型ＭＯＳＦＥＴ４１のセルピッチＰ１１とオン抵抗との関係について検証した。図５は、実施の形態にかかる炭化珪素半導体装置のトレンチゲート型ＭＯＳＦＥＴのセルピッチとオン抵抗との関係を示す特性図である。図５には、横軸にゲートトレンチ７のピッチＰ１に対するトレンチゲート型ＭＯＳＦＥＴ４１のセルピッチＰ１１（＝トレンチゲート型ＭＯＳＦＥＴ４１のセルピッチＰ１１／ゲートトレンチ７のピッチＰ１）を示し、縦軸にトレンチゲート型ＭＯＳＦＥＴ４１のオン抵抗を示す。
上述した実施の形態にかかる炭化珪素半導体装置（以下、実施例２とする）におけるトレンチゲート型ＭＯＳＦＥＴ４１のセルピッチＰ１１とオン抵抗との関係を図５に示す。トレンチゲート型ＭＯＳＦＥＴ４１は、耐圧１２００Ｖクラス（１２００Ｖ－ｃｌａｓｓ）とした。耐圧（耐電圧）とは、素子が誤動作や破壊を起こさない限界の電圧である。トレンチゲート型ＭＯＳＦＥＴ４１のオン抵抗の測定時、トレンチゲート型ＭＯＳＦＥＴ４１のｐ型ベース領域４とｎ-型ドリフト領域２とのｐｎ接合温度Ｔｊを室温（ＲＴ：Ｒｏｏｍ Ｔｅｍｐｅｒａｔｕｒｅ（例えば２５℃程度））とした。
図５に示す結果より、実施例２において、トレンチゲート型ＭＯＳＦＥＴ４１のセルピッチＰ１１を狭くするほどオン抵抗を低減させることができることが確認された。
（実施例３）
次に、平面ＳＢＤ４２のセルピッチＰ１２とトレンチゲート型ＭＯＳＦＥＴ４１のボディダイオードの動作開始電流との関係について検証した。図６は、実施の形態にかかる炭化珪素半導体装置の平面ＳＢＤのセルピッチとトレンチゲート型ＭＯＳＦＥＴのボディダイオード動作開始時のドレイン電流密度との関係を示す特性図である。図６には、横軸にゲートトレンチ７のピッチＰ１に対する平面ＳＢＤ４２のセルピッチＰ１２（＝平面ＳＢＤ４２のセルピッチＰ１２／ゲートトレンチ７のピッチＰ１）を示し、縦軸にトレンチゲート型ＭＯＳＦＥＴ４１のボディダイオード動作開始時のドレイン電流密度を示す。
上述した実施の形態にかかる炭化珪素半導体装置（以下、実施例３とする）における平面ＳＢＤ４２のセルピッチＰ１２とトレンチゲート型ＭＯＳＦＥＴ４１のボディダイオードの動作開始電流との関係を図６に示す。トレンチゲート型ＭＯＳＦＥＴ４１は、耐圧１２００Ｖクラスとした。トレンチゲート型ＭＯＳＦＥＴ４１のボディダイオードの動作開始電流の測定時、トレンチゲート型ＭＯＳＦＥＴ４１のｐ型ベース領域４とｎ-型ドリフト領域２とのｐｎ接合温度Ｔｊを１７５℃とした。
図６に示す結果より、実施例３において、平面ＳＢＤ４２のセルピッチＰ１２を狭くするほど、トレンチゲート型ＭＯＳＦＥＴ４１のボディダイオードの動作開始電流を高くすることができることが確認された。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した実施の形態および各実施例において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、半導体基板（出発基板）上にエピタキシャル層を堆積したエピタキシャル基板を用いた場合を例に説明しているが、これに限らず、例えばデバイスを構成するすべての領域を半導体基板にイオン注入により形成した拡散領域としてもよい。
また、本発明は、ＭＯＳＦＥＴを例に説明しているが、これに限らず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のＭＯＳ型半導体装置や、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）等の整流半導体装置に適用可能である。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）に適用した場合においても同様の効果を奏する。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、同一の半導体基板に平面ＳＢＤを内蔵したトレンチゲート構造のＭＯＳ型半導体装置に有用であり、特にトレンチゲート構造のＭＯＳ型炭化珪素半導体装置に適している。
１ ｎ+型出発基板
２ ｎ-型ドリフト領域
３ ｎ型電流拡散領域
３ａ メサ領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ+型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 炭化珪素基板
１１，１２ 導電層
１３ 層間絶縁膜
１３ａ，１３ｂ コンタクトホール
１４ おもて面電極
１５ 裏面電極
２１ ゲートトレンチの底面を覆うｐ+型領域（第１ｐ+型領域）
２１ａ 第１ｐ+型領域のストライプ状のレイアウトを構成する直線部
２２ メサ領域のｐ+型領域（第２ｐ+型領域）
３１ ｎ-型炭化珪素層
４１ トレンチゲート型ＭＯＳＦＥＴ
４２ 平面ＳＢＤ
Ｐ１ ゲートトレンチのピッチ
Ｐ１１ トレンチゲート型ＭＯＳＦＥＴのセルピッチ
Ｐ１２ 平面ＳＢＤのセルピッチ
Ｘ トレンチゲート型ＭＯＳＦＥＴの単位セルが並列に配置される方向（第１方向）
Ｙ 炭化珪素基板のおもて面に平行な方向で、かつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向

Claims (5)

  1. シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板と、
    前記半導体基板のおもて面から所定深さで、かつ前記半導体基板のおもて面に平行な第１方向と直交する第２方向に延在するストライプ状で、所定ピッチに設けられた複数のトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記トレンチが隣り合う第１のトレンチ間に挟まれた第１メサ領域に、当該第１のトレンチ間にわたって設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第１メサ領域で、前記ゲート絶縁膜、前記ゲート電極、前記第１半導体領域および前記第２半導体領域で構成されたＭＯＳゲート構造と、
    前記第１のトレンチ間と異なる第２のトレンチ間に挟まれた第２メサ領域の表面上に設けられた導電層と、
    前記第２メサ領域で、前記導電層と前記半導体基板とのショットキー接合で構成されたショットキーバリアダイオードと、
    前記半導体基板の内部に選択的に設けられ、前記第１のトレンチ間から前記第２のトレンチ間にかけて前記第１方向に延在するストライプ状に配置され、前記トレンチの底面と接する第２導電型の第３半導体領域と、
    前記第１メサ領域のみで、前記第１半導体領域と前記第３半導体領域との間に、前記第１半導体領域および前記第３半導体領域に接して、かつ前記トレンチと離して選択的に設けられた第２導電型の第４半導体領域と、
    前記第１半導体領域、前記第２半導体領域および前記導電層に電気的に接続された第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備えることを特徴とする半導体装置。
  2. １つの前記第１メサ領域に前記ＭＯＳゲート構造の１つの単位セルが設けられ、
    前記ＭＯＳゲート構造の単位セルは、前記第１方向に所定ピッチで配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ショットキーバリアダイオードの単位セルは、前記第２方向に所定ピッチで配置されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１方向に、２つの前記第１メサ領域が隣接して配置されるごとに１つの前記第２メサ領域が配置されることを特徴とする請求項２または３に記載の半導体装置。
  5. 前記半導体基板のおもて面の表面層に設けられ、前記半導体基板のおもて面から前記トレンチの底面よりも深い位置に達する、前記半導体基板よりも不純物濃度の高い第１導電型の第５半導体領域をさらに備え、
    前記第１半導体領域、前記第３半導体領域および前記第４半導体領域は、前記第５半導体領域の内部に設けられていることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
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