CN113990921B - 半导体纵向器件及其生产方法 - Google Patents

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Abstract

本申请公开了一种半导体纵向器件及其生产方法，其半导体纵向器件的器件主体部的底端依次覆盖有第一导电类型衬底与金属化漏极，器件主体部的顶端覆盖有金属化源极；器件主体部由上往下依次划分为第一导电类型重掺杂区、第二导电类型轻掺杂区以及第一导电类型漂移区，器件主体部的顶端凹设有一深沟槽，以分别放置控制栅电极与屏蔽栅电极；第一导电类型重掺杂区的顶层外侧设置有缺口，该缺口填充为第二导电类型重掺杂区。本申请可有效降低现有功率半导体纵向器件的穿通击穿电压的温度系数，且结构简单、器件工作时的整体功耗较低。

Description

半导体纵向器件及其生产方法
技术领域
本申请涉及功率半导体技术领域，具体涉及一种半导体纵向器件及其生产方法。
背景技术
诸如屏蔽栅沟槽半导体场效应晶体管(Shield-gate trench-Metal-Oxide-Semiconductor Field-Effect Transistor，简称SGT-MOSFET)等功率半导体纵向器件工作在严苛的温度环境中，其穿通击穿电压受温度影响较大，具有较大的正温度系数(即器件的穿通击穿电压的温度会随电流增大而逐渐增大)，导致器件存在着与温度相关的不稳定性问题，这将会严重影响到这些功率半导体纵向器件的可靠性，同时，因为功率半导体纵向器件的穿通击穿电压的温度系数主要由器件的材料特性决定，难以通过简单的方式改善，这将使得器件面临严峻的可靠性挑战。现有技术中，常用的方法是通过搭建外电路对器件的穿通击穿电压的温度系数进行补偿，以保证器件在使用中具有零温度系数的穿通击穿电压，但是这种搭建的外电路不仅结构复杂，而且会增大器件工作时的整体功耗。
发明内容
本申请实施例提供一种半导体纵向器件及其生产方法，以解决现有功率半导体纵向器件通过搭建外电路对器件的穿通击穿电压的温度系数进行补偿存在结构复杂、增大器件工作时的整体功耗的问题。
第一方面，本申请提供一种半导体纵向器件，包括第一导电类型衬底、器件主体部、金属化漏极、金属化源极、控制栅电极以及屏蔽栅电极；
所述器件主体部的底端依次覆盖有所述第一导电类型衬底与所述金属化漏极，所述器件主体部的顶端覆盖有所述金属化源极；
所述器件主体部由上往下依次划分为第一导电类型重掺杂区、第二导电类型轻掺杂区以及第一导电类型漂移区，所述器件主体部的顶端凹设有一深沟槽，以分别绝缘放置所述控制栅电极与所述屏蔽栅电极；
所述第一导电类型重掺杂区的顶层外侧设置有缺口，所述缺口填充为第二导电类型重掺杂区，且所述第二导电类型重掺杂区远离所述深沟槽设置。
可选地，所述第一导电类型衬底为第一导电类型重掺杂衬底，所述第一导电类型漂移区为第一导电类型轻掺杂漂移区。
可选地，所述深沟槽由上往下依次将所述第一导电类型重掺杂区均分为第一重掺杂半区与第二重掺杂半区，将所述第二导电类型轻掺杂区均分为第一轻掺杂半区与第二轻掺杂半区，及在所述第一导电类型漂移区的顶端形成一U型槽区。
可选地，所述第一重掺杂半区的顶层外侧设置有一所述缺口，且一所述缺口填充为一所述第二导电类型重掺杂区。
可选地，所述第二重掺杂半区的顶层外侧设置有另一所述缺口，且另一所述缺口填充为另一所述第二导电类型重掺杂区。
可选地，所述屏蔽栅电极置于所述深沟槽的U型槽区内，且所述屏蔽栅电极与所述U型槽区的内壁之间夹设有氧化层，使得所述屏蔽栅电极绝缘放置于所述深沟槽内。
可选地，所述控制栅电极置于所述深沟槽内，且所述控制栅电极位于所述屏蔽栅电极的上方，所述控制栅电极的底端与所述屏蔽栅电极之间、所述控制栅电极的顶端与所述金属化源极之间以及所述控制栅电极的侧壁与所述深沟槽的内壁之间均夹设有所述氧化层，使得所述控制栅电极绝缘放置于所述深沟槽内。
可选地，所述控制栅电极的底端延伸至所述U型槽区内。
可选地，所述控制栅电极的顶端凸出所述深沟槽的开口。
可选地，第一导电类型为P型，第二导电类型为N型；或，第一导电类型为N型，第二导电类型为P型。
第二方面，本申请提供一种半导体纵向器件的生产方法，包括以下步骤：
提供一单晶半导体衬底，所述单晶半导体衬底作为第一导电类型衬底，并在所述半导体衬底的顶侧进行外延生长，形成一器件主体部；
对所述器件主体部进行刻蚀处理，以在所述器件主体部的顶端向内凹设形成一深沟槽；
在所述深沟槽内进行多晶半导体的淀积与刻蚀，以在所述深沟槽内分别形成绝缘放置的屏蔽栅电极与控制栅电极；
对所述器件主体部的不同区域进行不同的离子注入，使得所述器件主体部由上往下依次划分为第一导电类型重掺杂区、第二导电类型轻掺杂区以及第一导电类型漂移区，同时，所述第一导电类型重掺杂区的顶层外侧设置有缺口，所述缺口填充为第二导电类型重掺杂区；
对所述器件主体部的顶端与所述单晶半导体衬底的底端进行金属化处理，以在所述器件主体部的顶端形成金属化源极，及在所述单晶半导体衬底的底端形成金属化漏极，得到半导体纵向器件。
可选地，所述在所述深沟槽内进行多晶半导体的淀积与刻蚀，以在所述深沟槽内分别形成绝缘放置的屏蔽栅电极与控制栅电极的步骤具体包括：
在所述深沟槽内进行氧化材料的第一次热生长，以在所述深沟槽的内壁第一预设区域形成第一氧化层；
在所述深沟槽内进行多晶半导体的第一次淀积与刻蚀，以形成屏蔽栅电极，且所述第一氧化层夹设于所述深沟槽的内壁与所述屏蔽栅电极之间；
在所述深沟槽内进行氧化材料的第一次淀积，以在所述屏蔽栅电极的顶端淀积预设厚度的第二氧化层；
在所述深沟槽内进行氧化材料的第二次热生长，以在所述深沟槽的内壁形成第三氧化层；
在所述深沟槽内进行多晶半导体的第二次淀积与刻蚀，以形成控制栅电极，且所述第二氧化层夹设于所述屏蔽栅电极的顶端与所述控制栅电极的底端之间，所述第三氧化层夹设于所述深沟槽的内壁与所述控制栅电极之间；
在所述深沟槽内进行氧化材料的第二次淀积，以在所述控制栅电极的顶端淀积预设厚度的第四氧化层。
可选地，所述对所述器件主体部的不同区域进行不同的离子注入，使得所述器件主体部由上往下依次划分为第一导电类型重掺杂区、第二导电类型轻掺杂区以及第一导电类型漂移区，同时，所述第一导电类型重掺杂区的顶层外侧设置有缺口，所述缺口填充为第二导电类型重掺杂区的步骤具体包括：
在所述器件主体部的下部不进行任何离子注入，以形成所述第一导电类型漂移区；
在所述器件主体部的中部注入第一离子，以形成所述第二导电类型轻掺杂区；
在所述器件主体部的上部的第一预设区域注入第二离子，以形成所述第一导电类型重掺杂区；
在所述器件主体部的上部的第二预设区域注入第三离子，以形成所述第二导电类型重掺杂区。
在本申请中，其提供的半导体纵向器件反向阻断时的电极连接方式为：控制栅电极与金属化源极、屏蔽栅电极短接，接零电位；金属化漏极接负电位。由于控制栅电极零偏压时，第二导电类型轻掺杂区中没有反型层沟道，多子空穴的导电通路被夹断。增大反向电压时，第二导电类型轻掺杂区完全耗尽，即穿通。此时，由于第一导电类型重掺杂区与第二导电类型重掺杂区的引入，第二导电类型重掺杂区与沟槽之间形成了一个JFET区，随着温度的升高，第二导电类型重掺杂区与第一导电类型重掺杂区之间的PN结耗尽区宽度减小，JFET区电阻减小。这样一来，与普通SGT-MOSFET器件相比，本申请的半导体纵向器件相当于在其一侧串联了负温度系数的温变电阻(即上述的JFET区电阻)，该温变电阻的压降会随着温度升高而减小，可对正温度系数的穿通击穿电压作出补偿，使得本半导体纵向器件无需搭建外电路便可使得其穿通击穿电压的温度系数得以降低，进而使得本半导体纵向器件的结构得以简化，器件工作时的整体功耗得以降低。可见，本申请可以在SGT-MOSFET结构的基础上，有效降低现有功率半导体纵向器件的穿通击穿电压的温度系数，以增大诸如SGT-MOSFET等功率半导体纵向器件在应用中的可靠性，且结构简单、器件工作时的整体功耗较低。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其有益效果显而易见。
图1是本申请实施例提供的半导体纵向器件的结构示意图。
图2是在300K、350K、400K的温度下，传统的SGT-MOSFET器件的穿通击穿电压随温度变化的仿真曲线图。
图3是在300K、350K、400K的温度下，图1所示半导体纵向器件的穿通击穿电压随温度变化的仿真曲线图。
图4是本申请实施例提供的半导体纵向器件的生产方法的流程框图。
图5-1至图5-8是图4所示生产方法生产的半导体纵向器件生产过程状态变化示意图。
图6是图4所示生产方法中步骤S130的一种具体流程框图。
图7是图4所示生产方法中步骤S140的一种具体流程框图。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
功率金氧半场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor,简称MOSFET)是多子导电器件，具有开关速度快、输入阻抗高、易驱动等优点。为进一步提升功率MOSFET的性能，SGT结构被提出。相比于传统的沟槽金属氧化物半导体场效应晶体管(Trench-Metal-Oxide-Semiconductor Field-Effect Transistor,简称Trench-MOSFET)器件，SGT-MOSFET器件沟槽更深，通过特殊的场版结构，大大减小了栅极与漏极之间的电容的交叠面积，降低了栅漏电容，使得器件具有较低的栅电荷，从而可以提高工作功率MOSFET的开关速度，降低开关损耗，符合当今时代建设资源节约型、环境友好型社会的理念。
诸如SGT-MOSFET等功率半导体纵向器件工作在严苛的温度环境中，其穿通击穿电压受温度影响较大，具有较大的正温度系数(即器件的穿通击穿电压的温度会随电流增大而逐渐增大)，导致器件存在着与温度相关的不稳定性问题，这将会严重影响到这些功率半导体纵向器件的可靠性，同时，因为功率半导体纵向器件的穿通击穿电压的温度系数主要由器件的材料特性决定，难以通过简单的方式改善，这将使得器件面临严峻的可靠性挑战。
与雪崩击穿相比，穿通击穿的击穿特性使得穿通击穿器件的击穿电压温度系数更便于补偿。如果能在此类器件上引入一种结构，使得器件的穿通击穿电压的温度系数极小，穿通击穿电压随温度变化基本不变，上述问题将得到解决。
基于此，在一个实施例中，如图1所示，本实施例提供一种半导体纵向器件100，该半导体纵向器件100包括第一导电类型衬底110、器件主体部120、金属化漏极130、金属化源极140、控制栅电极150以及屏蔽栅电极160。其中，器件主体部120的底端依次覆盖有第一导电类型衬底110与金属化漏极130，器件主体部120的顶端覆盖有金属化源极140。器件主体部120由上往下依次划分为第一导电类型重掺杂区121、第二导电类型轻掺杂区122以及第一导电类型漂移区123，器件主体部121的顶端凹设有一深沟槽(图中未标示)，以分别绝缘放置控制栅电极150与屏蔽栅电极160。第一导电类型重掺杂区121的顶层外侧设置有缺口(图中未标示)，该缺口填充为第二导电类型重掺杂区124，且第二导电类型重掺杂区124远离深沟槽设置。
需要说明的是，本实施例中的半导体纵向器件100可以是P沟道的SGT-MOSFET器件，亦可以是N沟道的SGT-MOSFET器件。当本半导体纵向器件100为P沟道的SGT-MOSFET器件时，上述提到的第一导电类型为P型，第二导电类型为N型。当本半导体纵向器件100为N沟道的SGT-MOSFET器件时，上述提到的第一导电类型为N型，第二导电类型为P型。
在一些示例中，上述提到的第一导电类型衬底110优选为第一导电类型重掺杂衬底，上述提到的第一导电类型漂移区123优选为第一导电类型轻掺杂漂移区。
下面以本半导体纵向器件100为P沟道的SGT-MOSFET器件P沟道的SGT-MOSFET器件为例，对其工作原理进行详细说明。此时，其第一导电类型衬底110为P+衬底，其第一导电类型重掺杂区121为P+掺杂区，其第二导电类型轻掺杂区122为N-掺杂区，其第一导电类型漂移区123为P-漂移区，其第二导电类型重掺杂区124为N+掺杂区。本实施例中的P-漂移区的掺杂浓度优选为7e15/cm-3，N-掺杂区的掺杂浓度优选为2e16/cm-3，P+掺杂区的掺杂浓度优选为7e17/cm-3，N+掺杂区的掺杂浓度优选为7e19/cm-3。
当本半导体纵向器件100正向导通时，其电极连接方式为：控制栅电极150接负电位；金属化漏极130接负电位；金属化源极140与屏蔽栅电极160短接，接零电位。此时，当控制栅电极150施加的负偏压达到阈值电压时，在N-掺杂区(即第二导电类型轻掺杂区122)中靠近深沟槽的一侧将形成反型层沟道，在P+掺杂区(即第一导电类型重掺杂区121)中靠近深沟槽的一侧形成多子空穴积累层，在金属化漏极130的反向偏压下，空穴作为载流子从P+掺杂区(即第一导电类型重掺杂区121)经过N-掺杂区(即第二导电类型轻掺杂区122)中的反型层沟道，注入P-漂移区(即第一导电类型漂移区123)，并到达金属化漏极130形成正向电流，本半导体纵向器件100导通。
当本半导体纵向器件100反向阻断时，其电极连接方式为：控制栅电极150与金属化源极140、屏蔽栅电极160短接，接零电位；金属化漏极130接负电位。此时，由于控制栅电极150零偏压时，N-掺杂区(即第二导电类型轻掺杂区122)中没有反型层沟道，多子空穴的导电通路被夹断。增大反向电压时，N-掺杂区(即第二导电类型轻掺杂区122)完全耗尽，即穿通。由于N+重掺杂区(即第二导电类型重掺杂区124)与P+重掺杂区(即第一导电类型重掺杂区121)的引入，N+掺杂区(即第二导电类型重掺杂区124)与沟槽之间形成了一个JFET区，随着温度的升高，N+掺杂区(即第二导电类型重掺杂区124)与P+掺杂区(即第一导电类型重掺杂区121)之间的PN结耗尽区宽度减小，JFET区电阻减小。这样一来，与普通SGT-MOSFET器件相比，本申请的半导体纵向器件100相当于在其一侧串联了负温度系数的温变电阻(即上述的JFET区电阻)，该温变电阻的压降会随着温度升高而减小，可对正温度系数的穿通击穿电压作出补偿，使得本半导体纵向器件100无需搭建外电路便可使得其穿通击穿电压的温度系数得以降低，进而使得本半导体纵向器件的结构得以简化，器件工作时的整体功耗得以降低。
在-60V左右的耐压下，传统SGT-MOSFET器件的穿通击穿电压的温度系数在35mV/K左右，分别选取300K、350K、400K的温度，其穿通击穿电压随温度变化的曲线分别如图2所示。而本实施例的半导体纵向器件100基于SGT-MOSFET器件优化(其元胞宽度优选为3.4μm、深沟槽的深度优选为2.8μm、深沟槽的宽度优选为1μm)，同样分别选取300K、350K、400K的温度，其穿通击穿电压随温度变化的曲线分别如图3所示，其温度系数为3mV/K。可见本半导体纵向器件100能够有效降低现有诸如SGT-MOSFET等功率半导体纵向器件的穿通击穿电压的温度系数。
因而，在本实施例中，其提供的半导体纵向器件100可以在SGT-MOSFET结构的基础上，有效降低现有功率半导体纵向器件的穿通击穿电压的温度系数，以增大诸如SGT-MOSFET等功率半导体纵向器件在应用中的可靠性，且结构简单、器件工作时的整体功耗较低。
在一些示例中，如图1所示，上述提到的深沟槽由上往下依次将第一导电类型重掺杂区121均分为第一重掺杂半区与第二重掺杂半区，将第二导电类型轻掺杂区122均分为第一轻掺杂半区与第二轻掺杂半区，及在第一导电类型漂移区123的顶端形成一U型槽区。同时，第一重掺杂半区的顶层外侧设置有一缺口(图中未标示)，一缺口填充为一第二导电类型重掺杂区124。第二重掺杂半区的顶层外侧设置有另一缺口(图中未标示)，另一缺口填充为另一第二导电类型重掺杂区124。通过这样的结构设置，可使得本半导体纵向器件100整体形成左右对称结构，进而提高本半导体纵向器件的稳定性。
在一些示例中，如图1所示，上述提到的屏蔽栅电极160置于深沟槽的U型槽区内，且屏蔽栅电极160与U型槽区的内壁之间夹设有氧化层170，使得屏蔽栅电极160绝缘放置于深沟槽内。同时，控制栅电极150置于深沟槽内，且控制栅电极150位于屏蔽栅电极160的上方，控制栅电极150的底端与屏蔽栅电极160之间、控制栅电极150的顶端与金属化源极140之间以及控制栅电极150的侧壁与深沟槽的内壁之间均夹设有氧化层170，使得控制栅电极150绝缘放置于深沟槽内。氧化层170可在两者之间起到很好的绝缘隔离作用。氧化层170可以采用二氧化硅(silicon dioxide,SiO2)、氮氧化硅(silicon oxynitride,SiON)等材料热生长而成。
在一些示例中，如图1所示，上述提到的控制栅电极150的底端延伸至U型槽区内，使得第二导电类型轻掺杂区122的底部垂直深度高于控制栅电极150底部的垂直深度，这可确保本半导体纵向器件100在正向导通时，在第二导电类型轻掺杂区122中靠近氧化层170的一侧能够形成连通第一导电类型漂移区123与第一导电类型重掺杂区121之间的反型层沟道。
在一些示例中，如图1所示，上述提到的控制栅电极150的顶端凸出深沟槽的开口，使得控制栅电极150的顶部高于左右两侧的第一导电类型重掺杂区121的顶部，这可确保本半导体纵向器件100在正向导通、控制栅电极150接负电压时，第一导电类型重掺杂区121中靠近氧化层170的一侧均能形成空穴积累层，以减小本半导体纵向器件100开启时的导通电阻。
在一个实施例中，如图4所示，本实施例提供一种半导体纵向器件的生产方法，该生产方法具体包括以下步骤：
步骤S110：提供一单晶半导体衬底，该单晶半导体衬底作为第一导电类型衬底，并在半导体衬底的顶侧进行外延生长，形成一器件主体部。
具体地，本实施例中的半导体纵向器件的生产方法主要用于生产上述实施例中半导体纵向器件100。通过上述表述可知，半导体纵向器件100可以是P沟道的SGT-MOSFET器件，亦可以是N沟道的SGT-MOSFET器件。当本半导体纵向器件100为P沟道的SGT-MOSFET器件时，上述提到的第一导电类型为P型，第二导电类型为N型。当本半导体纵向器件100为N沟道的SGT-MOSFET器件时，上述提到的第一导电类型为N型，第二导电类型为P型。
需要说明的是，本实施例中提到的半导体可以是体硅，亦可以是碳化硅、砷化镓或锗硅等半导体材料。本实施例中的半导体纵向器件的生产方法的各方法步骤均以半导体为体硅，同时，生产的半导体纵向器件为P沟道的SGT-MOSFET器件为例，进行进一步详细说明。
如图5-1所示，本方法步骤提供的单晶半导体衬底，具体可以是重掺杂单晶硅衬底，晶向为<100>，该重掺杂单晶硅衬底为P+衬底210(即作为第一导电类型重掺杂衬底)，同时，在该重掺杂单晶硅衬底的顶侧进行外延生长，具体可采用气相外延VPE等方法生长一定厚度和掺杂浓度的器件主体部220(此时器件主体部220全部区域均为P-漂移区)
步骤S120：对该器件主体部进行刻蚀处理，以在该器件主体部的顶端向内凹设形成一深沟槽。
具体地，如图5-2所示，对该器件主体部220进行刻蚀处理，可先在该器件主体部220的顶端淀积硬掩膜(如氮化硅)20作为后续挖槽的阻挡层，利用光刻板进行深沟槽刻蚀，以在该器件主体部的顶端向内凹设形成一深沟槽21(即槽栅区)，具体刻蚀工艺可以使用反应离子刻蚀或等离子刻蚀。深沟槽21刻蚀完毕后，再把硬掩膜20去掉。
步骤S130：在该深沟槽内进行多晶半导体的多次淀积与刻蚀，以在该深沟槽内分别形成绝缘放置的屏蔽栅电极与控制栅电极。
具体地，本方法步骤的多晶半导体具体可以是多晶硅，在该深沟槽21内进行多晶硅的多次淀积与刻蚀，可分别形成屏蔽栅电极与控制栅电极。为使得深沟槽21内的屏蔽栅电极与控制栅电极之间相互绝缘隔离，以及使得屏蔽栅电极、控制栅电极分别与器件主体部220进行相互绝缘隔离，其还需在该深沟槽21内生成氧化层。氧化层可以采用二氧化硅(silicon dioxide,SiO2)、氮氧化硅(silicon oxynitride,SiON)等材料热生长而成，本实施例优先采用二氧化硅。
因而，在一些示例中，如图6所示，执行本方法步骤“在该深沟槽内进行多晶半导体的多次淀积与刻蚀，以在该深沟槽内分别形成绝缘放置的屏蔽栅电极与控制栅电极”的具体过程如下：
步骤S131：在该深沟槽内进行氧化材料的第一次热生长，以在该深沟槽的内壁第一预设区域形成第一氧化层。
具体地，如图5-3所示，去掉硬掩膜20后，在该深沟槽21内进行氧化材料(具体为二氧化硅)的第一次热生长，以在该深沟槽21的内壁第一预设区域形成第一氧化层271(具体为二氧化硅层)。
步骤S132：在该深沟槽内进行多晶半导体的第一次淀积与刻蚀，以形成屏蔽栅电极，且该第一氧化层夹设于该深沟槽的内壁与该屏蔽栅电极之间。
具体地，如图5-3所示，在该深沟槽21的内壁第一预设区域形成第一氧化层271后，在该深沟槽21内进行多晶半导体(具体为多晶硅)的第一次淀积与刻蚀，以形成屏蔽栅电极260，且该第一氧化层271夹设于该深沟槽21的内壁与该屏蔽栅电极260之间，使得两者相互隔离及绝缘。
步骤S133：在该深沟槽内进行氧化材料的第一次淀积，以在该屏蔽栅电极的顶端淀积预设厚度的第二氧化层。
具体地，如图5-4所示，在该深沟槽21内形成屏蔽栅电极260后，在该深沟槽21内进行氧化材料(具体为二氧化硅)的第一次淀积，以在该屏蔽栅电极260的顶端淀积预设厚度的第二氧化层272(具体为二氧化硅层)。
需要说明的是，第二氧化层272与屏蔽栅电极260两侧的第一氧化层271之间其实并没有明确的分界线，如果硬要将两者区分开来，亦可以说第二氧化层272亦将屏蔽栅电极260两侧的第一氧化层271的顶侧覆盖。
步骤S134：在该深沟槽内进行氧化材料的第二次热生长，以在该深沟槽的内壁形成第三氧化层。
具体地，如图5-5所示，在该屏蔽栅电极260的顶端淀积预设厚度的第二氧化层272后，在该深沟槽21内进行氧化材料(具体为二氧化硅)的第二次热生长，以在该深沟槽21的内壁形成第三氧化层273(具体为二氧化硅层)。
需要说明的是，第三氧化层273与第二氧化层272之间同样亦没有明确的分界线，且第三氧化层273可热生长漫向该深沟槽21的开口四周，使得器件主体部220的顶侧亦覆盖有第三氧化层273。
步骤S135：在该深沟槽内进行多晶半导体的第二次淀积与刻蚀，以形成控制栅电极，且该第二氧化层夹设于该屏蔽栅电极的顶端与该控制栅电极的底端之间，该第三氧化层夹设于该深沟槽的内壁与该控制栅电极之间。
具体地，如图5-6所示，在该深沟槽21的内壁形成第三氧化层273后，在该深沟槽21内进行多晶半导体(具体为多晶硅)的第二次淀积与刻蚀，以形成控制栅电极250，且该第二氧化层272夹设于该屏蔽栅电极260的顶端与该控制栅电极250的底端之间，该第三氧化层273夹设于该深沟槽260的内壁与该控制栅电极250之间。
步骤S136：在该深沟槽内进行氧化材料的第二次淀积，以在该控制栅电极的顶端淀积预设厚度的第四氧化层。
具体地，如图5-7所示，在该深沟槽21内形成控制栅电极250后，可直接继续在该深沟槽21内进行氧化材料(具体为二氧化硅)的第二次淀积，以在该控制栅电极250的顶端淀积预设厚度的第四氧化层274(具体为二氧化硅层)。亦可在执行完下一步骤S140后，再在该深沟槽21内进行氧化材料(具体为二氧化硅)的第二次淀积，以在该控制栅电极250的顶端淀积预设厚度的第四氧化层274(具体为二氧化硅层)，只需确保只需本方法步骤的时机在步骤S150之前即可。在该控制栅电极250的顶端淀积预设厚度的第四氧化层274后，需刻蚀掉两侧多余的氧化层，使之最终如图4-8所示，此时，第一氧化层271、第二氧化层272、第三氧化层273以及第四氧化层274共同构成氧化层270。
步骤S140：对该器件主体部的不同区域进行不同的离子注入，使得该器件主体部由上往下依次划分为第一导电类型重掺杂区、第二导电类型轻掺杂区以及第一导电类型漂移区，同时，该第一导电类型重掺杂区的顶层外侧设置有缺口，该缺口填充为第二导电类型重掺杂区。
具体地，如图5-8所示，对该器件主体部220的不同区域进行不同的离子注入，可形成不同的掺杂区，以使得该器件主体部220由上往下依次划分为第一导电类型重掺杂区221、第二导电类型轻掺杂区222以及第一导电类型漂移区223，同时，该第一导电类型重掺杂区221的顶层外侧设置有缺口，该缺口填充为第二导电类型重掺杂区224，如图7所示，其具体过程如下：
步骤S141：在该器件主体部的下部不进行任何离子注入，以形成第一导电类型漂移区。
具体地，由上述方法步骤可知，本实施例的器件主体部220未进行任何离子注入前，其全部区域均为P-漂移区(即第一导电类型漂移区)，而P-漂移区主要位于器件主体部220的下部，因而，如图5-8所示，只需在该器件主体部220的下部不进行任何离子注入，便可保持该器件主体部220的下部仍为P-漂移区(即第一导电类型漂移区)。
步骤S142：在该器件主体部的中部注入第一离子，以形成第二导电类型轻掺杂区。
具体地，如图5-8所示，第二导电类型轻掺杂区主要位于该器件主体部220的中部，因而，在该器件主体部220的中部注入第一离子(具体为磷离子)，便可形成N-掺杂区(即第二导电类型轻掺杂区)，N-掺杂区的掺杂浓度优选为2e16/cm-3。
步骤S143：在该器件主体部的上部的第一预设区域注入第二离子，以形成第一导电类型重掺杂区。
具体地，如图5-8所示，第一导电类型重掺杂区主要位于该器件主体部220的上部第一预设区域(主要包括上部下层全部区域与上部顶层部分区域)，因而，在该器件主体部220的上部第一预设区域注入第二离子(具体为硼离子)，便可形成P+掺杂区(即第一导电类型重掺杂区)，P+掺杂区的掺杂浓度优选为7e17/cm-3。
步骤S144：在该器件主体部的上部的第二预设区域注入第三离子，以形成第二导电类型重掺杂区。
具体地，如图5-8所示，第二导电类型重掺杂区主要位于该器件主体部220的上部第二预设区域(主要包括上部顶层两外侧部分区域)，因而，在该器件主体部220的上部第二预设区域注入第三离子(具体为砷离子)，便可形成N+掺杂区(即第二导电类型重掺杂区)，N+掺杂区的掺杂浓度优选为7e19/cm-3。
步骤S150：对该器件主体部的顶端与该单晶半导体衬底的底端进行金属化处理，以在该器件主体部的顶端形成金属化源极，及在该单晶半导体衬底的底端形成金属化漏极，得到半导体纵向器件。
具体地，如图5-8所示，在执行完上述所述方法步骤后，对该器件主体部220的顶端与该单晶半导体衬底210的底端进行金属化处理，以在该器件主体部220的顶端形成金属化源极240，及在该单晶半导体衬底210的底端形成金属化漏极230，便可得到所要生产的半导体纵向器件。
在本实施例中，其提供的半导体纵向器件的生产方法生产出来的半导体纵向器件可以在SGT-MOSFET结构的基础上，有效降低现有功率半导体纵向器件的穿通击穿电压的温度系数，以增大诸如SGT-MOSFET等功率半导体纵向器件在应用中的可靠性，且结构简单、器件工作时的整体功耗较低。
尽管已经相对于一个或多个实现方式示出并描述了本申请，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本申请包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。
即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
另外，在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请中，“示例性”一词是用来表示“用作例子、例证或说明”。本申请中被描述为“示例性”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本申请，本申请给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。

Claims (13)

1.一种半导体纵向器件，其特征在于，包括第一导电类型衬底、器件主体部、金属化漏极、金属化源极、控制栅电极以及屏蔽栅电极；
所述器件主体部的底端依次覆盖有所述第一导电类型衬底与所述金属化漏极，所述器件主体部的顶端覆盖有所述金属化源极；
所述器件主体部由上往下依次划分为第一导电类型重掺杂区、第二导电类型轻掺杂区以及第一导电类型漂移区，所述器件主体部的顶端凹设有一深沟槽，以分别绝缘放置所述控制栅电极与所述屏蔽栅电极；
所述第一导电类型重掺杂区的顶层外侧设置有缺口，所述缺口填充为第二导电类型重掺杂区，且所述第二导电类型重掺杂区远离所述深沟槽设置。
2.根据权利要求1所述的半导体纵向器件，其特征在于，所述第一导电类型衬底为第一导电类型重掺杂衬底，所述第一导电类型漂移区为第一导电类型轻掺杂漂移区。
3.根据权利要求1所述的半导体纵向器件，其特征在于，所述深沟槽由上往下依次将所述第一导电类型重掺杂区均分为第一重掺杂半区与第二重掺杂半区，将所述第二导电类型轻掺杂区均分为第一轻掺杂半区与第二轻掺杂半区，及在所述第一导电类型漂移区的顶端形成一U型槽区。
4.根据权利要求3所述的半导体纵向器件，其特征在于，所述第一重掺杂半区的顶层外侧设置有一所述缺口，且一所述缺口填充为一所述第二导电类型重掺杂区。
5.根据权利要求4所述的半导体纵向器件，其特征在于，所述第二重掺杂半区的顶层外侧设置有另一所述缺口，且另一所述缺口填充为另一所述第二导电类型重掺杂区。
6.根据权利要求3所述的半导体纵向器件，其特征在于，所述屏蔽栅电极置于所述深沟槽的U型槽区内，且所述屏蔽栅电极与所述U型槽区的内壁之间夹设有氧化层，使得所述屏蔽栅电极绝缘放置于所述深沟槽内。
7.根据权利要求6所述的半导体纵向器件，其特征在于，所述控制栅电极置于所述深沟槽内，且所述控制栅电极位于所述屏蔽栅电极的上方，所述控制栅电极的底端与所述屏蔽栅电极之间、所述控制栅电极的顶端与所述金属化源极之间以及所述控制栅电极的侧壁与所述深沟槽的内壁之间均夹设有所述氧化层，使得所述控制栅电极绝缘放置于所述深沟槽内。
8.根据权利要求7所述的半导体纵向器件，其特征在于，所述控制栅电极的底端延伸至所述U型槽区内。
9.根据权利要求7所述的半导体纵向器件，其特征在于，所述控制栅电极的顶端凸出所述深沟槽的开口。
10.根据权利要求1-9任一项所述的半导体纵向器件，其特征在于，第一导电类型为P型，第二导电类型为N型；或，第一导电类型为N型，第二导电类型为P型。
11.一种半导体纵向器件的生产方法，其特征在于，包括以下步骤：
提供一单晶半导体衬底，所述单晶半导体衬底作为第一导电类型衬底，并在所述半导体衬底的顶侧进行外延生长，形成一器件主体部；
对所述器件主体部进行刻蚀处理，以在所述器件主体部的顶端向内凹设形成一深沟槽；
在所述深沟槽内进行多晶半导体的多次淀积与刻蚀，以在所述深沟槽内分别形成绝缘放置的屏蔽栅电极与控制栅电极；
对所述器件主体部的不同区域进行不同的离子注入，使得所述器件主体部由上往下依次划分为第一导电类型重掺杂区、第二导电类型轻掺杂区以及第一导电类型漂移区，同时，所述第一导电类型重掺杂区的顶层外侧设置有缺口，所述缺口填充为第二导电类型重掺杂区；
对所述器件主体部的顶端与所述单晶半导体衬底的底端进行金属化处理，以在所述器件主体部的顶端形成金属化源极，及在所述单晶半导体衬底的底端形成金属化漏极，得到半导体纵向器件。
12.根据权利要求11所述的生产方法，其特征在于，所述在所述深沟槽内进行多晶半导体的淀积与刻蚀，以在所述深沟槽内分别形成绝缘放置的屏蔽栅电极与控制栅电极的步骤具体包括：
在所述深沟槽内进行氧化材料的第一次热生长，以在所述深沟槽的内壁第一预设区域形成第一氧化层；
在所述深沟槽内进行多晶半导体的第一次淀积与刻蚀，以形成屏蔽栅电极，且所述第一氧化层夹设于所述深沟槽的内壁与所述屏蔽栅电极之间；
在所述深沟槽内进行氧化材料的第一次淀积，以在所述屏蔽栅电极的顶端淀积预设厚度的第二氧化层；
在所述深沟槽内进行氧化材料的第二次热生长，以在所述深沟槽的内壁形成第三氧化层；
在所述深沟槽内进行多晶半导体的第二次淀积与刻蚀，以形成控制栅电极，且所述第二氧化层夹设于所述屏蔽栅电极的顶端与所述控制栅电极的底端之间，所述第三氧化层夹设于所述深沟槽的内壁与所述控制栅电极之间；
在所述深沟槽内进行氧化材料的第二次淀积，以在所述控制栅电极的顶端淀积预设厚度的第四氧化层。
13.根据权利要求11或12所述的生产方法，其特征在于，所述对所述器件主体部的不同区域进行不同的离子注入，使得所述器件主体部由上往下依次划分为第一导电类型重掺杂区、第二导电类型轻掺杂区以及第一导电类型漂移区，同时，所述第一导电类型重掺杂区的顶层外侧设置有缺口，所述缺口填充为第二导电类型重掺杂区的步骤具体包括：
在所述器件主体部的下部不进行任何离子注入，以形成所述第一导电类型漂移区；
在所述器件主体部的中部注入第一离子，以形成所述第二导电类型轻掺杂区；
在所述器件主体部的上部的第一预设区域注入第二离子，以形成所述第一导电类型重掺杂区；
在所述器件主体部的上部的第二预设区域注入第三离子，以形成所述第二导电类型重掺杂区。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101180737A (zh) * 2003-12-30 2008-05-14 飞兆半导体公司 功率半导体器件及制造方法
CN107731894A (zh) * 2017-09-02 2018-02-23 西安交通大学 一种带浮空区的低导通电阻碳化硅igbt器件与制备方法
CN108321196A (zh) * 2018-02-05 2018-07-24 电子科技大学 一种沟槽栅电荷存储型igbt及其制作方法
JP2018137324A (ja) * 2017-02-21 2018-08-30 株式会社東芝 半導体装置
JP2020077800A (ja) * 2018-11-08 2020-05-21 富士電機株式会社 半導体装置
CN216213470U (zh) * 2021-10-18 2022-04-05 深圳市威兆半导体有限公司 半导体器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143125B2 (en) * 2009-03-27 2012-03-27 Fairchild Semiconductor Corporation Structure and method for forming a salicide on the gate electrode of a trench-gate FET

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101180737A (zh) * 2003-12-30 2008-05-14 飞兆半导体公司 功率半导体器件及制造方法
JP2018137324A (ja) * 2017-02-21 2018-08-30 株式会社東芝 半導体装置
CN107731894A (zh) * 2017-09-02 2018-02-23 西安交通大学 一种带浮空区的低导通电阻碳化硅igbt器件与制备方法
CN108321196A (zh) * 2018-02-05 2018-07-24 电子科技大学 一种沟槽栅电荷存储型igbt及其制作方法
JP2020077800A (ja) * 2018-11-08 2020-05-21 富士電機株式会社 半導体装置
CN216213470U (zh) * 2021-10-18 2022-04-05 深圳市威兆半导体有限公司 半导体器件

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Applicant after: Shenzhen Weizhao Semiconductor Co.,Ltd.

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Applicant before: VANGUARD SEMICONDUCTOR CO.,LTD.

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