JP2020017673A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020017673A
JP2020017673A JP2018140560A JP2018140560A JP2020017673A JP 2020017673 A JP2020017673 A JP 2020017673A JP 2018140560 A JP2018140560 A JP 2018140560A JP 2018140560 A JP2018140560 A JP 2018140560A JP 2020017673 A JP2020017673 A JP 2020017673A
Authority
JP
Japan
Prior art keywords
diffusion layer
semiconductor device
region
electric field
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018140560A
Other languages
English (en)
Other versions
JP7201288B2 (ja
Inventor
建一 古田
Kenichi Furuta
建一 古田
敏文 神戸
Toshifumi Kanbe
敏文 神戸
敏幸 折田
Toshiyuki Orita
敏幸 折田
井上　剛
Takeshi Inoue
剛 井上
智子 米倉
Tomoko Yonekura
智子 米倉
正博 原口
Masahiro Haraguchi
正博 原口
佳伸 竹下
Yoshinobu Takeshita
佳伸 竹下
清文 近藤
Kiyofumi Kondo
清文 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2018140560A priority Critical patent/JP7201288B2/ja
Priority to US16/516,272 priority patent/US10964780B2/en
Priority to CN201910654076.9A priority patent/CN110783396A/zh
Publication of JP2020017673A publication Critical patent/JP2020017673A/ja
Application granted granted Critical
Publication of JP7201288B2 publication Critical patent/JP7201288B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】フィールドプレートを有する半導体装置において、レイアウト面積の増大を抑制しつつ耐圧の低下が抑制された半導体装置を提供すること。【解決手段】主面（１８）にセル領域と前記セル領域を囲む外周領域とを備えた第１導電型の半導体基板と、外周領域内に配置され、セル領域を囲む第１導電型とは異なる第２導電型の第１拡散層（５２）と、外周領域内に配置され、絶縁部材（１７）に設けられた開口部（５８）を介して主面（１８）に接するとともに第１拡散層（５２）に接続された電極（５６）と、主面（１８）に対し垂直な方向から見た場合に電極（５６）に内包される領域の主面（１８）に第１拡散層（５２）から離間して形成され、かつ第１の幅を有する直線部（６０）と第１の幅より広い第２の幅の部分を有する屈曲部（６２）とを含む第１導電型の第２拡散層（５４）と、を備える。【選択図】図２

Description

本発明は、半導体装置、特に高耐圧の半導体装置の周辺構造に関するものである。
高耐圧用途の半導体装置では、耐圧の改善を図るためにフィールドプレートを設ける場合がある。フィールドプレートとは電界の分布を制御する電極状の構成であり、通常電界の集中を回避する電界緩和のために設けられる。
フィールドプレートに関する文献として、例えば特許文献１が知られている。特許文献１には、第１導電型のコレクタ領域と、コレクタ領域内に形成された第２導電型のベース領域と、コレクタ領域内にベース領域と所定距離離隔されて形成され、コレクタ領域と同一の第１導電型で形成され、コレクタ領域より高濃度で形成された少なくとも一つのフィールド強化領域と、ベース領域とコレクタ領域との接合部とフィールド強化領域上に絶縁膜を介在して形成されたフィールドプレートとを具備することを特徴とする電力用半導体素子が開示されている。すなわち、特許文献１には、高耐圧半導体装置のフィールドプレートの下部にフィールド強化領域を設けることで、電界の集中領域を分散し、高耐圧半導体装置の周辺構造のブレークダウン耐圧を向上させる発明が開示されている。
特開平１０−３３５６３１号公報
上記のように、特許文献１にはフィールドプレートの下部にフィールド強化領域を設け、半導体装置の耐圧の向上を図ることが開示されている。しかしながら、特許文献１に係る電力用半導体素子の主眼は基板面に対して垂直な方向の断面構造にあり、半導体装置の平面的なレイアウトにより耐圧を向上させるという着想はない。昨今のように半導体装置の高集積化が進む趨勢下、半導体層のレイアウト面積、特に周辺領域のレイアウト面積の増加を最小限に抑制しつつ耐圧を向上させるとことが喫緊の課題となっている。
本発明は上記問題に鑑みてなされたものであり、フィールドプレートを有する半導体装置において、レイアウト面積の増大を抑制しつつ耐圧の低下が抑制された半導体装置を提供することを目的とする。
本発明に係る半導体装置は、主面にセル領域と前記セル領域を囲む外周領域とを備えた第１導電型の半導体基板と、前記外周領域内に配置され、前記セル領域を囲む前記第１導電型とは異なる第２導電型の第１拡散層と、前記外周領域内に配置され、絶縁部材に設けられた開口部を介して前記主面に接するとともに前記第１拡散層に接続された電極と、前記主面に対し垂直な方向から見た場合に前記電極に内包される領域の前記主面に前記第１拡散層から離間して形成され、かつ第１の幅を有する直線部と前記第１の幅より広い第２の幅の部分を有する屈曲部とを含む前記第１導電型の第２拡散層と、を備えることを特徴とするものである。
一方、本発明に係る他の態様の半導体装置は、主面にセル領域と前記セル領域を囲む外周領域とを備えた第１導電型の半導体基板と、前記外周領域内に配置され、前記セル領域を囲む前記第１導電型とは異なる第２導電型の第１拡散層と、前記外周領域内に配置され、絶縁部材に設けられた開口部を介して前記主面に接するとともに前記第１拡散層に接続された電極と、前記主面に対し垂直な方向から見た場合に前記電極に内包される領域の前記主面に前記第１拡散層から離間して形成され、かつ第１の不純物濃度を有する直線部と、前記第１の不純物濃度より低い第２の不純物濃度を有する屈曲部とを含む前記第１導電型の第２拡散層と、を備えることを特徴とするものである。
本発明によれば、フィールドプレートを有する半導体装置において、レイアウト面積の増大を抑制しつつ耐圧の低下が抑制された半導体装置が提供される、という効果を奏する。
実施の形態に係る半導体装置の構成の一例を示す、（ａ）は平面図、（ｂ）は断面図である。 第１の実施の形態に係る電界緩和構造体の構成の一例を示す、（ａ）は平面図、（ｂ）、（ｃ）は断面図である。 第１の実施の形態の変形例に係る電界緩和構造体の構成の一例を示す平面図である。 第２の実施の形態に係る電界緩和構造体の構成の一例を示す平面図である。
以下図面を参照して、本発明の実施の形態について詳細に説明する。
[第１の実施の形態]
図１（ａ）は、本実施の形態に係る半導体装置１の構成を示す平面図、図１（ｂ）は、図１（ａ）におけるＸ−Ｘ線に沿った断面図である。本実施の形態において、半導体装置１は、矩形形状の主面を有するプレーナ型でかつＮＰＮ型のバイポーラトランジスタを構成している。
コレクタ層１１は、Ｎ型の半導体基板（図示省略）にアンチモン等の添加不純物を高濃度でドープすることにより形成されたＮ型半導体層であり、トランジスタのコレクタ領域を構成する。コレクタ層１１は、半導体装置１の裏面側に形成されている。エピタキシャル層１２は、コレクタ層１１の表面に例えばシラン化合物とリン化合物を高温で分解反応させる気相成長法によって形成される比較的低濃度のＮ型半導体層である。
ベース拡散層１３は、エピタキシャル層１２の表面にパターニング用のマスク（図示省略）を介してホウ素などを添加した後、不純物を熱拡散させることにより形成されるＰ型半導体層であり、トランジスタのベース領域を構成する。エミッタ拡散層１４は、ベース拡散層１３の表面にパターニング用のマスク（図示省略）を介してリンなどの添加不純物を熱拡散させることにより形成される比較的高濃度のＮ型半導体層である。上面視において、ベース拡散層１３は、エミッタ拡散層１４全体を囲むように形成される。ベース拡散層１３およびエミッタ拡散層１４は矩形形状を有する半導体装置１の辺に沿った辺を有する多角形形状を有するが、逆バイアス時における電界集中を緩和することを目的として、各コーナー部は緩やかな弧を描くように湾曲している。
エミッタ電極１５は、アルミニウム等の導電体からなり、エミッタ拡散層１４の表面を覆うように形成される。ベース電極１６は、エミッタ電極１５と同様、アルミニウム等の導電体からなりベース拡散層１３の表面を覆うように形成される。エミッタ電極１５とベース電極１６との間には例えばＳｉＯ２等の絶縁膜１７が設けられており、エミッタ電極１５とベース電極１６は電気的に分離されている。
図１（ａ）に示すように、半導体装置１は、矩形形状の主面１８（図２（ｂ）、（ｃ）参照）においてエミッタ電極１５およびベース電極１６が露出している。エミッタ電極１５は、エミッタ拡散層１４の形状と略同様の形状を有しており、各コーナー部が緩やかな弧を描くように湾曲している。また、エミッタ電極１５は、それ自体がボンディングワイヤを接続するためのボンディングパッドを構成している。一方、ベース電極１６は、ベース拡散層１３の外縁に沿って形成されており、エミッタ電極１５全体を囲む環状パターンを有するとともに、この環状パターンに接続されたボンディングワイヤを接続するためのボンディングパッド１６ａを有する。ベース電極１６もエミッタ電極１５と同様、各コーナー部が緩やかな弧を描くように湾曲している。ベース電極１６の外側には、例えばＳｉＯ２等の絶縁膜１７が延在している。
本実施の形態に係る半導体装置１において、ベース拡散層１３およびベース電極１６の内側の領域が、トランジスタ動作が行われる活性領域Ａ１とされ、ベース拡散層の外側の領域が不活性領域Ａ２とされる。なお、本実施の形態において活性領域とは半導体装置の主たる機能を発揮するための動作が行われる領域をいい、不活性領域とは活性領域の周囲の半導体装置の機能には直接関係しない領域をいう。本実施の形態に係る半導体装置１において、活性領域Ａ１の外縁を画定するベース拡散層１３およびベース電極１６は、上記したように各コーナー部が丸みを帯びるように湾曲している。なお、活性領域Ａ１、不活性領域Ａ２が各々本発明に係る「セル領域」、「外周領域」の一例である。
半導体装置１では、さらに電界緩和構造体５０を備えている。後述するように電界緩和構造体５０は半導体装置１の主面１８に形成された拡散層と、フィールドプレートとしての機能を有する電極とから構成されている。本実施の形態に係る電界緩和構造体５０は、図１（ａ）、（ｂ）に示すようにベース電極１６の外周に沿って環状に配置されている。
図２（ａ）から（ｃ）を参照し本実施の形態に係る電界緩和構造体５０についてより詳細に説明する。図２（ａ）は電界緩和構造体５０のうち図１（ａ）に表された領域Ｓの部分を拡大して示した平面図である。また図２（ｂ）は図２（ａ）のＡ−Ａ線に沿った断面図であり、図２（ｃ）は図２（ａ）のＢ−Ｂ線に沿った断面図である。電界緩和構造体５０は図１（ｂ）に示す不活性領域Ａ２に形成されている。なお、図１（ａ）に示す領域Ｓ以外の３つの角部（コーナー部）についても図２と同様の構成の電界緩和構造体５０が配置されている。
図２（ａ）に示すように、電界緩和構造体５０は相対的に活性領域Ａ１に近い位置に形成されたＰ型拡散層５２、Ｐ型拡散層５２の外周に沿って形成されたＮ型拡散層５４、およびフィールドプレート５６を含んで構成されている。本実施の形態ではＮ型拡散層５４の不純物濃度はエピタキシャル層１２の不純物濃度より高くされている。Ｐ型拡散層５２とフィールドプレート５６とは、絶縁膜１７に設けられ開口部に形成されたコンタクト５８を介して接続されている。図２（ｂ）に示すように、Ｐ型拡散層５２、およびＮ型拡散層５４はＮ型のエピタキシャル層１２内に形成されている。なお、図２（ａ）におけるＲ１、Ｒ６はフィールドプレート５６の平面視での両端部の半径を示し、Ｒ２、Ｒ３はＰ型拡散層５２の両端部の半径を示し、Ｒ４、Ｒ５はＮ型拡散層５４の両端部の半径を示している。図２（ａ）において、半径Ｒ１、Ｒ２、Ｒ３、Ｒ４の中心は同じ位置にあり、半径Ｒ５、Ｒ６の中心は同じ位置にある。
ここで、半導体装置の耐圧を向上させる手法として、半導体装置の各部に発生する電界の集中を緩和するという手法がある。電界が集中するということは当該集中部分に印加される電圧が高くなることと等価だからである。一方、電界の集中を緩和する手段として半導体装置内に発生する空乏層を拡大して電界を分散させる手段があり、電界を分散させる技術としてガードリング、フィールドプレート等の技術が知られている。
一般にＮ型拡散層とＰ型拡散層とが接するとＰＮ接合が形成され、ＰＮ接合に逆バイアスが印加されると空乏層が発生する。空乏層はＰ型拡散層の端部で縮まるが、端部から若干の距離をおいて別のＰ型拡散層を配置すると、ＰＮ接合の界面が横に延び、空乏層が外に広がるので、電界集中を緩和することができる。この場合のＰ型拡散層が一般にガードリングと呼ばれるものである。本実施の形態に係るＰ型拡散層５２は該ガードリングとしての機能を有し、Ｐ型のベース拡散層１３とＮ型のエピタキシャル層１２との間に形成される空乏層を、Ｐ型のベース拡散層１３から延伸させている。
フィールドプレートの主たる機能も空乏層の拡大にある。フィールドプレートとは半導体基板の主面１８にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスに類似した構成を形成し空乏層を横に延伸させる技術である。空乏層が縮みやすいＰ型拡散層（本実施の形態ではベース拡散層１３）の端にＭＯＳ類似構造を形成し、Ｎ型拡散層（本実施の形態ではコレクタ層１１）より低い電圧の逆バイアスをかけることで、ＭＯＳ類似構造直下を空乏化させ耐圧を向上させる。本実施の形態に係るフィールドプレート５６はこのような機能を有し、空乏層を拡大させて電界分布を分散させている。フィールドプレート５６は例えば配線工程においてアルミニウム等の材料によって形成される。
一方、Ｐ型拡散層５２、フィールドプレート５６を用いて空乏層を拡大させることは電界の集中緩和という観点からは好ましい。しかしながら、半導体装置１のレイアウト面積の拡大につながるので、必要以上に空乏層を拡大させることは回避したい。この空乏層の延伸を制御しているのがＮ型拡散層５４である。すなわち、Ｎ型拡散層５４は活性領域Ａ１の側からの空乏層の延伸を抑制させる機能を有する。本実施の形態では空乏層にＮ型拡散層５４を介在させることにより半導体装置１のレイアウトを所望の形状に抑えている。
換言すると、空乏層を停止させたＮ型拡散層５４は電界の集中領域（電界が高い領域、以下「電界集中領域」という場合がある）の１つを構成している。そして、電界集中領域を構成するＮ型拡散層５４は、特定方向の長さを長くすることによってさらに電界の集中を緩和することができる。
ここで、本実施の形態に係る電界緩和構造体５０における電界集中領域について検討する。図２（ｂ）に示すように、電界緩和構造体５０おける主たる電界集中領域は、フィールドプレート５６の不活性領域Ａ２側の端部に対応するエピタキシャル層１２の主面の領域である領域Ｐ１、Ｎ型拡散層５４の内部の領域であるＰ２、Ｐ型拡散層５２の不活性領域Ａ２側の端部である領域Ｐ３の３箇所となっている。換言すれば、本実施の形態に係る電界緩和構造体５０では電界の集中を３箇所（Ｐ型拡散層５２、Ｎ型拡散層５４、フィールドプレート５６）に分散し、電界緩和構造体５０全体で電界を受ける構成となっている。そして、電界の集中を３箇所に分散するために、平面視において、Ｎ型拡散層５４はフィールドプレート５６の端部に接することなく、フィールドプレート５６に内包される主面の領域に配置されることが好ましい。
本実施の形態に係る半導体装置１では、半導体装置１の外形の角部（コーナー部）でＮ型拡散層５４およびフィールドプレート５６の幅を拡大している。すなわち、図２（ｃ）を２（ｂ）と比較して明らかなようにコーナー部ではＮ型拡散層５４、フィールドプレート５６の幅が拡大されている（拡幅されている）。一般に導体の先鋭部では電界が集中するので本実施の形態ではＰ型拡散層５２、Ｎ型拡散層５４、フィールドプレート５６はコーナー部において緩やかな弧を描くように形成されているが、さらに本実施の形態に係る半導体装置１ではコーナー部においてＮ型拡散層５４、フィールドプレート５６を拡幅し、コーナー部を構成する弧の中点と弧の中心を通る２等分線の位置（図２（ａ）におけるＢ−Ｂ線の位置）においてＮ型拡散層５４、フィールドプレート５６の幅を最大としている。さらに、図２（ａ）に示すようにＮ型拡散層５４の外周上に点Ｃ、Ｄ、そしてＮ型拡散層５４の内周上にＥ、Ｆを仮想した場合に、点Ｃと点Ｄとを結ぶ直線Ｃ−Ｄは、点Ｅと点Ｆとを結ぶ直線Ｅ−Ｆより長くなっている。ただし、点ＣはＮ型拡散層５４の外周上の１点であり、点Ｅは点Ｃの位置に対応する内周上の１点であり、点Ｄは外周において直線からコーナー部に切り替わる点であり、点Ｆは内周において直線からコーナー部に切り替わる点である。このことにより、本実施の形態に係る半導体装置１ではフィールドプレートを有する半導体装置において、レイアウト面積の増大を抑制しつつ耐圧の低下が抑制される。以下では、電界緩和構造体５０の図２（ｂ）の断面構成を有する領域を「直線部６０」とよび、図２（ｃ）に示すように、図２（ｂ）の構成からＮ型拡散層５４、フィールドプレート５６を拡幅させた領域を「屈曲部６２」とよぶ。
以上詳述したように、本実施の形態に係る半導体装置によれば、フィールドプレートに対応する（下部に位置する）半導体基板の主面にＰ型拡散層、Ｎ型拡散層を設け、フィールドプレート端部に生じる電界集中を緩和させているので、半導体装置の耐圧を向上させることが可能となる。さらに、屈曲部のＮ型拡散層の幅を直線部のＮ型拡散層の幅より広くすることで、屈曲部に生じる電界集中をさらに緩和している。つまり、フィールドプレートの拡幅を半導体装置のコーナー部のみとすることでレイアウト面積の増加を抑制しつつ、電界集中により耐圧の低下が発生しやすいコーナー部の耐圧の向上を実現している。
換言すれば、フィールドプレートの幅を広げることは有効な耐圧向上の手段となるが、単純に拡幅したのではチップサイズの拡大をもたらす。そこで本実施の形態では、緩やかな弧状に形成している屈曲部６２を有効に活用し、レイアウト面積の増大を招くことなく耐圧の向上を図っている。
＜第１の実施の形態の変形例＞
図３を参照して、本実施の形態に係る半導体装置について説明する。本実施の形態に係る半導体装置は、上述した半導体装置１の電界緩和構造体５０を電界緩和構造体５０ａに置き換えたものであり、半導体装置の構成は図１と同様である。従って、必要な場合は図１を参照することとし詳細な説明を省略する。図３に示す電界緩和構造体５０ａは、環状の電界緩和構造体５０ａのうちの図１（ａ）に示す領域Ｓの部分を示している。なお、図１（ａ）に示す領域Ｓ以外の３つの角部（コーナー部）についても図３と同様の構成の電界緩和構造体５０ａが配置されている。
電界緩和構造体５０ａの平面的なレイアウトは図２（ａ）に示す電界緩和構造体５０とほぼ同様であるが、電界緩和構造体５０では図２（ａ）に示すＮ型拡散層５４がＮ型拡散層５４ａに置き換えられている。そして、図３に示すようにＮ型拡散層５４ａは不純物濃度の異なる２つの領域から構成されている。すなわち、相対的に濃度の高い領域である高濃度領域５４ａ−１と相対的に濃度の低い領域である低濃度領域５４ａ−２である。そして、高濃度領域５４ａ−１は直線部６０に対応して配置され、低濃度領域５４ａ−２は屈曲部６２に対応して配置されている。
本実施の形態に係る電界緩和構造体５０ａでは、コーナー部における電界を緩和をするためにコーナー部の濃度を低くしている。一方、コーナー部の濃度を低くすると空乏層が伸びやすくなるので、半径Ｒ６に対応するフィールドプレート５６の角部の電界を十分に緩和するためコーナー部のＮ型拡散層５４ａ−２の幅を広げている。つまり、不純物濃度が直線部６０、屈曲部６２にかけて均一の場合は電界が相対的に屈曲部６２のコーナー部に集中しやすい。そこで本実施の形態では不純物濃度を意図的にアンバランスにしてコーナー部での電界が緩和されるようにしている。このことによりさらなる耐圧の向上がもたらされる。
以上のように、本実施の形態に係る半導体装置によれば、上記実施の形態に係る半導体装置１と同様の効果を奏する上に、さらに、屈曲部６２におけるＮ拡散層５４ａ−２の不純物濃度を直線部６０のＮ型拡散層５４ａ−１の不純物濃度より低くすることで、コーナー部に生じる電界集中をさらに緩和している。そのためフィールドプレートの面積の増加を抑制しつつ、電界集中のためより耐圧の低下を発生しやすいコーナー部の耐圧の向上を実現することがより確実となっている。
［第２の実施の形態］
図４を参照して本実施の形態に係る半導体装置について説明する。本実施の形態に係る半導体装置は、上述した半導体装置１の電界緩和構造体５０を電界緩和構造体５０ｂに置き換えたものであり、半導体装置の構成は図１と同様である。従って、必要な場合は図１を参照することとし詳細な説明を省略する。図４に示す電界緩和構造体５０ｂは、環状の電界緩和構造体５０ｂのうちの図１（ａ）に示す領域Ｓの部分を示している。なお、図１（ａ）に示す領域Ｓ以外の３つの角部（コーナー部）についても図４と同様の構成の電界緩和構造体５０ｂが配置されている。
本実施の形態に係る電界緩和構造体５０ｂは、図３に示す電界緩和構造体５０ａの屈曲部６２を屈曲部６２ａに置き換え、Ｎ型拡散層５４ａをＮ型拡散層５４ｂに置き換えたものとなっている。Ｎ型拡散層５４ｂは相対的に不純物濃度が高い高濃度領域５４ｂ−１、および相対的に不純物濃度が低い低濃度領域５４ｂ−２を含んで構成されており、高濃度領域５４ｂ−１は直線部６０に対応して配置され、低濃度領域５４ｂ−２は屈曲部６２に対応して配置されている。Ｎ型拡散層５４ｂの屈曲部６２ａは屈曲部６２のように拡幅部を有さず、直線部６０から幅を変えずに自然に屈曲させた形状となっている。
本実施の形態に係る半導体装置によれば、フィールドプレートに対応する（下部に位置する）半導体基板の主面にＰ型拡散層、Ｎ型拡散層を設け、フィールドプレート端部に生じる電界集中を緩和させているので、半導体装置の耐圧を向上させることが可能となる。
本実施の形態に係る半導体装置ではさらに、屈曲部６２のＮ型拡散層５４ｂを低濃度領域５４ｂ−２とし、直線部６０のＮ型拡散層５４ｂを高濃度領域５４ｂ−２として、屈曲部６２におけるＮ型拡散層５４ｂの不純物濃度を、直線部６０におけるＮ型拡散層５４ｂの不純物濃度より低くしている。このことにより、電界緩和構造体５０ｂのコーナー部に生じる電界集中を緩和し、フィールドプレートの面積の増加を抑制しつつ、電界集中により耐圧の低下を生じやすいコーナー部の耐圧の向上を実現することが可能となっている。
なお、上記各実施の形態では本発明に係る半導体装置としてＮＰＮ型のバイポーラトランジスタを例示して説明したが、これに限られず本発明をＰＮＰ型のバイポーラトランジスタに適用してもよい。この場合Ｐ型拡散層５２、Ｎ型拡散層５４等の不純物型は逆になる。また、活性領域Ａ１に配置する半導体素子はバイポーラトランジスタに限られず、例えばＭＯＳトランジスタ、ダイオード等であってもよい。
また、上記各実施の形態ではＰ型拡散層５２が１層の場合を例示して説明したが、これに限られず、複数層を互いに環状に（入れ子状に）配置した形態としてもよい。このことにより、耐圧がさらに向上した半導体装置が得られる。
１ 半導体装置
１１ コレクタ層
１２ エピタキシャル層
１３ ベース拡散層
１４ エミッタ拡散層
１５ エミッタ電極
１６ ベース電極
１６ａ ボンディングパッド
１７ 絶縁膜
１８ 主面
５０、５０ａ 電界緩和構造体
５２ Ｐ型拡散層
５４、５４ａ、５４ｂ Ｎ型拡散層
５４ａ−１、５４ｂ−１ 高濃度領域
５４ａ−２、５４ｂ−２ 低濃度領域
５６ フィールドプレート
５８ コンタクト
６０ 直線部
６２、６２ａ 屈曲部
Ａ１ 活性領域
Ａ２ 不活性領域
Ｐ１〜Ｐ３ 領域
Ｓ 領域

Claims (9)

  1. 主面にセル領域と前記セル領域を囲む外周領域とを備えた第１導電型の半導体基板と、 前記外周領域内に配置され、前記セル領域を囲む前記第１導電型とは異なる第２導電型の第１拡散層と、
    前記外周領域内に配置され、絶縁部材に設けられた開口部を介して前記主面に接するとともに前記第１拡散層に接続された電極と、
    前記主面に対し垂直な方向から見た場合に前記電極に内包される領域の前記主面に前記第１拡散層から離間して形成され、かつ第１の幅を有する直線部と前記第１の幅より広い第２の幅の部分を有する屈曲部とを含む前記第１導電型の第２拡散層と、
    を備えることを特徴とする半導体装置。
  2. 前記第２拡散層の不純物濃度は前記半導体基板の不純物濃度より高い
    請求項１に記載の半導体装置。
  3. 前記電極が前記セル領域の周囲を囲んで配置された
    請求項１または請求項２に記載の半導体装置。
  4. 前記第２拡散層が前記第１拡散層の周囲を囲んで配置された
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記直線部は第１の不純物濃度を有し、前記屈曲部は前記第１の不純物濃度より低い第２の不純物濃度を有する
    請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 主面にセル領域と前記セル領域を囲む外周領域とを備えた第１導電型の半導体基板と、 前記外周領域内に配置され、前記セル領域を囲む前記第１導電型とは異なる第２導電型の第１拡散層と、
    前記外周領域内に配置され、絶縁部材に設けられた開口部を介して前記主面に接するとともに前記第１拡散層に接続された電極と、
    前記主面に対し垂直な方向から見た場合に前記電極に内包される領域の前記主面に前記第１拡散層から離間して形成され、かつ第１の不純物濃度を有する直線部と、前記第１の不純物濃度より低い第２の不純物濃度の部分を有する屈曲部とを含む前記第１導電型の第２拡散層と、
    を備えることを特徴とする半導体装置。
  7. 前記第２拡散層の不純物濃度は前記半導体基板の不純物濃度より高い
    請求項６に記載の半導体装置。
  8. 前記電極が前記セル領域の周囲を囲んで配置された
    請求項６または請求項７に記載の半導体装置。
  9. 前記第２拡散層が前記第１拡散層の周囲を囲んで配置された
    請求項６から請求項８のいずれか１項に記載の半導体装置。
JP2018140560A 2018-07-26 2018-07-26 半導体装置 Active JP7201288B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018140560A JP7201288B2 (ja) 2018-07-26 2018-07-26 半導体装置
US16/516,272 US10964780B2 (en) 2018-07-26 2019-07-19 Semiconductor device
CN201910654076.9A CN110783396A (zh) 2018-07-26 2019-07-19 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018140560A JP7201288B2 (ja) 2018-07-26 2018-07-26 半導体装置

Publications (2)

Publication Number Publication Date
JP2020017673A true JP2020017673A (ja) 2020-01-30
JP7201288B2 JP7201288B2 (ja) 2023-01-10

Family

ID=69178709

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018140560A Active JP7201288B2 (ja) 2018-07-26 2018-07-26 半導体装置

Country Status (3)

Country Link
US (1) US10964780B2 (ja)
JP (1) JP7201288B2 (ja)
CN (1) CN110783396A (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280555A (ja) * 2001-03-15 2002-09-27 Fuji Electric Co Ltd 半導体装置
JP2013149761A (ja) * 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
JP2015177041A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
WO2016043247A1 (ja) * 2014-09-17 2016-03-24 富士電機株式会社 半導体装置
JP2018067651A (ja) * 2016-10-20 2018-04-26 トヨタ自動車株式会社 半導体装置
JP2018107303A (ja) * 2016-12-27 2018-07-05 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JP2019096855A (ja) * 2017-02-16 2019-06-20 富士電機株式会社 半導体装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3100663B2 (ja) * 1991-05-24 2000-10-16 株式会社東芝 半導体装置及びその製造方法
JP3444081B2 (ja) * 1996-02-28 2003-09-08 株式会社日立製作所 ダイオード及び電力変換装置
KR100248115B1 (ko) * 1997-05-20 2000-03-15 김덕중 필드 플레이트를 채용한 전력용 반도체소자 및 그 제조방법
US6617652B2 (en) * 2001-03-22 2003-09-09 Matsushita Electric Industrial Co., Ltd. High breakdown voltage semiconductor device
JP2002353455A (ja) * 2001-05-28 2002-12-06 Toshiba Corp 電力用半導体素子
JP4935192B2 (ja) * 2006-05-31 2012-05-23 三菱電機株式会社 半導体装置
JP2009289904A (ja) * 2008-05-28 2009-12-10 Toshiba Corp 半導体装置
JP5509908B2 (ja) * 2010-02-19 2014-06-04 富士電機株式会社 半導体装置およびその製造方法
JP5534034B2 (ja) * 2011-08-05 2014-06-25 富士電機株式会社 半導体装置および半導体装置の製造方法
US8466492B1 (en) * 2012-01-31 2013-06-18 Infineon Technologies Austria Ag Semiconductor device with edge termination structure
US9418983B2 (en) * 2012-10-12 2016-08-16 Chengdu Monolithic Power Systems Co., Ltd. Semiconductor device and associated method for manufacturing
US9230685B2 (en) * 2012-10-23 2016-01-05 Micron Technology, Inc. Memory programming methods and memory systems
CN103022015B (zh) * 2012-12-27 2015-07-01 成都芯源***有限公司 静电放电保护单元及半导体器件
US9935206B2 (en) * 2013-05-10 2018-04-03 Ixys Corporation Packaged overvoltage protection circuit for triggering thyristors
JP6129117B2 (ja) * 2013-05-29 2017-05-17 三菱電機株式会社 半導体装置及びその製造方法
JP6091395B2 (ja) * 2013-10-07 2017-03-08 三菱電機株式会社 半導体装置およびその製造方法
JP6207985B2 (ja) * 2013-11-21 2017-10-04 三菱電機株式会社 半導体装置およびその製造方法
US9496382B2 (en) * 2013-11-21 2016-11-15 Chengdu Monolithic Power Systems Co., Ltd. Field effect transistor, termination structure and associated method for manufacturing
US9202939B2 (en) * 2014-02-11 2015-12-01 United Microelectronics Corp. Schottky diode and method for fabricating the same
TWI566410B (zh) * 2014-12-12 2017-01-11 漢磊科技股份有限公司 半導體元件、終端結構及其製造方法
TWI696257B (zh) * 2016-01-05 2020-06-11 聯華電子股份有限公司 靜電放電保護電路、半導體靜電放電保護元件及其佈局結構
KR101870809B1 (ko) * 2016-06-21 2018-08-02 현대오트론 주식회사 전력 반도체 소자
DE102016118499B4 (de) * 2016-09-29 2023-03-30 Infineon Technologies Dresden Gmbh Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
TWI632686B (zh) * 2017-01-20 2018-08-11 通嘉科技股份有限公司 可耐受靜電放電事件之高壓半導體元件
US10134722B2 (en) * 2017-04-12 2018-11-20 Hong Kong Applied Science and Technology Research Institute Company Limited Embedded PMOS-trigger silicon controlled rectifier (SCR) with suppression rings for electro-static-discharge (ESD) protection
US10249609B2 (en) * 2017-08-10 2019-04-02 Analog Devices, Inc. Apparatuses for communication systems transceiver interfaces
US10811493B2 (en) * 2018-08-22 2020-10-20 Xilinx, Inc. Single event latch-up (SEL) mitigation techniques
JP7150539B2 (ja) * 2018-09-15 2022-10-11 株式会社東芝 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280555A (ja) * 2001-03-15 2002-09-27 Fuji Electric Co Ltd 半導体装置
JP2013149761A (ja) * 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
JP2015177041A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
WO2016043247A1 (ja) * 2014-09-17 2016-03-24 富士電機株式会社 半導体装置
JP2018067651A (ja) * 2016-10-20 2018-04-26 トヨタ自動車株式会社 半導体装置
JP2018107303A (ja) * 2016-12-27 2018-07-05 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JP2019096855A (ja) * 2017-02-16 2019-06-20 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
US10964780B2 (en) 2021-03-30
US20200035783A1 (en) 2020-01-30
CN110783396A (zh) 2020-02-11
JP7201288B2 (ja) 2023-01-10

Similar Documents

Publication Publication Date Title
JP4500891B1 (ja) Ｐｉｎダイオード
US10121887B2 (en) Insulated gate semiconductor device and method
JP2013125757A (ja) 半導体装置
JP2006269633A (ja) 電力用半導体装置
JP6267108B2 (ja) ショットキーバリアダイオードとその製造方法
JPH02156684A (ja) 複合型ダイオード装置
JP2000277733A (ja) 絶縁ゲート型電界効果トランジスタ
JP5155600B2 (ja) 静電誘導サイリスタ
JP2018006648A (ja) 半導体装置
JP2020017673A (ja) 半導体装置
JP4177229B2 (ja) 半導体装置とその製造方法
JP4074074B2 (ja) 半導体装置
JP2008130622A (ja) メサ型半導体装置
JP6362925B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2011009630A (ja) 保護ダイオード
JP4029549B2 (ja) 半導体装置
JP7227999B2 (ja) Ｒｃ－ｉｇｂｔ半導体装置
JP2024071021A (ja) 半導体装置
JP2932308B2 (ja) 半導体装置
JP3329376B2 (ja) 半導体装置
JP2001144096A (ja) 半導体装置
JP2852557B2 (ja) 半導体装置
JPH0291949A (ja) トランジスタ
JP2015065217A (ja) 半導体装置
TW202027248A (zh) 半導體元件及其製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220902

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221216

R150 Certificate of patent or registration of utility model

Ref document number: 7201288

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150