JP2013125757A - 半導体装置 - Google Patents
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Abstract
【解決手段】ゲート電極、第1電極および第2電極を有するトランジスタと、一端を共通にゲート電極に接続し、他端をそれぞれ第1電極および第2電極に接続する第1および第2の保護回路(22、21に対応する)と、を備え、第1および第2の保護回路は、一つのフィールド絶縁膜(3に相当する)上に分離して形成される第1および第2のポリシリコン層(8、7に対応する)内にそれぞれ構成される。
【選択図】図9
Description
図1は、本発明の第1の実施形態に係る半導体装置の平面図である。図1において、チップの最外周には、EQR(Equi−Potential Ring;等電位リング)アルミ層19が配置され、EQRアルミ層19の内側にはゲートアルミ層17(ゲート配線膜)が配置され、ゲートアルミ層17の内側に有効セル領域24が配置される。ゲートアルミ層17は、破線で示されるチップのコーナー部に存在するゲートパッド領域25に接続される。有効セル領域24の上には、ソース電極(第2電極)が形成される。基板の裏面には、ドレイン電極(第1電極)が形成される。
図14は、本発明の第2の実施形態に係る半導体装置の構成を示す図である。図14において、図9と同一の符号は、同一物を表し、その説明を省略する。本実施形態の半導体装置は、ゲート・ドレイン間ツェナーダイオード22用のポリシリコン層8内において最外周のN層12のさらに外側に、低濃度のN−層23を設ける。N−層23は、ツェナーダイオード用のN層12より低濃度のポリシリコン層とし、EQRポリシリコン層10の形成後にパターニングした後のイオン注入などによって形成する。N−層23は、ドレインへ接続する保護回路に含まれる拡散抵抗(ポリシリコン抵抗)として機能する。このような構造の半導体装置の等価回路を図15に示す。図15において、図11に対し、MOSトランジスタMN1のドレインとゲート・ドレイン間ツェナーダイオード22との間にN−層23に対応する拡散抵抗を備える。
第1の実施形態では、ゲート・ソース間ツェナーダイオード21、ゲート・ドレイン間ツェナーダイオード22が形成される領域の平面形状は、21がL字型、22が矩形型であった。これに対し、本実施形態では、21、22共にL字型である場合の例を示す。
第1の実施形態では、チップの外周にリング状のEQRポリシリコン層10とリング状のEQRアルミ層19が存在する半導体装置を示した。しかしながら、これに限定されることなく、EQRアルミ層19が存在しない場合であっても、本発明の半導体装置を実現することができる。例えば、EQRアルミ層がチップのコーナー部にのみ形成されており、チップの辺には形成されていない場合(EQRアルミ層がリング状になっていない場合)や、EQRポリシリコン層もEQRアルミ層も存在しない場合であっても、本発明を適用することができる。
2:ウェル層
3:酸化膜層
4:トレンチ溝
5:ゲート酸化膜
6:ポリシリコン層
7:ゲート・ソース間ツェナーダイオード用ポリシリコン層
8:ゲート・ドレイン間ツェナーダイオード用ポリシリコン層
9:ゲート引き出し用ポリシリコン層
10:EQRポリシリコン層
11:ツェナーダイオード用のP層
12:ツェナーダイオード用のN層
13:ベース層
14:ソース層
15:バックゲートコンタクト層
16:コンタクトエリア
17:ゲートアルミ層
18:ソースアルミ層
19:EQRアルミ層
20:カバー膜
21:ゲート・ソース間ツェナーダイオード
22:ゲート・ドレイン間ツェナーダイオード
23:N−層
24:有効セル領域
25、25a:ゲートパッド領域
26:スクライブ拡散層
27:レジスト
28:高濃度基板
29:ドレイン電極
31:コンタクトアルミ層
32:層間膜
33:ゲートパッド開口
Claims (10)
- ゲート電極、第1電極および第2電極を有するトランジスタと、
一端を共通に前記ゲート電極に接続し、他端をそれぞれ前記第1電極および第2電極に接続する第1および第2の保護回路と、
を備え、
前記第1および第2の保護回路は、一つのフィールド絶縁膜上に分離して形成される第1および第2のポリシリコン層内にそれぞれ構成された半導体装置。 - 前記第1の保護回路は、前記第1のポリシリコン層の中央部に配された第1導電型の第1中央部と、該第1中央部の外側に環状に配された第2導電型の第1帯状部と、該第1帯状部の外側に環状に配された第1導電型の第2帯状部とを含んでおり、
前記第2の保護回路は、前記第2のポリシリコン層の中央部に配された第1導電型の第2中央部と、該第2中央部の外側に環状に配された第2導電型の第3帯状部と、該第3帯状部の外側に環状に配された第1導電型の第4帯状部とを含んでおり、
前記第1および第2中央部同士を、ゲート配線膜を介して共通に前記ゲート電極に接続し、前記第2帯状部を前記第1電極に接続し、前記第4帯状部を第2電極に接続した請求項1記載の半導体装置。 - 前記ゲート配線膜は、前記第1および第2のポリシリコン層と重なる領域にゲートパッドを備えた請求項2記載の半導体装置。
- 前記第1のポリシリコン層内の前記第2帯状部は、チップエッジ側で前記第1電極に接続された請求項3記載の半導体装置。
- 前記第1および第2の保護回路の配置領域は、双方を合わせて略正四角形の形状をなす請求項1乃至4のいずれか一に記載の半導体装置。
- 前記第1および第2中央部の少なくとも一方は、基板に対し垂直方向から見てL字の形状をなす請求項5記載の半導体装置。
- 前記第1および第2中央部の他方は、基板に対し垂直方向から見てL字または正四角形の形状をなす請求項6記載の半導体装置。
- 前記第1の保護回路は、前記第1中央部と第2帯状部との間に、さらに他の環状の第1導電型の帯状部及び第2導電型の帯状部を含み、
前記第2の保護回路は、前記第2中央部と第4帯状部との間に、さらに他の環状の第1導電型の帯状部及び第2導電型の帯状部を含む請求項1乃至7のいずれか一に記載の半導体装置。 - 前記第1の保護回路は、前記第2帯状部の外側に環状に配された帯状の拡散抵抗をさらに備え、
前記第1電極は、前記第2帯状部に替えて前記拡散抵抗の外側に接続されている請求項請求項1乃至8のいずれか一に記載の半導体装置。 - 前記トランジスタは、MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)または絶縁ゲートバイポーラトランジスタである請求項1乃至9のいずれか一に記載の半導体装置。
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