KR101870809B1 - 전력 반도체 소자 - Google Patents

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Abstract

본 발명은 액티브(active) 영역 및 에지(edge) 영역을 포함하고, 제 1 도전형의 불순물이 도핑된 반도체를 함유하는 기판, 상기 기판의 에지 영역 상에 형성된 절연막, 상기 절연막 상에 형성된 필드 플레이트 패턴 및 상기 기판의 에지 영역 내부에 매립되어 상기 기판의 상부면과 나란한 벡터 성분을 가지는 방향으로 신장하는 적어도 하나 이상의 제 2 도전형의 제 1 도핑 영역을 포함하는 전력 반도체 소자를 제공한다.

Description

전력 반도체 소자{Power semiconductor device}
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 저항을 낮추고 쇼트서킷과 동적 내압 특성을 개선할 수 있는 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 액티브(active) 영역 및 에지(edge) 영역을 포함하고 제 1 도전형의 불순물이 도핑된 반도체를 함유하는 기판, 상기 기판의 에지 영역 상에 형성된 절연막, 상기 절연막 상에 형성된 필드 플레이트 패턴 및 상기 기판의 에지 영역 내부에 매립되어 상기 기판의 상부면과 나란한 벡터 성분을 가지는 방향으로 신장하는 적어도 하나 이상의 제 2 도전형의 제 1 도핑 영역을 포함한다.
상기 전력 반도체 소자에서, 상기 제 2 도전형의 제 1 도핑 영역은 상기 기판의 상부면과 나란한 방향으로 신장할 수 있다.
상기 전력 반도체 소자는 상기 기판 내에 상기 기판의 상부면에서 하방으로 신장하는 형상을 가지는 적어도 하나 이상의 제 2 도전형의 제 2 도핑 영역을 더 포함하고, 상기 제 2 도전형의 제 1 도핑 영역은 상기 제 2 도핑 영역의 측방으로 돌출되는 형상을 가질 수 있다.
상기 전력 반도체 소자에서, 상기 제 1 도핑 영역은 상기 제 2 도핑 영역의 하부 말단과 연결되어 측방으로 돌출될 수 있다.
상기 전력 반도체 소자에서, 상기 제 1 도핑 영역은 상기 제 2 도핑 영역과 이격되어 상기 제 2 도핑 영역의 하방에 배치될 수 있다.
상기 전력 반도체 소자에서, 상기 적어도 하나 이상의 제 2 도전형의 제 2 도핑 영역은 서로 이격되어 배열된 복수개의 제 2 도전형의 제 2 도핑 영역을 포함하고, 상기 적어도 하나 이상의 제 2 도전형의 제 1 도핑 영역은 상기 제 2 도핑 영역의 측방으로 돌출되는 형상을 각각 가지면서 서로 이격되어 배열된 복수개의 제 2 도전형의 제 1 도핑 영역을 포함할 수 있다.
상기 전력 반도체 소자에서, 상기 복수개의 제 2 도전형의 제 2 도핑 영역 중에서 어느 하나의 제 2 도핑 영역과 바로 인접한 다른 하나의 제 2 도핑 영역 간의 간격은 상기 액티브(active) 영역으로부터 멀어질수록 더 증가될 수 있다.
상기 전력 반도체 소자에서, 상기 기판의 상부면과 수직한 방향으로의 전압 분포는 상기 기판의 상부면과 나란한 방향으로 상기 제 1 도핑 영역을 관통하는 제 1 면과 상기 기판의 상부면과 나란한 방향으로 상기 제 2 도핑 영역을 관통하되 상기 제 1 면의 상방에 위치한 제 2 면 사이에서 전압 역전 구간이 형성되어 상기 제 1 면에서 최저 전압이 형성될 수 있다.
상기 전력 반도체 소자에서, 상기 전압 역전 구간이 형성됨으로써 상기 제 1 도전형의 불순물이 도핑된 반도체를 함유하는 기판과 상기 절연막의 계면에서 상기 제 2 면에서 상기 제 1 면 방향으로의 전기장이 형성될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고온 역전압 신뢰성에서 반도체 계면 전하 변화에 의한 특성 열화를 개선할 수 있는 전력 반도체 소자를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 구조를 도해하는 단면도이다.
도 2는 도 1에 도시된 제 1 도핑 영역과 제 2 도핑 영역의 구성을 확대하여 도해한 도면이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자에서 기판의 상부면과 수직하게 제 1 도핑 영역과 제 2 도핑 영역을 관통하는 방향으로의 전압 분포를 도해한 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 도해하는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이고 제 2 도전형이 p형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 p형이고 제 2 도전형은 n형일 수도 있다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 구조를 도해하는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자는 액티브 영역(A) 및 에지 영역(B, C)을 포함하고 제 1 도전형의 불순물이 도핑된 반도체를 함유하는 기판(10)을 포함한다.
기판(10)은 반도체 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다. 상기 반도체 웨이퍼는, 예를 들어, 제 1 도전형의 불순물이 저농도로 도핑된 실리콘 웨이퍼를 포함할 수 있다. 예시적으로, 실리콘 웨이퍼에서 n형 불순물의 도핑 농도는, 예컨대, 1013 내지 1016/cm3 정도일 수 있다. 이러한 n형 불순물의 도핑 농도를 고려하면, 기판(100)은 N- 기판이라 할 수 있다. 그러나, 기판(100)의 물질 및 도핑 농도 등은 이에 한정되지 않으며, 달라질 수 있다.
액티브 영역(A)은 다수의 활성 셀(Active cell)들이 존재하여 수직 방향으로 전류의 도통이 이루어지는 영역을 포함한다. 액티브 영역(A)에는 기판(10) 내에 형성된 트렌치의 내벽에 게이트 절연막을 먼저 라이닝한 후 게이트 전극 물질로 충전(filling)하여 구현한 게이트 전극(28a, 28b), 게이트 전극(28a, 28b) 사이에 형성된 제 2 도전형의 바디 영역(20)과 제 1 도전형의 소스 영역(22), 게이트 전극(28a, 28b)의 일측에 형성된 제 2 도전형의 플로팅 영역(14) 등이 배치된다. 나아가, 기판(10)의 상면에 형성된 층간 절연막(30)과 층간 절연막(30)을 관통하여 기판 표면과 접촉하는 제 1 콘택 플러그(34a)가 배치될 수 있다.
층간 절연막(30) 상에는 평탄한 상부 표면을 갖는 제 1 금속막 패턴(36a)이 구비된다. 제 1 금속막 패턴(36a)은 제 1 콘택 플러그(34a)와 접촉할 수 있다. 제 1 금속막 패턴(36a)은 액티브 영역(A) 상부를 대부분 덮는 형상을 가질 수 있다. 제 1 금속막 패턴(36a)은 와이어 본딩을 위한 막으로 제공될 수 있다. 또한, 제 1 금속막 패턴(36a)은 에미터 전극의 역할을 할 수 있다.
기판(10)의 상면과 반대면인 하면에는 필드 스톱 영역(38)이 구비될 수 있다. 필드 스톱 영역(38)은 제 1 도전형 불순물이 도핑된 영역일 수 있다. 예컨대, 필드 스톱 영역(38)의 n형 불순물 농도는 1014 내지 1018/cm3 정도일 수 있다. 필드 스톱 영역(38)의 n형 불순물 농도를 고려하면, 필드 스톱 영역(38)은 N0 층이라 할 수 있다. 필드 스톱 영역(38) 아래에는 콜렉터 영역(40)이 구비될 수 있다. 콜렉터 영역(40)은 제 2 도전형 불순물이 도핑된 영역일 수 있다. 콜렉터 영역(40) 아래에 제 2 금속막(42)이 구비될 수 있다. 제 2 금속막(42)은 콜렉터 전극으로 제공될 수 있다.
에지 영역(B, C)은 액티브 영역(A)에 인접하여 배치된다. 에지 영역(B, C)과 액티브 영역(A) 간의 상호 위치 관계는 다양한 형태로 제공될 수 있다. 예를 들어, 에지 영역(B, C)은 액티브 영역(A)의 적어도 일부를 둘러싸도록 형성될 수 있다.
에지 영역(B, C) 중에서 제 1 금속막 패턴(36a)과는 별개인 제 2 금속막 패턴으로서 필드 플레이트 패턴(36b)이 절연막(30) 상에 형성되는 영역을 주변(peripheral) 영역(B)으로 구분할 수도 있다. 필드 플레이트 패턴(36b)은 가장자리 부위의 전계 집중을 억제할 수 있으며, 이러한 억제 효과를 높이기 위하여 필드 플레이트 패턴(36b)은 넓은 폭을 가질 수 있다.
필드 플레이트 패턴(36b)가 구비됨으로써 정션 터미네이션 연장 영역(16)의 폭(w1)이 감소되더라도 전계 집중을 억제시킬 수 있다. 또한, 필드 플레이트 패턴(36b)은 액티브 영역(A)에 형성되는 게이트 전극(28a, 28b) 전체와 전기적으로 연결되는 게이트 버스 라인으로 제공될 수 있다. 필드 플레이트 패턴(36b)은 액티브 영역(A)의 주위를 따라 형성할 수 있다. 예를 들어, 필드 플레이트 패턴(36b)은 환형(closed loop)의 링 형태로 형성될 수도 있으나, 형태가 이에 한정되지 않음은 당연하다.
주변 영역(B)에는 기판(10) 내에 형성된 트렌치 내에 배치된 연결부(28c)가 제공될 수 있다. 연결부(28c)는 하나의 제 1 게이트 전극(28a)과 이와 이웃하는 하나의 제 2 게이트 전극(28b)을 연결할 수 있다. 제 1 게이트 전극(28a), 제 2 게이트 전극(28b) 및 연결부(28c)를 포함하는 게이트 전극 패턴은 복수개로 제공되며 상기 게이트 전극 패턴들은 일정 간격으로 이격되면서 반복하여 배치될 수 있다. 게이트 전극 패턴은 평면도에서 보면 하나의 링 형상을 가질 수도 있다. 연결부(28c)가 라운드된 형상을 가짐으로써 연결부(28c)에서 전계 집중을 억제할 수 있다.
연결부(28c)와 접하는 기판(10)에는 정션 터미네이션 연장 영역(16, junction termination extension, JTE)이 구비될 수 있다. 정션 터미네이션 연장 영역(16)은 플로팅 웰 영역(14)과 동일한 도전형의 불순물이 도핑될 수 있다. 정션 터미네이션 연장 영역(106)은 고농도의 제 2 도전형 불순물이 도핑될 수 있다. 정션 터미네이션 연장 영역(106)은 평면도에서 볼 때 액티브 영역(A)의 외부를 둘러싸는 링 형상을 가질 수 있다.
에지 영역(B, C) 중에서 기판(10)의 내부에 매립되어 기판(10)의 상부면과 나란한 벡터 성분을 가지는 방향으로 신장하는 적어도 하나 이상의 제 2 도전형의 제 1 도핑 영역(19)이 형성되는 영역을 에지 터미네이션(edge termination) 영역(C)으로 구분할 수도 있다. 에지 터미네이션 영역(C)은 고내압을 지지하기 위한 영역이다.
제 2 도전형의 제 1 도핑 영역(19)은 소정의 방향으로 신장하는 바, 상기 소정의 방향은 기판(10)의 상부면과 나란한 벡터 성분을 가진다. 가령, 제 1 도핑 영역(19)은 기판(10)의 상부면과 나란한 방향으로 신장할 수 있다. 물론, 다른 예로서, 제 1 도핑 영역(19)은 기판(10)의 상부면과 임의의 제 1 각도(단, 90도는 제외)를 형성하는 방향으로 신장할 수 있다.
에지 터미네이션 영역(C)에서, 본 발명의 일 실시예에 따른 전력 반도체 소자는 기판(10) 내에 기판(10)의 상부면에서 하방으로 신장하는 형상을 가지는 적어도 하나 이상의 제 2 도전형의 제 2 도핑 영역(18)을 포함할 수 있다. 제 2 도핑 영역(18)은 평면도에서 볼 때 액티브 영역(A)을 둘러싸는 링 형상을 가질 수도 있다. 제 2 도핑 영역(18)은 고농도의 제 2 도전형 불순물이 도핑될 수 있다. 또한, 제 2 도핑 영역(18), 플로팅 웰 영역(14) 및 정션 터미네이션 연장 영역(16)은 동일한 불순물 농도 및 정션 깊이를 가질 수도 있다.
상술한 제 2 도전형의 제 1 도핑 영역(19)은 제 2 도핑 영역(18)의 측방으로 돌출되는 형상을 가질 수 있다. 도 1에 도시된 전력 반도체 소자에서 제 1 도핑 영역(19)은 제 2 도핑 영역(18)의 하부 말단과 연결되어 측방으로 돌출될 수 있다.
적어도 하나 이상의 제 2 도전형의 제 2 도핑 영역(18)은 서로 이격되어 배열된 복수개의 제 2 도전형의 제 2 도핑 영역(18)을 포함하고, 적어도 하나 이상의 제 2 도전형의 제 1 도핑 영역(19)은 제 2 도핑 영역(18)의 측방으로 돌출되는 형상을 각각 가지면서 서로 이격되어 배열된 복수개의 제 2 도전형의 제 1 도핑 영역(19)을 포함할 수 있다.
이 경우, 복수개의 제 2 도전형의 제 2 도핑 영역(18) 중에서 어느 하나의 제 2 도핑 영역(18)과 바로 인접한 다른 하나의 제 2 도핑 영역(18) 간의 간격은 소자의 가장자리 부위에서의 전계 집중을 감소하기 위하여 액티브(active) 영역(A)으로부터 멀어질수록 더 증가될 수 있다. 제 2 도핑 영역(18)들 간의 각각의 간격(d1, d2, d3, d4, d5)은 액티브 영역(A)과 가장 가까운 제 2 도핑 영역(18a, 18b)의 간격(d1)을 기준으로 하여 순서대로 각각 계속하여 증가될 수 있다.
에지 터미네이션 영역(C)의 층간 절연막(30) 상에는 콘택 플러그들(34c) 과 각각 접촉하는 제 3 금속막 패턴(36c)이 구비될 수 있다. 제 3 금속막 패턴(36c)은 적어도 하나의 제 2 도핑 영역(18)과 연결되는 형상을 가질 수 있다. 평면도에서, 제 3 금속막 패턴(36c)은 링 형상을 가질 수 있다. 제 3 금속막 패턴(36c)은 더미 패턴일 수 있으며, 실질적인 동작 회로로 작동하지는 않을 수 있다. 다만, 제 3 금속막 패턴(36c)이 구비됨으로써, 전계의 집중을 더욱 감소시킬 수 있다.
도 2는 도 1에 도시된 제 1 도핑 영역과 제 2 도핑 영역의 구성을 확대하여 도해한 도면이고, 도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자에서 기판의 상부면과 수직하게 제 1 도핑 영역과 제 2 도핑 영역을 관통하는 방향으로의 전압 분포를 도해한 그래프이다.
도 1 내지 도 3을 참조하면, 기판(10)의 에지 터미네이션 영역(C)에서 상부면과 수직한 방향으로의 전압 분포는 기판(10)의 상부면과 나란한 방향으로 제 1 도핑 영역(19)을 관통하는 제 1 면(D)과 기판(10)의 상부면과 나란한 방향으로 제 2 도핑 영역(18)을 관통하되 제 1 면(D)의 상방에 위치한 제 2 면(C) 사이에서 전압 역전 구간이 형성되어 제 1 면(D)에서 최저 전압이 형성될 수 있다. 이러한 전압 역전 구간이 형성됨으로써 제 1 도전형의 불순물이 도핑된 반도체를 함유하는 기판(10)과 절연막(30)의 계면에서 제 2 면(C)에서 제 1 면(D) 방향으로의 전기장이 형성될 수 있다.
본 발명의 비교예로서 상술한 제 1 도핑 영역(19)이 없는 전력 반도체 소자를 상정해 볼 수 있다. 본 발명의 비교예에서 터미네이션 정션(Termination Junction)은 필드 플레이트 패턴을 사용하여 수평 전계 효율을 높이지만 필드 플레이트 패턴 하부에 기판(실리콘)에서 절연막(옥사이드) 방향으로 전압차가 발생하여 실리콘-옥사이드 계면에서 옥사이드로 향하는 수직 전계가 형성되고 신뢰성 진행시 이 전계를 따라 홀이 옥사이드 방향으로 진행되어 표면의 수소 처리된 댕글링 본딩(dangling bonding)을 끊어 실리콘 계면 차지 변동이 발생하여 BV 변동의 문제점이 나타날 수 있다.
이에 반하여, 본 발명의 일 실시예에 따른 전력 반도체 소자에서는 상술한 제 1 도핑 영역(19)을 도입함으로써 제 1 면(D)과 제 2 면(C) 사이에서 전압 역전 구간이 발생되어 실리콘-옥사이드 계면에서 제 2 면(C)에서 제 1 면(D) 방향으로의 전기장이 형성될 수 있으며, 이에 따라, 홀의 계면 진입 충돌에 의한 계면 차지 변동을 억제하여 고온 역전압 신뢰성 진행시 실리콘 댕글링 본드 차지(dangling bond charge) 변동에 의한 BV 저하를 개선할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 도해하는 단면도이다.
도 4를 참조하면, 제 1 도핑 영역(19)은 제 2 도핑 영역(18)과 이격되어 제 2 도핑 영역(18)의 하방에 배치될 수 있다. 이 경우에도, 제 1 면(D)과 제 2 면(C) 사이에서 전압 역전 구간이 발생되어 실리콘-옥사이드 계면에서 제 2 면(C)에서 제 1 면(D) 방향으로의 전기장이 형성될 수 있으며, 이에 따라, 홀의 계면 진입 충돌에 의한 계면 차지 변동을 억제하여 고온 역전압 신뢰성 진행시 실리콘 댕글링 본드 차지(dangling bond charge) 변동에 의한 BV 저하를 개선할 수 있다.
나머지 구성요소에 대한 설명은 도 1 내지 도 3을 참조하여 설명한 부분을 참조할 수 있다.
상술한 본 발명의 실시예들에 따르면 터미네이션 정션의 옥사이드 실리콘 계면에서 정션의 포텐셜을 이용하여 수직 방향 전압 역전압(위에서 아래로 향하는)을 형성하여 고온 역전압 신뢰성에서 실리콘 계면 전하 변화에 의한 특성 열화를 개선할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10 : 기판
18 : 제 2 도핑 영역
19 : 제 1 도핑 영역
20 : 바디 영역
22 : 소스 영역
28a, 28b, 28c : 게이트 전극 패턴
30 : 층간 절연막
36b : 필드 플레이트 패턴

Claims (9)

  1. 액티브(active) 영역 및 에지(edge) 영역을 포함하고, 제 1 도전형의 불순물이 도핑된 반도체를 함유하는 기판;
    상기 액티브 영역 및 상기 에지 영역에 형성된 트렌치의 내벽에 게이트 절연막을 라이닝한 후 게이트 전극 패턴 물질로 충전하여 구현한 게이트 전극 패턴;
    상기 기판의 에지 영역 상에 형성된 절연막;
    상기 절연막 상에 형성된 필드 플레이트 패턴; 및
    상기 기판의 에지 영역 내부에 매립되어 상기 기판의 상부면과 나란한 벡터 성분을 가지는 방향으로 신장하는 적어도 하나 이상의 제 2 도전형의 제 1 도핑 영역;
    상기 기판의 에지 영역에 상기 기판의 상부면에서 하방으로 신장하는 형상을 가지는 적어도 하나 이상의 제 2 도전형의 제 2 도핑 영역;
    을 포함하고,
    상기 제 2 도전형의 제 1 도핑 영역은 상기 제 2 도핑 영역의 하부 말단과 연결되어 상기 제 2 도핑 영역의 측방으로 돌출되는 형상을 가지며,
    상기 기판의 상부면과 수직한 방향으로의 전압 분포는 상기 기판의 상부면과 나란한 방향으로 상기 제 1 도핑 영역을 관통하는 제 1 면과 상기 기판의 상부면과 나란한 방향으로 상기 제 2 도핑 영역을 관통하되 상기 제 1 면의 상방에 위치한 제 2 면 사이에서 전압 역전 구간이 형성되어 상기 제 1 면에서 최저 전압이 형성될 수 있으며, 상기 전압 역전 구간이 형성됨으로써 상기 제 1 도전형의 불순물이 도핑된 반도체를 함유하는 기판과 상기 절연막의 계면에서 상기 제 2 면에서 상기 제 1 면 방향으로의 전기장이 형성될 수 있는,
    전력 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 2 도전형의 제 1 도핑 영역은 상기 기판의 상부면과 나란한 방향으로 신장하는, 전력 반도체 소자.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 적어도 하나 이상의 제 2 도전형의 제 2 도핑 영역은 서로 이격되어 배열된 복수개의 제 2 도전형의 제 2 도핑 영역을 포함하고,
    상기 적어도 하나 이상의 제 2 도전형의 제 1 도핑 영역은 상기 제 2 도핑 영역의 측방으로 돌출되는 형상을 각각 가지면서 서로 이격되어 배열된 복수개의 제 2 도전형의 제 1 도핑 영역을 포함하는,
    전력 반도체 소자.
  7. 제 6 항에 있어서,
    상기 복수개의 제 2 도전형의 제 2 도핑 영역 중에서 어느 하나의 제 2 도핑 영역과 바로 인접한 다른 하나의 제 2 도핑 영역 간의 간격은 상기 액티브(active) 영역으로부터 멀어질수록 더 증가되는, 전력 반도체 소자.
  8. 삭제
  9. 삭제
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