JP2000277733A - 絶縁ゲート型電界効果トランジスタ - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【課題】 絶縁ゲート型電界効果トランジスタの高耐圧
化が困難であった。 【解決手段】 多数のＰ型柱状ベース領域３をＮ型ドリ
フト領域１に設けると共に、柱状ベース領域３の外側に
柱状のＰ型耐圧向上用領域１２を設ける。耐圧向上用領
域１２よりも浅いＰ型の補助領域１３を設ける。空乏層
１６をベース領域３の外周側に良好に形成して耐圧を高
める。
化が困難であった。 【解決手段】 多数のＰ型柱状ベース領域３をＮ型ドリ
フト領域１に設けると共に、柱状ベース領域３の外側に
柱状のＰ型耐圧向上用領域１２を設ける。耐圧向上用領
域１２よりも浅いＰ型の補助領域１３を設ける。空乏層
１６をベース領域３の外周側に良好に形成して耐圧を高
める。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧化を達成す
ることができる絶縁ゲート型電界効果トランジスタに関
する。
ることができる絶縁ゲート型電界効果トランジスタに関
する。
【０００２】
【従来の技術】動作抵抗の低減化と高耐圧化の両方を高
水準に達成することを目的として絶縁ゲート型電界効果
トランジスタ（以下ＦＥＴと言う）を図１に示すように
構成することは公知である。このＦＥＴは、Ｎ型ドリフ
ト領域１とＮ+ 型ドレイン領域２と複数のＰ型ベース領
域３と複数のソース領域４とから成るシリコン半導体基
体５と、ドレイン電極６と、ソース電極７と、ゲート電
極８と、ゲート絶縁膜９と、周辺保護絶縁膜１０と、層
間絶縁膜１１とを備えている。このＦＥＴのボデイ領域
又はチャネル形成領域と呼ぶことのできるベース領域３
は特異な形状を有し、ドリフト領域１の厚み方向に深く
柱状に形成されており、その底面はドリフト領域１とド
レイン領域２との界面近くまで達している。複数のベー
ス領域３を柱状に形成すると、ベース領域３とドリフト
領域１との間のＰＮ接合に高い逆方向電圧が印加された
時に複数のベース領域３の相互間のドリフト領域１が空
乏層によって埋められ、耐圧が向上する。また、図１の
構造の場合、ドリフト領域１の比抵抗を小さくして動作
抵抗の低減化を図っても比較的高耐圧を得ることができ
る。即ち、ドリフト領域１の比抵抗を、浅いベース領域
を有する従来の標準的な構造のＦＥＴのドリフト領域の
比抵抗の１／３〜１／５に設定しても、空乏層の働きで
標準的な構造のＦＥＴと同等の耐圧を得ることができ
る。
水準に達成することを目的として絶縁ゲート型電界効果
トランジスタ（以下ＦＥＴと言う）を図１に示すように
構成することは公知である。このＦＥＴは、Ｎ型ドリフ
ト領域１とＮ+ 型ドレイン領域２と複数のＰ型ベース領
域３と複数のソース領域４とから成るシリコン半導体基
体５と、ドレイン電極６と、ソース電極７と、ゲート電
極８と、ゲート絶縁膜９と、周辺保護絶縁膜１０と、層
間絶縁膜１１とを備えている。このＦＥＴのボデイ領域
又はチャネル形成領域と呼ぶことのできるベース領域３
は特異な形状を有し、ドリフト領域１の厚み方向に深く
柱状に形成されており、その底面はドリフト領域１とド
レイン領域２との界面近くまで達している。複数のベー
ス領域３を柱状に形成すると、ベース領域３とドリフト
領域１との間のＰＮ接合に高い逆方向電圧が印加された
時に複数のベース領域３の相互間のドリフト領域１が空
乏層によって埋められ、耐圧が向上する。また、図１の
構造の場合、ドリフト領域１の比抵抗を小さくして動作
抵抗の低減化を図っても比較的高耐圧を得ることができ
る。即ち、ドリフト領域１の比抵抗を、浅いベース領域
を有する従来の標準的な構造のＦＥＴのドリフト領域の
比抵抗の１／３〜１／５に設定しても、空乏層の働きで
標準的な構造のＦＥＴと同等の耐圧を得ることができ
る。
【０００３】
【発明が解決しょうとする課題】ところで、従来のこの
種のＦＥＴでは、素子の外周縁側の耐圧向上に関しての
改善が十分になされていない。このため、期待されるほ
ど高耐圧化が図れないのが実情であった。即ち、上記の
ようにベース領域３をドリフト領域１の厚み方向に深く
拡散して素子中央側（素子活性領域）の耐圧向上を図っ
ても、素子周縁側の耐圧も同様に向上しなければ素子全
体としての向上耐圧は達成されない。そこで、本願発明
者は、主接合即ち素子活性領域の外周側を包囲するよう
に周知のフィールドリミッティングリング（ＦＬＲ）を
形成して、素子周縁側の耐圧向上を図ることを試みた。
しかしながら、上記構造のＦＥＴではドリフト領域１の
比抵抗が通常のＦＥＴに比べてかなり小さくなっている
ため、従来のＦＬＲ構造では、耐圧向上を図ることがで
きなかった。
種のＦＥＴでは、素子の外周縁側の耐圧向上に関しての
改善が十分になされていない。このため、期待されるほ
ど高耐圧化が図れないのが実情であった。即ち、上記の
ようにベース領域３をドリフト領域１の厚み方向に深く
拡散して素子中央側（素子活性領域）の耐圧向上を図っ
ても、素子周縁側の耐圧も同様に向上しなければ素子全
体としての向上耐圧は達成されない。そこで、本願発明
者は、主接合即ち素子活性領域の外周側を包囲するよう
に周知のフィールドリミッティングリング（ＦＬＲ）を
形成して、素子周縁側の耐圧向上を図ることを試みた。
しかしながら、上記構造のＦＥＴではドリフト領域１の
比抵抗が通常のＦＥＴに比べてかなり小さくなっている
ため、従来のＦＬＲ構造では、耐圧向上を図ることがで
きなかった。
【０００４】そこで、本発明の目的は、動作抵抗の低減
と耐圧向上とのいずれか一方又は両方を容易且つ良好に
達成することができる絶縁ゲート型電界効果トランジス
タを提供することにある。
と耐圧向上とのいずれか一方又は両方を容易且つ良好に
達成することができる絶縁ゲート型電界効果トランジス
タを提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、ドレイン領域とドリフ
ト領域と複数のベース領域と複数のソース領域と複数の
耐圧向上用領域とを有する半導体基体と、ゲート絶縁膜
と、ドレイン電極と、ソース電極と、ゲート電極とを備
え、前記ドリフト領域は前記ドレイン領域の不純物濃度
よりも低い不純物濃度を有し且つ前記半導体基体の一方
の主面に露出する部分を有するように配置され、前記ド
レイン領域は前記ドリフト領域と前記半導体基体の他方
の主面との間に配置され、前記複数のベース領域のそれ
ぞれは前記ドリフト領域の中に島状に分散配置され且つ
前記半導体基体の一方の主面から他方の主面に向って柱
状に延びており、前記複数のエミツタ領域のそれぞれは
前記複数のベース領域の中に島状に配置され、前記複数
の耐圧向上用領域は前記ベース領域と同一の導電型を有
して前記ドリフト領域の中に島状に形成され且つ平面的
に見て前記ベース領域の外側に前記ベース領域と同様に
分散配置され且つ前記半導体基体の一方の主面から他方
の主面に向って柱状に延びていることを特徴とする絶縁
ゲート型電界効果トランジスタに係わるものである。
目的を達成するための本発明は、ドレイン領域とドリフ
ト領域と複数のベース領域と複数のソース領域と複数の
耐圧向上用領域とを有する半導体基体と、ゲート絶縁膜
と、ドレイン電極と、ソース電極と、ゲート電極とを備
え、前記ドリフト領域は前記ドレイン領域の不純物濃度
よりも低い不純物濃度を有し且つ前記半導体基体の一方
の主面に露出する部分を有するように配置され、前記ド
レイン領域は前記ドリフト領域と前記半導体基体の他方
の主面との間に配置され、前記複数のベース領域のそれ
ぞれは前記ドリフト領域の中に島状に分散配置され且つ
前記半導体基体の一方の主面から他方の主面に向って柱
状に延びており、前記複数のエミツタ領域のそれぞれは
前記複数のベース領域の中に島状に配置され、前記複数
の耐圧向上用領域は前記ベース領域と同一の導電型を有
して前記ドリフト領域の中に島状に形成され且つ平面的
に見て前記ベース領域の外側に前記ベース領域と同様に
分散配置され且つ前記半導体基体の一方の主面から他方
の主面に向って柱状に延びていることを特徴とする絶縁
ゲート型電界効果トランジスタに係わるものである。
【０００６】なお、請求項２に示すように、耐圧向上用
領域の近傍の空乏層の広がりを助けるための補助領域を
設けることが望ましい。この補助領域は、例えば環状又
は島状に形成する。また、請求項３に示すように、耐圧
向上用領域をベース領域と同じ深さに形成することが望
ましい。また、請求項４に示すように、フィールドプレ
ート又は等電位リング（ＥＱＲ）を形成することが望ま
しい。
領域の近傍の空乏層の広がりを助けるための補助領域を
設けることが望ましい。この補助領域は、例えば環状又
は島状に形成する。また、請求項３に示すように、耐圧
向上用領域をベース領域と同じ深さに形成することが望
ましい。また、請求項４に示すように、フィールドプレ
ート又は等電位リング（ＥＱＲ）を形成することが望ま
しい。
【０００７】
【発明の効果】各請求項の発明によればＦＥＴ素子の周
辺耐圧を容易且つ良好に向上させることができる。即
ち、ベース領域を柱状に深く形成すると、ベース領域の
外周側における空乏層の変化幅も大きくなるが、耐圧向
上用領域を設けることによって空乏層の変化を緩慢にす
ることができ、素子周辺耐圧が良好に向上する。また、
請求項２の発明によれば、補助領域の助けで空乏層が一
層良好に広がる。また、請求項３に示すように耐圧向上
用領域をベース領域と同時に形成すると、製造工程が簡
略化される。また、請求項４に示すようにフィールドプ
レートと等電位リング（ＥＱＲ）とのいずれか一方又は
両方を設けると、空乏層の広がりが更に良好になる。
辺耐圧を容易且つ良好に向上させることができる。即
ち、ベース領域を柱状に深く形成すると、ベース領域の
外周側における空乏層の変化幅も大きくなるが、耐圧向
上用領域を設けることによって空乏層の変化を緩慢にす
ることができ、素子周辺耐圧が良好に向上する。また、
請求項２の発明によれば、補助領域の助けで空乏層が一
層良好に広がる。また、請求項３に示すように耐圧向上
用領域をベース領域と同時に形成すると、製造工程が簡
略化される。また、請求項４に示すようにフィールドプ
レートと等電位リング（ＥＱＲ）とのいずれか一方又は
両方を設けると、空乏層の広がりが更に良好になる。
【０００８】
【実施形態及び実施例】次に、図２〜図７を参照して本
発明の実施形態及び実施例を説明する。
発明の実施形態及び実施例を説明する。
【０００９】
【第１の実施例】図２及び図３に示す第１の実施例の絶
縁ゲート型電界効果トランジスタ（ＦＥＴ）は、図１の
従来のＦＥＴと同様にＮ型（第１導電型）ドリフト領域
１とＮ+型ドレイン領域２とＰ型（第２導電型）ベース
領域３とＮ型ソース領域４とドレイン電極６とソース電
極７とゲート電極８とゲート絶縁膜９と周辺保護絶縁膜
１０と層間絶縁膜１１とを有する他に、シリコン半導体
基体５ａの中に設けられた柱状のＰ型耐圧向上用領域１
２及びＰ型の補助領域１３と、周辺絶縁膜１０の中に設
けたフィールドプレート１４及び等電位リング即ちＥＱ
Ｒ１５とを有し、図２のＡ−Ａ線及びＢ−Ｂ線を中心に
上下及び左右対称に形成されている。
縁ゲート型電界効果トランジスタ（ＦＥＴ）は、図１の
従来のＦＥＴと同様にＮ型（第１導電型）ドリフト領域
１とＮ+型ドレイン領域２とＰ型（第２導電型）ベース
領域３とＮ型ソース領域４とドレイン電極６とソース電
極７とゲート電極８とゲート絶縁膜９と周辺保護絶縁膜
１０と層間絶縁膜１１とを有する他に、シリコン半導体
基体５ａの中に設けられた柱状のＰ型耐圧向上用領域１
２及びＰ型の補助領域１３と、周辺絶縁膜１０の中に設
けたフィールドプレート１４及び等電位リング即ちＥＱ
Ｒ１５とを有し、図２のＡ−Ａ線及びＢ−Ｂ線を中心に
上下及び左右対称に形成されている。
【００１０】ドリフト領域１はＮ型半導体領域であって
Ｎ+ 型ドレイン領域２よりも低い不純物濃度を有する。
なお、ドリフト領域１はドレイン領域２と同一導電型を
有するので、これをドレイン領域と呼ぶこともできる。
ドリフト領域１はドレイン領域２の上にＮ型半導体を多
層にエピタキシャル成長させたものから成り、その一部
は半導体基体５ａの一方の主面に露出している。このド
リフト領域１の不純物濃度は、柱状ベース領域３を形成
しない浅いベース領域の従来のＦＥＴのドリフト領域の
不純物濃度よりは高い。従って、ドリフト領域１の抵抗
率は従来のＦＥＴのドリフト領域の抵抗率の１／５〜１
／３である。
Ｎ+ 型ドレイン領域２よりも低い不純物濃度を有する。
なお、ドリフト領域１はドレイン領域２と同一導電型を
有するので、これをドレイン領域と呼ぶこともできる。
ドリフト領域１はドレイン領域２の上にＮ型半導体を多
層にエピタキシャル成長させたものから成り、その一部
は半導体基体５ａの一方の主面に露出している。このド
リフト領域１の不純物濃度は、柱状ベース領域３を形成
しない浅いベース領域の従来のＦＥＴのドリフト領域の
不純物濃度よりは高い。従って、ドリフト領域１の抵抗
率は従来のＦＥＴのドリフト領域の抵抗率の１／５〜１
／３である。
【００１１】Ｎ+ 型ドレイン領域２はドリフト領域１と
半導体基体５ａの他方の主面との間に配置されている。
なお、ドレイン領域２とドリフト領域１との境界面は平
板状半導体基体５ａの他方の主面に平行である。ドレイ
ン電極６は例えばアルミニウム蒸着層から成り、半導体
基体５ａの他方の主面においてドレイン領域２に接続さ
れている。
半導体基体５ａの他方の主面との間に配置されている。
なお、ドレイン領域２とドリフト領域１との境界面は平
板状半導体基体５ａの他方の主面に平行である。ドレイ
ン電極６は例えばアルミニウム蒸着層から成り、半導体
基体５ａの他方の主面においてドレイン領域２に接続さ
れている。
【００１２】ベース領域３は、ボデイ領域又はチャネル
形成領域とも呼ぶことができるものであって、ドリフト
領域１内にその上面から下面に向って柱状に形成されて
いる。ベース領域３の上面は半導体基体５ａの上面に露
出しており、ベース領域３の下面はドレイン領域２から
若干離間するように配置されている。このように若干離
間するように配置することによってベ−ス領域３の下側
での電界集中を緩和できると考えられる。図２に示すよ
うに、ベース領域３は平面的に見て半導体基体５ａ内に
島状に形成され且つ均一に分散配置されており、各々の
ベース領域３は四角形状の平面形状を有する。なお、ベ
ース領域３の平面形状は四角形に限られず、円形にして
もよい。このベース領域３は、周知のエピタキシャル成
長技術と拡散技術とを繰り返して形成する。即ち、ドレ
イン領域２の上に肉薄のＮ型半導体領域をエピタキシャ
ル成長によって形成し、このＮ型半導体領域に拡散技術
によってＰ型半導体領域を形成する。このＰ型半導体領
域はベース領域の一部を構成し、Ｐ型半導体領域の形成
されていない部分のＮ型半導体領域はドリフト領域１の
一部を構成する。Ｐ型半導体領域を形成したらこのＰ型
半導体領域とＮ型半導体領域の上面に再び肉薄のＮ型半
導体領域をエピタキシャル成長によって形成し、先に形
成したＰ型半導体領域と連続するようにＰ型半導体領域
を拡散によって形成する。この工程を複数回（例えば６
回）繰り返すことで、柱状のベース領域３とドリフト領
域１が形成される。
形成領域とも呼ぶことができるものであって、ドリフト
領域１内にその上面から下面に向って柱状に形成されて
いる。ベース領域３の上面は半導体基体５ａの上面に露
出しており、ベース領域３の下面はドレイン領域２から
若干離間するように配置されている。このように若干離
間するように配置することによってベ−ス領域３の下側
での電界集中を緩和できると考えられる。図２に示すよ
うに、ベース領域３は平面的に見て半導体基体５ａ内に
島状に形成され且つ均一に分散配置されており、各々の
ベース領域３は四角形状の平面形状を有する。なお、ベ
ース領域３の平面形状は四角形に限られず、円形にして
もよい。このベース領域３は、周知のエピタキシャル成
長技術と拡散技術とを繰り返して形成する。即ち、ドレ
イン領域２の上に肉薄のＮ型半導体領域をエピタキシャ
ル成長によって形成し、このＮ型半導体領域に拡散技術
によってＰ型半導体領域を形成する。このＰ型半導体領
域はベース領域の一部を構成し、Ｐ型半導体領域の形成
されていない部分のＮ型半導体領域はドリフト領域１の
一部を構成する。Ｐ型半導体領域を形成したらこのＰ型
半導体領域とＮ型半導体領域の上面に再び肉薄のＮ型半
導体領域をエピタキシャル成長によって形成し、先に形
成したＰ型半導体領域と連続するようにＰ型半導体領域
を拡散によって形成する。この工程を複数回（例えば６
回）繰り返すことで、柱状のベース領域３とドリフト領
域１が形成される。
【００１３】Ｎ型ソース領域４は各ベース領域３の中に
島状に形成され、半導体基体５ａの一方の主面に露出し
ている。多数のベース領域３の中で内側に配置された１
６個のベース領域３の中には四角形即ち環状のソース領
域４が形成され、外側の辺上の８個のベース領域３の中
にはコ字状のソース領域４が形成され、角の８個のベ−
ス領域３の中にはＬ字状のソ−ス領域４が形成されてい
る。ベース領域３におけるソース領域４とドリフト領域
１との間の表面側部分がチャネル形成部分となる。
島状に形成され、半導体基体５ａの一方の主面に露出し
ている。多数のベース領域３の中で内側に配置された１
６個のベース領域３の中には四角形即ち環状のソース領
域４が形成され、外側の辺上の８個のベース領域３の中
にはコ字状のソース領域４が形成され、角の８個のベ−
ス領域３の中にはＬ字状のソ−ス領域４が形成されてい
る。ベース領域３におけるソース領域４とドリフト領域
１との間の表面側部分がチャネル形成部分となる。
【００１４】ソース電極７は、例えばアルミニウムの蒸
着層であって、各ソース領域４と各ベース領域３との両
方に接続され、複数のソース領域４を共通接続するよう
に層間絶縁膜１１の上にも設けられている。
着層であって、各ソース領域４と各ベース領域３との両
方に接続され、複数のソース領域４を共通接続するよう
に層間絶縁膜１１の上にも設けられている。
【００１５】ゲート絶縁膜９は少なくともベース領域３
における前述したチャネル形成部分を覆うように形成さ
れたシリコン酸化膜から成る。
における前述したチャネル形成部分を覆うように形成さ
れたシリコン酸化膜から成る。
【００１６】ゲート電極８は、例えば周知の化学的気相
成長法で形成された多結晶シリコンから成り、ゲート絶
縁膜９の上に形成されている。このゲート電極８は平面
的に見て格子状に形成され、図示されていない金属製ゲ
ート端子に接続されている。
成長法で形成された多結晶シリコンから成り、ゲート絶
縁膜９の上に形成されている。このゲート電極８は平面
的に見て格子状に形成され、図示されていない金属製ゲ
ート端子に接続されている。
【００１７】本発明に従って設けられた多数（この実施
例では６４個）の耐圧向上用領域１２は、図２から明ら
かなように平面的に見てベース領域３を囲むように分散
配置されている。この耐圧向上用領域１２はベース領域
３と同時に形成されたものであって、ベース領域３と同
一の不純物濃度を有するＰ型拡散領域から成り且つベー
ス領域３と同一平面形状及び同一断面形状を有し、且つ
ベース領域３と同様に均一に分散配置されている。即
ち、耐圧向上用領域１２はドリフト領域１の中に島状に
形成され、半導体基体５ａの一方の主面から他方の主面
に向って柱状に延びている。この耐圧向上用領域１２の
先端はＮ+ 型ドレイン領域２の近くに位置している。な
お、複数の耐圧向上用領域１２の相互間隔はベース領域
３の相互間隔と同一である。
例では６４個）の耐圧向上用領域１２は、図２から明ら
かなように平面的に見てベース領域３を囲むように分散
配置されている。この耐圧向上用領域１２はベース領域
３と同時に形成されたものであって、ベース領域３と同
一の不純物濃度を有するＰ型拡散領域から成り且つベー
ス領域３と同一平面形状及び同一断面形状を有し、且つ
ベース領域３と同様に均一に分散配置されている。即
ち、耐圧向上用領域１２はドリフト領域１の中に島状に
形成され、半導体基体５ａの一方の主面から他方の主面
に向って柱状に延びている。この耐圧向上用領域１２の
先端はＮ+ 型ドレイン領域２の近くに位置している。な
お、複数の耐圧向上用領域１２の相互間隔はベース領域
３の相互間隔と同一である。
【００１８】図２において点々を付して示すＰ型補助領
域１３は耐圧向上用領域１２と同一導電型及び同一不純
物濃度を有し、図２から明らかなように耐圧向上用領域
１２及びベース領域３を囲むように環状に形成されてい
る。補助領域１３は複数回のエピタキシャル成長の最後
のエピタキシャル層にＰ型不純物を拡散したものであっ
て、耐圧向上用領域１２及びベース領域３の最上層と同
時に形成されている。このため、補助領域１３の深さは
耐圧向上用領域１２の深さの例えば１／６（好ましくは
１／１０〜１／２）のように大幅に浅く設定される。こ
の実施例では補助領域１３の１つは耐圧向上用領域１２
の外周側に接触し、別の１つは最外周側のベース領域２
の外周側に接触している。
域１３は耐圧向上用領域１２と同一導電型及び同一不純
物濃度を有し、図２から明らかなように耐圧向上用領域
１２及びベース領域３を囲むように環状に形成されてい
る。補助領域１３は複数回のエピタキシャル成長の最後
のエピタキシャル層にＰ型不純物を拡散したものであっ
て、耐圧向上用領域１２及びベース領域３の最上層と同
時に形成されている。このため、補助領域１３の深さは
耐圧向上用領域１２の深さの例えば１／６（好ましくは
１／１０〜１／２）のように大幅に浅く設定される。こ
の実施例では補助領域１３の１つは耐圧向上用領域１２
の外周側に接触し、別の１つは最外周側のベース領域２
の外周側に接触している。
【００１９】フィールドプレート１４は例えばアルミニ
ウムの蒸着層であって、補助領域１３に絶縁膜１０を介
して対向するように環状に形成されている。即ち、フィ
ールドプレート１４の平面形状は図２に示す補助領域１
３とほぼ同一である。図３の実施例ではフィールドプレ
ート１４はＰ型の補助領域１３、耐圧向上用領域１２及
びベース領域３に対して電気的に接続されていない。ま
た、２つの環状フィールドプレート１４は互いに分離し
ている。
ウムの蒸着層であって、補助領域１３に絶縁膜１０を介
して対向するように環状に形成されている。即ち、フィ
ールドプレート１４の平面形状は図２に示す補助領域１
３とほぼ同一である。図３の実施例ではフィールドプレ
ート１４はＰ型の補助領域１３、耐圧向上用領域１２及
びベース領域３に対して電気的に接続されていない。ま
た、２つの環状フィールドプレート１４は互いに分離し
ている。
【００２０】ＥＱＲ１５は例えばアルミニウムの蒸着層
から成る導体層であって、補助領域１３よりも外周側に
環状に配置されている。このＥＱＲ１５は絶縁膜１０の
下層を介して半導体基体５ａの上面に対向しており、半
導体基体５ａには電気的に接続されていない。なお、Ｅ
ＱＲ１５は、絶縁膜１０の表面の電荷の安定化を図る機
能を有する他に空乏層の外周への広がりを防止するチャ
ンネルストッパの機能も有する。
から成る導体層であって、補助領域１３よりも外周側に
環状に配置されている。このＥＱＲ１５は絶縁膜１０の
下層を介して半導体基体５ａの上面に対向しており、半
導体基体５ａには電気的に接続されていない。なお、Ｅ
ＱＲ１５は、絶縁膜１０の表面の電荷の安定化を図る機
能を有する他に空乏層の外周への広がりを防止するチャ
ンネルストッパの機能も有する。
【００２１】本実施例によれば、ＦＥＴ素子周辺側の耐
圧（周辺耐圧）の向上が図られ、高耐圧化が高水準に達
成される。また、高耐圧化したにも拘らず動作抵抗（オ
ン抵抗）を小さく保つことができる。即ち、ベース領域
３がドリフト領域１内に柱状に形成され、ドリフト領域
１の比抵抗が相対的に小さく設定されているため、ドリ
フト領域１の電流経路の抵抗を小さくでき動作抵抗の低
減化が高水準に達成される。また、素子形成領域（活性
領域）の耐圧については、ベース領域３の相互間が図３
において点線で模式的に示すように空乏層１６によって
埋められるため、十分高い耐圧を得ることができる。ま
た、素子周辺側の耐圧については、耐圧向上用領域１２
及び補助領域１３によって図示のように素子外周側に電
界集中を良好に緩和するように滑らかに空乏層１６を広
げることができるため、素子中央側と同様に十分に高い
耐圧を得ることができる。
圧（周辺耐圧）の向上が図られ、高耐圧化が高水準に達
成される。また、高耐圧化したにも拘らず動作抵抗（オ
ン抵抗）を小さく保つことができる。即ち、ベース領域
３がドリフト領域１内に柱状に形成され、ドリフト領域
１の比抵抗が相対的に小さく設定されているため、ドリ
フト領域１の電流経路の抵抗を小さくでき動作抵抗の低
減化が高水準に達成される。また、素子形成領域（活性
領域）の耐圧については、ベース領域３の相互間が図３
において点線で模式的に示すように空乏層１６によって
埋められるため、十分高い耐圧を得ることができる。ま
た、素子周辺側の耐圧については、耐圧向上用領域１２
及び補助領域１３によって図示のように素子外周側に電
界集中を良好に緩和するように滑らかに空乏層１６を広
げることができるため、素子中央側と同様に十分に高い
耐圧を得ることができる。
【００２２】空乏層１６の広がりについて更に詳しく説
明すると、ゲート電極８とソース電極７との間にチャネ
ルを形成する電圧が印加されていない状態において、ド
リフト領域１とベース領域３との間のＰＮ接合を逆バイ
アスする向きの高い電圧をドレイン電極６とソース電極
７との間に印加すると、ベース領域３よりも不純物濃度
の低いドリフト領域１に空乏層が広がる。ベース領域３
は柱状に多数個配置されているのでベース領域３の相互
間のドリフト領域１は空乏層１６で埋まる。空乏層１６
はベース領域３の相互間のみでなく、ベース領域３と同
様に形成された耐圧向上用領域１２の相互間及びこれと
ベース領域３との間にも広がる。ベース領域３の外周側
において耐圧向上用領域１２のみによって空乏層１６を
十分に広げることができないが、補助領域１３を設ける
と、この補助によって空乏層１６が耐圧向上用領域１２
の相互間及びベース領域３との間及び耐圧向上用領域１
２の外側に良好に広がる。また、補助領域１３は耐圧向
上用領域１２よりも浅く形成され且つ外周側に配置され
ているので、外周側での空乏層１６の変化が緩慢にな
り、耐圧向上が良好に達成される。
明すると、ゲート電極８とソース電極７との間にチャネ
ルを形成する電圧が印加されていない状態において、ド
リフト領域１とベース領域３との間のＰＮ接合を逆バイ
アスする向きの高い電圧をドレイン電極６とソース電極
７との間に印加すると、ベース領域３よりも不純物濃度
の低いドリフト領域１に空乏層が広がる。ベース領域３
は柱状に多数個配置されているのでベース領域３の相互
間のドリフト領域１は空乏層１６で埋まる。空乏層１６
はベース領域３の相互間のみでなく、ベース領域３と同
様に形成された耐圧向上用領域１２の相互間及びこれと
ベース領域３との間にも広がる。ベース領域３の外周側
において耐圧向上用領域１２のみによって空乏層１６を
十分に広げることができないが、補助領域１３を設ける
と、この補助によって空乏層１６が耐圧向上用領域１２
の相互間及びベース領域３との間及び耐圧向上用領域１
２の外側に良好に広がる。また、補助領域１３は耐圧向
上用領域１２よりも浅く形成され且つ外周側に配置され
ているので、外周側での空乏層１６の変化が緩慢にな
り、耐圧向上が良好に達成される。
【００２３】本実施例では、耐圧向上用領域１２及びこ
の補助領域１３の他にフィールドプレート１４及びＥＱ
Ｒ１５が設けられているので、空乏層１６が更に安定的
且つ良好に広がる。また、ＥＱＲ１５の働きによって空
乏層１６が半導体基体５ａの側面まで広がることが阻止
され、高耐圧化を安定的に達成することができる。ま
た、本実施例では耐圧向上用領域１２がベース領域３と
同時に形成されるので、生産性の点で有利である。
の補助領域１３の他にフィールドプレート１４及びＥＱ
Ｒ１５が設けられているので、空乏層１６が更に安定的
且つ良好に広がる。また、ＥＱＲ１５の働きによって空
乏層１６が半導体基体５ａの側面まで広がることが阻止
され、高耐圧化を安定的に達成することができる。ま
た、本実施例では耐圧向上用領域１２がベース領域３と
同時に形成されるので、生産性の点で有利である。
【００２４】
【第２の実施例】次に、図４に示す第２の実施例の絶縁
ゲート型電界効果トランジスタを説明する。但し、図４
及び後述する図５〜図７において図２及び図３と実質的
に同一の部分には同一の符号を付してその説明を省略す
る。
ゲート型電界効果トランジスタを説明する。但し、図４
及び後述する図５〜図７において図２及び図３と実質的
に同一の部分には同一の符号を付してその説明を省略す
る。
【００２５】図４のＦＥＴはＰ型補助領域１３ａの配置
を除いて第１の実施例と同一に構成されている。図４の
補助領域１３ａは図３の補助領域１３に対応するもので
あって、耐圧向上用領域１２及びベース領域３から外周
側に離間している。なお、図４の補助領域１３ａの平面
形状は図２と同様に環状であり、また深さは図３の補助
領域１３と同一である。この第２の実施例によっても第
１の実施例と同一の効果を得ることができる。
を除いて第１の実施例と同一に構成されている。図４の
補助領域１３ａは図３の補助領域１３に対応するもので
あって、耐圧向上用領域１２及びベース領域３から外周
側に離間している。なお、図４の補助領域１３ａの平面
形状は図２と同様に環状であり、また深さは図３の補助
領域１３と同一である。この第２の実施例によっても第
１の実施例と同一の効果を得ることができる。
【００２６】
【第３の実施例】図５は第３の実施例のＦＥＴの半導体
基体５ａの表面の一部を示す。図５の第３の実施例のＦ
ＥＴは、点々を付して説明的に示すＰ型補助領域１３ｂ
を除いて第１の実施例と同一に構成されている。第１の
実施例の補助領域１３と同一の目的で設けられた図５の
Ｐ型補助領域１３ｂは多数の島状領域から成る。補助領
域１３ｂは第１の実施例の補助領域１３と同一の深さ、
同一の不純物濃度を有し、耐圧向上用領域１２及び最外
周側のベース領域３の相互間に分散配置されている。図
６は耐圧向上用領域１２と補助領域１３ｂとの位置関係
を示すものである。これから明らかなように４個の耐圧
向上用領域１２の中心を結ぶ点線の四角形の中心に補助
領域１３ｂの中心が一致するように補助領域１３ｂが配
置されている。また、四角形の補助領域１３ｂと４つの
耐圧向上用領域１２との最短距離Ｌがそれぞれほぼ同一
になるように補助領域１３ｂが配置されている。なお、
ベース領域３と補助領域１３ｂとの関係も図６と同様で
ある。
基体５ａの表面の一部を示す。図５の第３の実施例のＦ
ＥＴは、点々を付して説明的に示すＰ型補助領域１３ｂ
を除いて第１の実施例と同一に構成されている。第１の
実施例の補助領域１３と同一の目的で設けられた図５の
Ｐ型補助領域１３ｂは多数の島状領域から成る。補助領
域１３ｂは第１の実施例の補助領域１３と同一の深さ、
同一の不純物濃度を有し、耐圧向上用領域１２及び最外
周側のベース領域３の相互間に分散配置されている。図
６は耐圧向上用領域１２と補助領域１３ｂとの位置関係
を示すものである。これから明らかなように４個の耐圧
向上用領域１２の中心を結ぶ点線の四角形の中心に補助
領域１３ｂの中心が一致するように補助領域１３ｂが配
置されている。また、四角形の補助領域１３ｂと４つの
耐圧向上用領域１２との最短距離Ｌがそれぞれほぼ同一
になるように補助領域１３ｂが配置されている。なお、
ベース領域３と補助領域１３ｂとの関係も図６と同様で
ある。
【００２７】図６に示すように補助領域１３ｂを配置す
ることによって、耐圧向上用領域１２の相互間及び最外
周側のベース領域３と耐圧向上用領域１２との間に空乏
層を良好に広げることができ、耐圧向上が第１の実施例
と同様に達成される。
ることによって、耐圧向上用領域１２の相互間及び最外
周側のベース領域３と耐圧向上用領域１２との間に空乏
層を良好に広げることができ、耐圧向上が第１の実施例
と同様に達成される。
【００２８】
【変形例】本発明は上述の実施例に限定されるものでは
なく、例えば次の変形が可能なものである。 （１） フィールドプレート１４を図７に示すように補
助領域１３又は耐圧向上用領域１２に電気的に接続する
ことができる。この様に接続すると、補助領域１３又は
耐圧向上用領域１２の等電位性が向上する。 （２） フィールドプレート１４部分の絶縁膜１０に図
７に示すように段差を設け、外周側を厚くすることがで
きる。これにより、外周側ほどフィールドプレートの効
果が低下し、空乏層の外周側での変化が滑らかになる。
また、図７に示すようにフィールドプレート１４を補助
領域１３又は耐圧向上用領域１２よりも外周側に延在さ
せることができる。 （３） 図７に示すように半導体基体５ａの外周縁にＮ
+ 型半導体領域１ａを形成し、ここにＥＱＲ１５を電気
的に接続することができる。これにより、空乏層の広が
りをＮ+ 型半導体領域１ａで確実に防ぐことができる。 （４） Ｎ+ 型ドレイン領域２の中にＰ型領域を配置し
てユニバーサルコンタクト構造にすることができる。 （５） 実施例では、ベ−ス領域３及び耐圧向上用領域
１２がこれらの中心を結ぶ仮想四角形の頂点にその中心
を位置させて配置された例を示したが、ベ−ス領域３及
び耐圧向上用領域１２がこれらの中心を結ぶ仮想三角形
やひし形の頂点にその中心を位置させて配置してもよ
い。 （６） ベ−ス領域３、耐圧向上用領域１２及び補助領
域１３の表面露出部分の不純物濃度を選択的に高く設定
してもよい。 （７） 補助領域１３の耐圧向上領域１２から外側に延
び出す長さは、要求される耐圧のレベルに応じて任意に
設定することができる。 （８） 実施例では、耐圧向上用領域１２をベ−ス領域
３と同一の配置としたが、電界緩和効果を高める為に耐
圧向上用領域１２をベ−ス領域２に比べて緻密に配置す
ることもできる。また、耐圧向上用領域１２の配置を全
てで同じにせず、例えばベ−ス領域２を包囲する最内周
の耐圧向上用領域１２のみ他の耐圧向上用領域１２に比
べて緻密に配置することもできる。 （９）最外周の耐圧向上用領域１２の外側には、補助領
域１３を設けない構造とすることもできる。又、耐圧向
上用領域１２の外側に複数本の補助領域１３を設けるこ
ともできる。 （１０） ベ−ス領域３及び耐圧向上用領域１２を、そ
の側面にこぶを有しない実質的なストレ−トな形状とす
ることもできる。
なく、例えば次の変形が可能なものである。 （１） フィールドプレート１４を図７に示すように補
助領域１３又は耐圧向上用領域１２に電気的に接続する
ことができる。この様に接続すると、補助領域１３又は
耐圧向上用領域１２の等電位性が向上する。 （２） フィールドプレート１４部分の絶縁膜１０に図
７に示すように段差を設け、外周側を厚くすることがで
きる。これにより、外周側ほどフィールドプレートの効
果が低下し、空乏層の外周側での変化が滑らかになる。
また、図７に示すようにフィールドプレート１４を補助
領域１３又は耐圧向上用領域１２よりも外周側に延在さ
せることができる。 （３） 図７に示すように半導体基体５ａの外周縁にＮ
+ 型半導体領域１ａを形成し、ここにＥＱＲ１５を電気
的に接続することができる。これにより、空乏層の広が
りをＮ+ 型半導体領域１ａで確実に防ぐことができる。 （４） Ｎ+ 型ドレイン領域２の中にＰ型領域を配置し
てユニバーサルコンタクト構造にすることができる。 （５） 実施例では、ベ−ス領域３及び耐圧向上用領域
１２がこれらの中心を結ぶ仮想四角形の頂点にその中心
を位置させて配置された例を示したが、ベ−ス領域３及
び耐圧向上用領域１２がこれらの中心を結ぶ仮想三角形
やひし形の頂点にその中心を位置させて配置してもよ
い。 （６） ベ−ス領域３、耐圧向上用領域１２及び補助領
域１３の表面露出部分の不純物濃度を選択的に高く設定
してもよい。 （７） 補助領域１３の耐圧向上領域１２から外側に延
び出す長さは、要求される耐圧のレベルに応じて任意に
設定することができる。 （８） 実施例では、耐圧向上用領域１２をベ−ス領域
３と同一の配置としたが、電界緩和効果を高める為に耐
圧向上用領域１２をベ−ス領域２に比べて緻密に配置す
ることもできる。また、耐圧向上用領域１２の配置を全
てで同じにせず、例えばベ−ス領域２を包囲する最内周
の耐圧向上用領域１２のみ他の耐圧向上用領域１２に比
べて緻密に配置することもできる。 （９）最外周の耐圧向上用領域１２の外側には、補助領
域１３を設けない構造とすることもできる。又、耐圧向
上用領域１２の外側に複数本の補助領域１３を設けるこ
ともできる。 （１０） ベ−ス領域３及び耐圧向上用領域１２を、そ
の側面にこぶを有しない実質的なストレ−トな形状とす
ることもできる。
【図１】従来のＦＥＴを示す断面図である。
【図２】第１の実施例のＦＥＴの半導体基体の表面を示
す平面図である。
す平面図である。
【図３】第１の実施例のＦＥＴの一部を図２のＡ−Ａ線
で示す断面図である。
で示す断面図である。
【図４】第２の実施例のＦＥＴの一部を図３と同様に示
す断面図である。
す断面図である。
【図５】第３の実施例のＦＥＴの半導体基体の表面の一
部を示す平面図である。
部を示す平面図である。
【図６】図５の一部を拡大して示す平面図である。
【図７】変形例のＦＥＴの一部を示す断面図である。
１ ドリフト領域 ２ ドレイン領域 ３ ベース領域 ４ ソース領域 ５ａ 半導体基体 １２ 耐圧向上用領域 １３ 補助領域 １４ フィールドプレート １５ ＥＱＲ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年３月３日（２０００．３．３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための発明は、ドレイン領域とドリフト
領域と複数のベース領域と複数のソース領域と複数の耐
圧向上用領域と補助領域とを有する半導体基体と、ゲー
ト絶縁膜と、ドレイン電極と、ソース電極と、ゲート電
極とを備え、前記ドリフト領域は前記ドレイン領域の不
純物濃度よりも低い不純物濃度を有し且つ前記半導体基
体の一方の主面に露出する部分を有するように配置さ
れ、前記ドレイン領域は前記ドリフト領域と前記半導体
基体の他方の主面との間に配置され、前記複数のベース
領域のそれぞれは前記ドリフト領域の中に島状に分散配
置され、前記複数のエミツタ領域のそれぞれは前記複数
のベース領域の中に島状に配置され、前記複数の耐圧向
上用領域のそれぞれは前記ベース領域と同一の導電型を
有して前記ドリフト領域の中に島状に形成され且つ平面
的に見て前記ベース領域の外側に分散配置され且つ前記
ベース領域と同じ深さを有し、前記補助領域は前記耐圧
向上用領域の近傍の空乏層の広がりを補助するためのも
のであって、前記耐圧向上用領域と同一の導電型を有し
且つ前記半導体基体の表面に露出するように前記ドリフ
ト領域の中に形成され且つ前記耐圧向上用領域よりも浅
く形成され且つ平面的に見て前記複数のベース領域の外
周側に配置され、前記ドレイン電極と前記ソース電極と
の間に電圧が印加された時に、前記複数のベース領域、
前記複数の耐圧向上用領域、及び前記補助領域に隣接し
ている前記ドリフト領域のそれぞれの部分に生じる空乏
層が互いに連続するように前記複数のベース領域と前記
複数の耐圧向上用領域と前記補助領域とが配置されてい
ることを特徴とする絶縁ゲート型電界効果トランジスタ
に係わるものである。
目的を達成するための発明は、ドレイン領域とドリフト
領域と複数のベース領域と複数のソース領域と複数の耐
圧向上用領域と補助領域とを有する半導体基体と、ゲー
ト絶縁膜と、ドレイン電極と、ソース電極と、ゲート電
極とを備え、前記ドリフト領域は前記ドレイン領域の不
純物濃度よりも低い不純物濃度を有し且つ前記半導体基
体の一方の主面に露出する部分を有するように配置さ
れ、前記ドレイン領域は前記ドリフト領域と前記半導体
基体の他方の主面との間に配置され、前記複数のベース
領域のそれぞれは前記ドリフト領域の中に島状に分散配
置され、前記複数のエミツタ領域のそれぞれは前記複数
のベース領域の中に島状に配置され、前記複数の耐圧向
上用領域のそれぞれは前記ベース領域と同一の導電型を
有して前記ドリフト領域の中に島状に形成され且つ平面
的に見て前記ベース領域の外側に分散配置され且つ前記
ベース領域と同じ深さを有し、前記補助領域は前記耐圧
向上用領域の近傍の空乏層の広がりを補助するためのも
のであって、前記耐圧向上用領域と同一の導電型を有し
且つ前記半導体基体の表面に露出するように前記ドリフ
ト領域の中に形成され且つ前記耐圧向上用領域よりも浅
く形成され且つ平面的に見て前記複数のベース領域の外
周側に配置され、前記ドレイン電極と前記ソース電極と
の間に電圧が印加された時に、前記複数のベース領域、
前記複数の耐圧向上用領域、及び前記補助領域に隣接し
ている前記ドリフト領域のそれぞれの部分に生じる空乏
層が互いに連続するように前記複数のベース領域と前記
複数の耐圧向上用領域と前記補助領域とが配置されてい
ることを特徴とする絶縁ゲート型電界効果トランジスタ
に係わるものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】なお、請求項２に示すように、フィールド
プレート又は等電位リング（ＥＱＲ）を形成することが
望ましい。
プレート又は等電位リング（ＥＱＲ）を形成することが
望ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【発明の効果】各請求項の発明によればＦＥＴ素子の周
辺耐圧を容易且つ良好に向上させることができる。即
ち、ベース領域の外周側にベース領域と同一の深さの耐
圧向上用領域を設け、更に耐圧向上用領域よりも浅い補
助領域を設けたので, ＦＥＴ素子の外周側に空乏層を良
好に広げることができ、素子周辺耐圧が良好に向上す
る。また、請求項２にんｈｈ示すようにフィールドプレ
ートと等電位リング（ＥＱＲ）とのいずれか一方又は両
方を設けると、空乏層の広がりが更に良好になる。
辺耐圧を容易且つ良好に向上させることができる。即
ち、ベース領域の外周側にベース領域と同一の深さの耐
圧向上用領域を設け、更に耐圧向上用領域よりも浅い補
助領域を設けたので, ＦＥＴ素子の外周側に空乏層を良
好に広げることができ、素子周辺耐圧が良好に向上す
る。また、請求項２にんｈｈ示すようにフィールドプレ
ートと等電位リング（ＥＱＲ）とのいずれか一方又は両
方を設けると、空乏層の広がりが更に良好になる。
Claims (4)
- 【請求項１】 ドレイン領域とドリフト領域と複数のベ
ース領域と複数のソース領域と複数の耐圧向上用領域と
を有する半導体基体と、ゲート絶縁膜と、ドレイン電極
と、ソース電極と、ゲート電極とを備え、 前記ドリフト領域は前記ドレイン領域の不純物濃度より
も低い不純物濃度を有し且つ前記半導体基体の一方の主
面に露出する部分を有するように配置され、 前記ドレイン領域は前記ドリフト領域と前記半導体基体
の他方の主面との間に配置され、 前記複数のベース領域のそれぞれは前記ドリフト領域の
中に島状に分散配置され且つ前記半導体基体の一方の主
面から他方の主面に向って柱状に延びており、 前記複数のエミツタ領域のそれぞれは前記複数のベース
領域の中に島状に配置され、 前記複数の耐圧向上用領域は前記ベース領域と同一の導
電型を有して前記ドリフト領域の中に島状に形成され且
つ平面的に見て前記ベース領域の外側に前記ベース領域
と同様に分散配置され且つ前記半導体基体の一方の主面
から他方の主面に向って柱状に延びていることを特徴と
する絶縁ゲート型電界効果トランジスタ。 - 【請求項２】 更に、前記耐圧向上用領域の近傍の空乏
層の広がりを補助するための補助領域を有し、この補助
領域は前記耐圧向上用領域と同一の導電型を有し且つ前
記半導体基体の表面に露出するように配置され且つ前記
耐圧向上用領域よりも浅く形成されていることを特徴と
する請求項１記載の絶縁ゲート型電界効果トランジス
タ。 - 【請求項３】 前記耐圧向上用領域は前記ベース領域と
ほぼ同じ深さを有し、前記ベース領域と同時に形成され
たものである請求項１又は２記載の絶縁ゲート型電界効
果トランジスタ。 - 【請求項４】 更に、平面的に見て前記ベース領域を囲
むようにフィールドプレートと等電位リングとのいずれ
か一方又は両方を有することを特徴とする請求項１又は
２又は３記載の絶縁ゲート型電界効果トランジスタ。
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|---|---|---|---|
| JP08453799A JP3221489B2 (ja) | 1999-03-26 | 1999-03-26 | 絶縁ゲート型電界効果トランジスタ |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08453799A JP3221489B2 (ja) | 1999-03-26 | 1999-03-26 | 絶縁ゲート型電界効果トランジスタ |
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|---|---|
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| JP3221489B2 JP3221489B2 (ja) | 2001-10-22 |
Family
ID=13833407
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08453799A Expired - Fee Related JP3221489B2 (ja) | 1999-03-26 | 1999-03-26 | 絶縁ゲート型電界効果トランジスタ |
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| JP (1) | JP3221489B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280555A (ja) * | 2001-03-15 | 2002-09-27 | Fuji Electric Co Ltd | 半導体装置 |
| WO2005064684A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd. | 半導体装置の製造方法および半導体装置 |
| WO2005064685A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| JP2005286023A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 超接合半導体素子およびその製造方法 |
| JP2007103902A (ja) * | 2005-09-07 | 2007-04-19 | Nec Electronics Corp | 半導体装置 |
| CN100385679C (zh) * | 2003-12-25 | 2008-04-30 | 恩益禧电子股份有限公司 | 半导体器件及其制造方法 |
| JP2008177328A (ja) * | 2007-01-18 | 2008-07-31 | Denso Corp | 半導体装置およびその製造方法 |
| JP2008294214A (ja) * | 2007-05-24 | 2008-12-04 | Toshiba Corp | 半導体装置 |
| US7598586B2 (en) | 2004-12-24 | 2009-10-06 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| CN102194882A (zh) * | 2010-03-15 | 2011-09-21 | 瑞萨电子株式会社 | 半导体器件 |
| US8759938B2 (en) | 2012-06-20 | 2014-06-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9123549B2 (en) | 2013-09-30 | 2015-09-01 | Sanken Electric Co., Ltd. | Semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1261036A3 (en) | 2001-05-25 | 2004-07-28 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
-
1999
- 1999-03-26 JP JP08453799A patent/JP3221489B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2002280555A (ja) * | 2001-03-15 | 2002-09-27 | Fuji Electric Co Ltd | 半導体装置 |
| CN100385679C (zh) * | 2003-12-25 | 2008-04-30 | 恩益禧电子股份有限公司 | 半导体器件及其制造方法 |
| WO2005064684A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd. | 半導体装置の製造方法および半導体装置 |
| WO2005064685A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| US7642139B2 (en) | 2003-12-26 | 2010-01-05 | Rohm Co., Ltd. | Semiconductor device production method and semiconductor device |
| JP2005286023A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 超接合半導体素子およびその製造方法 |
| US7598586B2 (en) | 2004-12-24 | 2009-10-06 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| JP2007103902A (ja) * | 2005-09-07 | 2007-04-19 | Nec Electronics Corp | 半導体装置 |
| JP2008177328A (ja) * | 2007-01-18 | 2008-07-31 | Denso Corp | 半導体装置およびその製造方法 |
| JP2008294214A (ja) * | 2007-05-24 | 2008-12-04 | Toshiba Corp | 半導体装置 |
| JP4621708B2 (ja) * | 2007-05-24 | 2011-01-26 | 株式会社東芝 | 半導体装置及びその製造方法 |
| CN102194882A (zh) * | 2010-03-15 | 2011-09-21 | 瑞萨电子株式会社 | 半导体器件 |
| JP2011216847A (ja) * | 2010-03-15 | 2011-10-27 | Renesas Electronics Corp | 半導体装置 |
| US8759938B2 (en) | 2012-06-20 | 2014-06-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9123549B2 (en) | 2013-09-30 | 2015-09-01 | Sanken Electric Co., Ltd. | Semiconductor device |
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