JP2018523315A - シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法 - Google Patents

シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法 Download PDF

Info

Publication number
JP2018523315A
JP2018523315A JP2018507534A JP2018507534A JP2018523315A JP 2018523315 A JP2018523315 A JP 2018523315A JP 2018507534 A JP2018507534 A JP 2018507534A JP 2018507534 A JP2018507534 A JP 2018507534A JP 2018523315 A JP2018523315 A JP 2018523315A
Authority
JP
Japan
Prior art keywords
chip
fan
package structure
silicon substrate
out type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018507534A
Other languages
English (en)
Inventor
大全 于
大全 于
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huatian Technology (kunshan) Electronics Co ltd
Huatian Technology Kunshan Electronics Co Ltd
Original Assignee
Huatian Technology (kunshan) Electronics Co ltd
Huatian Technology Kunshan Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huatian Technology (kunshan) Electronics Co ltd, Huatian Technology Kunshan Electronics Co Ltd filed Critical Huatian Technology (kunshan) Electronics Co ltd
Publication of JP2018523315A publication Critical patent/JP2018523315A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Micromachines (AREA)
  • Wire Bonding (AREA)

Abstract

モールディングコンパウンドの代わりに、シリコンベース（１）をファンアウトベースとして使用し、シリコンベース（１）の優位性を十分に利用することにより、微細配線を製造できるシリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法を提供する。成熟したシリコンエッチングプロセスにより、孔構造や溝構造を正確にエッチングすることができる。チップ（２）をシリコンベース（１）の凹溝内に埋め込み、ポリマー接着剤をチップ（２）と凹溝の側壁との間の隙間に充填し、溶接ボール（７）の一部をシリコンベース（１）の表面にファンアウトすることにより、パッケージの信頼性を向上でき、プロセスを簡単化し、コストを低減させる。シリコンベースは、放熱性が良好で、より小さい反りを有するため、パッケージの放熱性の向上、不良反りの克服に有利であり、より小さい配線幅を得ることができ、高密度のパッケージに適している。該パッケージ構造によれば、ウェハのプラスチックパッケージが無くなるため、プロセスの困難性が低減され、コストが低減され、歩留まりが向上する。
【選択図】図１

Description

本発明は、半導体パッケージの技術分野に関し、具体的には、シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法に関する。
チップの小型化、Ｉ／Ｏの多数化につれて、チップレベルパッケージでは、Ｉ／Ｏファンアウトの要求を満足できなくなっている。ファンアウト型ウェハレベルパッケージ技術（ＦＯＷＬＰ）は、ウェハレベルチップサイズのパッケージ技術を補完するものであり、ウェハ再構成によりチップＩ／Ｏポートを引き出し、再構成した封止体に溶接ボール又はバンプ端子アレイを形成することにより、一定の範囲内において、従来のワイヤボンド・ボール・グリッド・アレイ（Ｗｉｒｅ−ｂｏｎｄ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：ＷＢＢＧＡ）パッケージ又はフリップチップ・ボール・グリッド・アレイ（Ｆｌｉｐ． Ｃｈｉｐ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：ＦＣＢＧＡ）パッケージ（＜５００Ｉ／Ｏｓ）のパッケージ構造を代えることができ、急成長しているポータブル消費の電子分野に特に適している。
ＦＯＷＬＰプロセス（主にインフィニオンワイヤレス（後のインテルのワイヤレス部門）のｅＷＬＢ （Ｅｍｂｅｄｄｅｄ Ｗａｆｅｒ Ｌｅｖｅｌ ＢＧＡ）技術）は、２００８年に応用され始めている。パッケージのＯＥＭ生産は、ＳＴＡＴＳ Ｃｈｉｐ ＰＡＣ、ＮＡＮＩＵＭで行われており、主にインテルのワイヤレス部門のベースバンドチップパッケージを応用している。ＦＯＷＬＰプロセス技術が成熟するにつれて、コストが低減されていくとともに、チッププロセスが改善され続けている（ベースバンドのチップ及び携帯端末アプリケーションプロセッサのチップは、既に２８ｎｍプロセスの量産に入っている）ため、ＦＯＷＬＰは、爆発的に発展する可能性がある。コストを低減するために、大型パネルサイズのパッケージプロセス（Ｐａｎｅｌ Ｓｉｚｅ Ｆａｎ-ｏｕｔ ＷＬＰ，ＰＷＬＰ）に向かって発展し、基板パッケージプロセスにより実現する可能性がある。
標準のｅＷＬＢプロセスは以下の通りである。まず、キャリアにフィルムを貼り付け、チップのパッド面を下向きにするようにフィルムに置き、ウェハレベル注射プロセスによりチップをモールディングコンパウンドに埋め込み、モールディングコンパウンドを硬化させた後、キャリアを取り外す。その後、チップが埋め込まれたモールディングコンパウンドのウェハにウェハレベルプロセスを行う。チップのパッドが露出した側にパッシベーション、金属再配線を行い、バンプ底部金属層を作製し、ボールを搭載し、切断してパッケージを完了する。
特許ＵＳ２００８０３０８９１７及び特許ＵＳ２０１５００３０００では、ポリマーなどのプラスチックパッケージ材料でチップをそこに嵌入させるように複数のチップを被覆し、さらに、ウェハレベルプロセスを行う。該方法には、主に以下の問題がある。まず、ポリマー接着剤ウェハの反りが問題となる。シリコン又はガラスキャリアを使用するにより反りを低減できるが、仮結合及び脱結合のような複雑なプロセスが必要である。新規な低反りのモールディングコンパウンドの開発は、材料コストが高い。また、１０×１０ｍｍ〜１２×１２ｍｍのファンアウトパッケージ体は、ボードレベル信頼性が低く、特に温度サイクルに関するテストにおいて、ｅＷＬＢ製品は、ボードレベル接続後、底部に接着剤を充填することで信頼性を高める必要がある。さらに、ポリマー接着剤ウェハの使用は収量に大きな影響を与えてしまう。射出及びモールディングコンパウンドの硬化過程において、チップの変位が主なプロセス障害となる。もう１つの問題は、再配線の材質の選択である。これは、ウェハの再構築を再配線のプロセスに適応させる必要があり、標準のウェハレベル媒体が直接使用できないためである。
特許ＣＮ１０４０３７１３３Ａは、ファンアウトパッケージ構造が開示される。該構造は、シリコンサポートプレートに溝を作り、チップをひっくり返して溝底に置き、チップパッドの電気性を回線によりシリコンサポートプレートの表面に導き、溝内にプラスチックパッケージ材料で充填し、プラスチックパッケージ材料の表面に再配線金属を製作することにより、回路の電気性を導出するように構成される。この構造及び製造プロセルは非常に複雑で、コストが高い。
上記の問題を解決するために、プロセスの加工性が良い、信頼性がよりよい、コストが低下する新規なファンアウト型方案を開発する必要がある。
本発明は、上記の技術問題を解決するために、シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法を提供する。
本発明は、モールディングコンパウンドの代わりに、シリコンベースをファンアウトベースとして使用し、シリコンベースの優位性を十分に利用することにより、微細配線を製造でき、成熟したシリコンエッチングプロセスにより、孔構造や溝構造を正確にエッチングすることができ、且つ放熱性が良好である。プロセスには、ウェハのプラスチックパッケージや脱結合プロセスが無くなるため、プロセスの困難性が低減され、コストが顕著に低減され、歩留まりが向上する。
本発明の技術手段は以下の通りである。
シリコンベースを含み、上記シリコンベースは第１の表面及びそれに対向する第２の表面を有し、上記第１の表面に、上記第２の表面へ延伸した少なくとも１つの凹溝が形成されており、上記凹溝の側面は底面と垂直又は略垂直であり、上記凹溝内に少なくとも１つのチップが置かれており、上記チップのパッド面は上記凹溝の底面と逆方向にあり、且つ上記第１の表面に接近し、上記チップの底部と上記凹溝の底部との間に1つの粘着層が設けられており、上記チップの側面と上記凹溝の側壁との間に隙間があり、該隙間に第１の媒体層が充填されており、上記チップ及び上記第１の表面に第２の媒体層が形成されており、上記第２の媒体層に上記チップのパッドに接続された少なくとも1つの金属配線が形成されており、最外層の金属配線に1つのパッシベーション層が被覆されており、且つ該金属配線に溶接ボールを搭載するためのバンプ下金属層が形成されており、上記パッシベーション層に該バンプ下金属層に対応する開口が設けられており、上記バンプ下金属層に溶接ボール又はバンプが搭載されており、少なくとも１つの溶接ボール、又は、バンプ及びそれに対応するバンプ下金属層は上記シリコンベースの第１の表面に位置するシリコン基板に埋め込まれたファンアウト型パッケージ構造。
さらに、上記凹溝の側壁と上記チップとの間の距離は１μｍを超える。
さらに、上記凹溝の溝底と上記シリコンベースの第２の表面との間の距離は１μｍを超える。
さらに、上記チップのパッド面と上記シリコンベース的第１の表面との高低差は５０μｍ未満である。
さらに、上記第１の媒体層の材料はポリマー接着剤である。
さらに、上記第１の媒体層及び上記第２の媒体層の材料は、ともに同種類のポリマー接着剤である。
さらに、上記粘着層の厚さは５０μｍ未満で１μｍを超える。
さらに、上記粘着層は非導電性ポリマー接着剤又はフィルムである。
さらに、上記金属配線の材質は銅又はアルミニウムである。
さらに、上記溶接ボールは銅柱はんだバンプ又ははんだボールである。
さらに、上記バンプ下金属層は、Ｎｉ／Ａｕ、Ｃｒ／Ｗ／Ｃｕ、Ｔｉ／Ｗ／Ｃｕ／Ｎｉ／Ａｕ、Ｔｉ／Ｃｕのうちの一種である。
第１の表面及びそれに対向する第２の表面を有するシリコンベースウェハを提供し、上記シリコンベースウェハの第１の表面にエッチングにより所定の形状及び深さを有する少なくとも１つの凹溝を形成するステップＡと、
上記凹溝内に、上記チップのパッド面を上向きにするように少なくとも１つのパッケージされるチップを置き、上記チップの裏側に一定の厚さの粘着剤が塗布されており、該粘着剤が上記チップと凹溝の底部とを接着し、硬化して粘着層を形成し、上記チップのパッド面が上記シリコンベースの第１の表面に接近し、且つ上記チップと上記凹溝の側壁との間に隙間があるステップＢと、
塗布プロセスにより、上記凹溝の側壁と上記チップとの間の隙間にポリマー接着剤を充填し、硬化させて1つの絶縁の第１の媒体層を形成するステップＣと、
上記チップのパッド面及び上記シリコンベースの第１の表面に1つの絶縁の第２の媒体層を形成するステップＤと、
上記チップのパッド面に対応する第２の媒体層を剥がし、第２の媒体層の上にチップのパッドに接続される金属配線を製造するステップＥと、
上記金属配線上に1つのパッシベーション層を製造し、該金属配線上における、溶接ボールを搭載する必要のある位置でパッシベーション層を剥がし、露出した金属配線に所要のバンプ下金属層を製造し、その後、バンプ作製又は溶接ボール搭載を行い、切断してシリコン基板に埋め込まれたファンアウト型パッケージ構造を形成するステップＦと、
を含むシリコン基板に埋め込まれたファンアウト型パッケージ構造の製造方法。
さらに、バンプ作製又は溶接ボール搭載の前後に、上記シリコンベースウェハの第２の表面を薄くすることにより、凹溝の底部からシリコンベースの第２の表面までの厚さが１μｍを超える。
さらに、パッケージされるチップウェハを所定厚さに薄くし、その後、チップウェハの非パッド面に粘着剤を塗り、ダイシングしてチップ小片を形成し、ピックアップツールにより粘着剤付きのチップを上記シリコンベースにおける凹溝内に置く。
さらに、真空雰囲気で上記凹溝の側壁と上記チップとの間の隙間にポリマー接着剤を充填する。
さらに、上記第２の媒体層はフォトリソグラフィー材料である。
本発明の有益的な効果は以下の通りである。本発明は、シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法を提供し、モールディングコンパウンドの代わりに、シリコンベースをファンアウトベースとして使用し、シリコンベースの優位性を十分に利用することにより、微細配線を製造することができる。成熟したシリコンエッチングプロセスにより、孔構造や溝構造を正確にエッチングすることができる。チップをシリコンベースの凹溝内に埋め込み、溶接ボールファンアウトの一部をシリコンベースの表面にファンアウトすることにより、パッケージの信頼性を向上でき、プロセスを簡単化し、コストを低減させる。シリコンベースは、放熱性が良好で、パッケージの放熱性の向上に有利である。シリコンベースウェハがより小さい反りを有するため、より小さい配線幅を得ることができ、高密度のパッケージに適している。プロセスには、ウェハのプラスチックパッケージや脱結合プロセスが無くなるため、プロセスの困難性が低減され、コストが顕著に低減され、歩留まりが向上する。ポリマー接着剤をチップと凹溝の側壁との間の隙間に充填することにより、チップの変位を防止できる。好ましくは、チップを、粘着層を介して、凹溝の底部に接着することにより、チップをより良好に固定でき、チップの変位を防止できる。好ましくは、同種類のポリマー接着剤で第１の媒体層及び第２の媒体層を形成することにより、パッケージ体の信頼性を向上できる。
本発明に係る、１つのチップが１つの凹溝に埋め込まれたファンアウト型パッケージ構造である。 本発明に係る、２つのチップが１つの凹溝に埋め込まれたファンアウト型パッケージ構造である。 本発明に係る、異なる２つのチップがそれぞれ２つの凹溝に埋め込まれたファンアウト型パッケージ構造である。
本発明の技術内容をより分かりやすくするために、以下、実施例により詳しく説明する。これらの実施例は、本発明の内容を説明するものに過ぎず、本発明の保護範囲を限定するものではない。図面における構造の各部品は、正常の縮尺に応じて縮小されないため、実施例における各構造の実際の相対サイズではない。
実施例１
図１に示すように、シリコン基板に埋め込まれたファンアウト型パッケージ構造は、シリコンベース１を含み、上記シリコンベースは第１の表面１０１及びそれに対向する第２の表面１０２を有し、上記第１の表面に上記第２の表面へ延伸した凹溝が形成されている。好ましくは、該凹溝は、垂直溝、又は側壁と底面との角度が８０度〜１２０度の傾斜溝であるが、これらに限定されない。本実施例の図面に垂直溝の構造が示されている。上記凹溝内に１つのチップ２が置かれており、上記チップのパッド面が上向きにされ、且つ上記チップのパッド面が上記第１の表面に接近する。上記チップと上記凹溝の溝底との間に粘着層８があり、チップが粘着層を介して凹溝の底部に接着されることにより、チップをより良好に固定し、チップの変位を防止することができる。
上記チップと上記凹溝の側壁との間に隙間があり、該隙間に第１の媒体層３が充填されている。上記チップ及び上記第１の表面に絶縁の第２の媒体層４が被覆されている。上記第２の媒体層に上記チップのパッド２０１に接続された少なくとも1つの金属配線５が形成されており、最外層の金属配線に1つのパッシベーション層６が被覆されており、且つ該金属配線に溶接ボールを搭載するためのバンプ下金属層が形成されている。上記パッシベーション層に該バンプ下金属層に対応する開口が設けられており、上記開口内に溶接ボール又はバンプ７が搭載されており、且つ少なく１つの溶接ボール、又は、バンプ及びそれに対応するバンプ下金属層は上記第１の表面に位置する。
好ましくは、上記凹溝の側壁と上記チップとの間の距離が１μｍを超えるため、チップを凹溝の溝底に入れることを容易にする。
好ましくは、上記凹溝の溝底と上記シリコンベースの第２の表面との間の距離が１μｍを超えるため、チップに対するシリコンベースの支持に有利である。
好ましくは、上記チップのパッド面と上記シリコンベースの第１の表面との間の高低差が５０μｍ未満であるため、パッケージ体の表面材料の均一性を保証できる。
好ましくは、上記第１の媒体層の材料はポリマー接着剤であり、真空塗布により該ポリマー接着剤を凹溝隙間に満たすことによって、チップを固定するとともに、絶縁特性を確保できる。
好ましくは、上記第１の媒体層及び上記第２の媒体層の材料は、ともに同種類のポリマー接着剤であるため、パッケージ体の信頼性を向上させる。
好ましくは、上記粘着層は、非導電性のポリマー接着剤又はフィルムであり、チップと凹溝の底面を接着することにより、後続の工程おいてチップ変位の発生がないことを確保し、比較的に良好なアライメントの精度、より細かい再配線を得ることができる。ポリマー接着剤は、チップウェハの裏側に塗布することにより製作され得る。フィルムは、チップウェハの裏側にラミネーションすることにより製作され得る。
好ましくは、上記金属配線の材質は銅又はアルミニウムである。
好ましくは、上記溶接ボールは銅柱はんだバンプ又ははんだボールである。
好ましくは、上記バンプ下金属層は、Ｎｉ／Ａｕ、Ｃｒ／Ｗ／Ｃｕ、Ｔｉ／Ｗ／Ｃｕ／Ｎｉ／Ａｕ、Ｔｉ／Ｃｕのうちの１種である。図に示されていないが、Ｎｉ／Ａｕとは、まず1つの金属ニッケルを形成し、さらに金属ニッケルに1つの金属金を形成することを意味する。同様に、Ｃｒ／Ｗ／Ｃｕは、金属クロム、金属タングステン、及び金属銅の３層の金属層を順次形成すること、Ｔｉ／Ｗ／Ｃｕ／Ｎｉ／Ａｕとは、金属チタン、金属タングステン、金属銅、金属ニッケル、及び金属金の５層の金属層を順次形成すること、Ｔｉ／Ｃｕとは、金属チタン、金属銅の２層の金属層を順次形成することを意味する。
好ましい実施例において、該シリコン基板に埋め込まれたファンアウト型パッケージ構造の製造方法は、
第１の表面及びそれに対向する第２の表面を有するシリコンベースウェハを提供し、上記シリコンベースウェハの第１の表面にエッチングにより所定の形状及び深さを有する少なくとも１つの凹溝を形成するステップＡと、
上記凹溝内に、上記チップのパッド面を上向きにするように少なくとも１つのパッケージされるチップを置き、上記チップの裏側に一定の厚さの粘着剤が塗布されており、該粘着剤が上記チップと凹溝の底部とを接着し、硬化して粘着層を形成し、上記チップのパッド面が上記シリコンベースの第１の表面に接近し、且つ上記チップと上記凹溝の側壁との間に隙間があるステップＢと、
塗布プロセスにより、上記凹溝の側壁と上記チップとの間の隙間にポリマー接着剤を充填し、硬化させて1つの絶縁の第１の媒体層を形成するステップＣと、
上記チップのパッド面及び上記シリコンベースの第１の表面に1つの絶縁の第２の媒体層を形成するステップＤと、
上記チップのパッド面に対応する第２の媒体層を剥がし、第２の媒体層の上にチップのパッドに接続される金属配線を製造するステップＥと、
上記金属配線上に1つのパッシベーション層を製造し、該金属配線上における、溶接ボールを搭載する必要のある位置でパッシベーション層を剥がし、露出した金属配線に所要のバンプ下金属層を製造し、その後、バンプ作製又は溶接ボール搭載を行い、切断してシリコン基板に埋め込まれたファンアウト型パッケージ構造を形成するステップＦと、
を含む。
好ましくは、ステップＣにおける塗布プロセスは、ポリマー接着剤を採用し、ステップＤにおける第２の媒体層と第１の媒体層は、ともに同種類のポリマー接着剤であるため、パッケージ体の信頼性を向上させる。
好ましくは、バンプ作製又は溶接ボール搭載の前後に、シリコンベースウェハの第２の表面を必要な厚さに薄くする。好ましくは、凹溝底部からシリコンベースの第２の表面までの厚さが１μｍを超えるように薄くする。
好ましくは、パッケージされるチップウェハを所定厚さに薄くし、その後、チップウェハの非パッド面に粘着剤を塗り、ダイシングしてチップ小片を形成し、ピックアップツールにより粘着剤付きのチップを上記シリコンベースにおける凹溝内に置く。
好ましくは、真空雰囲気で上記凹溝の側壁と上記チップとの間の隙間にポリマー接着剤を充填するため、気泡を減少させ、隙間の充填効果を確保することができる。
好ましくは、上記第２の媒体層はフォトリソグラフィー材料であり、パッシベーション層はフォトリソグラフィー材料である。それによって、フォトリソグラフィプロセスにより開口を形成してチップのパッドを露出し、金属配線をパッドに接続させることができる。
実施例２
図２に示すように、本実施例２では、シリコンベースの第１の表面の１つの凹溝内に２つのチップ２が埋め込まれている以外、実施例１と同様である。なお、上記２つのチップは、サイズ、機能が同じでもよいし、異なってもよい。該実施例によれば、パッケージ体の機能を広げることができる。
実施例３
図３に示すように、本実施例３では、シリコンベースの第１の表面に２つの凹溝が形成され、各凹溝内にそれぞれ１つのチップ２が埋め込まれている以外、実施例１と同様である。なお、上記２つのチップは、サイズ、機能が同じでもよいし、異なってもよい。該実施例によれば、パッケージ体の機能を広げるとともに、２つのチップ同士の信号干渉を低下できる。
本発明は、シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法を提供する。モールディングコンパウンドの代わりに、シリコンベースをファンアウトベースとして使用し、シリコンベースの優位性を十分に利用することにより、微細配線を製造することができる。成熟したシリコンエッチングプロセスにより、孔構造や溝構造を正確にエッチングすることができる。チップをシリコンベースの凹溝内に埋め込み、粘着層を介して凹溝の底部に接着して固定することにより、チップの変位を防止し、再配線によりチップのＩ／Ｏをチップ及びシリコンベースの表面にファンアウトすることにより、パッケージの信頼性を向上でき、プロセスを簡単化し、コストを低減させる。シリコンベースの放熱性が良好であるため、パッケージの放熱性を向上できる。シリコンベースウェハがより小さい反りを有するため、より小さい配線幅を得ることができ、高密度のパッケージに適している。プロセスには、本発明は、ウェハプラスチックパッケージや脱結合プロセスが無くなるため、プロセスの困難性が低減され、コストが顕著に低減され、歩留まりが向上する。ポリマー接着剤をチップと凹溝の側壁との間の隙間に充填することにより、チップの変位を防止できる。好ましくは、同種類のポリマー接着剤で第１の媒体層及び第２の媒体層を形成することにより、パッケージ体の信頼性を向上できる。
上述した実施例は、図面を参照しながら本発明の好ましい実施例を詳しく説明するためのものである。本発明の趣旨を逸脱しない限り、当業者が上記実施例に行った様々な補正又は変更は、すべて本発明の保護範囲内に含まれる。
１ シリコンベース
１０１ 第１の表面
１０２ 第２の表面
２ チップ
２０１ パッド
３ 第１の媒体層
４ 第２の媒体層
５ 金属配線
６ パッシベーション層
７ 溶接ボール又はバンプ
８ 粘着層
特許ＵＳ２００８０３０８９１７及び特許ＵＳ２０１５０００３０００では、ポリマーなどのプラスチックパッケージ材料でチップをそこに嵌入させるように複数のチップを被覆し、さらに、ウェハレベルプロセスを行う。該方法には、主に以下の問題がある。まず、ポリマー接着剤ウェハの反りが問題となる。シリコン又はガラスキャリアを使用するにより反りを低減できるが、仮結合及び脱結合のような複雑なプロセスが必要である。新規な低反りのモールディングコンパウンドの開発は、材料コストが高い。また、１０×１０ｍｍ〜１２×１２ｍｍのファンアウトパッケージ体は、ボードレベル信頼性が低く、特に温度サイクルに関するテストにおいて、ｅＷＬＢ製品は、ボードレベル接続後、底部に接着剤を充填することで信頼性を高める必要がある。さらに、ポリマー接着剤ウェハの使用は収量に大きな影響を与えてしまう。射出及びモールディングコンパウンドの硬化過程において、チップの変位が主なプロセス障害となる。もう１つの問題は、再配線の材質の選択である。これは、ウェハの再構築を再配線のプロセスに適応させる必要があり、標準のウェハレベル媒体が直接使用できないためである。

Claims (16)

  1. シリコンベース（１）を含み、前記シリコンベースが第１の表面（１０１）及びそれに対向する第２の表面（１０２）を有し、前記第１の表面に前記第２の表面へ延伸した少なくとも１つの凹溝が形成されており、前記凹溝の側面が底面と垂直又は略垂直であり、前記凹溝内に少なくとも１つのチップ（２）が置かれており、前記チップのパッド面が前記凹溝の底面と逆方向にあり、且つ前記チップのパッド面が前記第１の表面に接近し、前記チップの底部と前記凹溝の底部との間に1つの粘着層（８）が設けられており、前記チップの側面と前記凹溝の側壁との間に隙間があり、該隙間内に第１の媒体層（３）が充填されており、前記チップ及び前記第１の表面に第２の媒体層（４）が形成されており、前記第２の媒体層に前記チップのパッド（２０１）に接続された少なくとも1つの金属配線（５）が形成されており、最外層の金属配線に1つのパッシベーション層（６）が被覆されており、且つ該金属配線に溶接ボールを搭載するためのバンプ下金属層が形成されており、前記パッシベーション層に該バンプ下金属層に対応する開口が設けられており、前記バンプ下金属層に前記溶接ボール又はバンプ（７）が搭載されており、且つ少なくとも１つの溶接ボール、又は、バンプ及びそれに対応するバンプ下金属層が前記シリコンベースの第１の表面に位置することを特徴とする、シリコン基板に埋め込まれたファンアウト型パッケージ構造。
  2. 前記凹溝の側壁と前記チップとの間の距離が１μｍを超えることを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造。
  3. 前記凹溝の溝底と前記シリコンベースの第２の表面との間の距離が１μｍを超えることを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造。
  4. 前記チップのパッド面と前記シリコンベースの第１の表面との高低差が５０μｍ未満であることを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造。
  5. 前記第１の媒体層の材料がポリマー接着剤であることを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造。
  6. 前記第１の媒体層及び前記第２の媒体層の材料がともに同種類のポリマー接着剤であることを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造。
  7. 前記粘着層（８）の厚さが５０μｍ未満で１μｍを超えることを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造。
  8. 前記粘着層が非導電性ポリマー接着剤又はフィルムであることを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造。
  9. 前記金属配線の材質が銅又はアルミニウムであることを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造。
  10. 前記溶接ボールが銅柱はんだバンプ又ははんだボールであることを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造。
  11. 前記バンプ下金属層がＮｉ／Ａｕ、Ｃｒ／Ｗ／Ｃｕ、Ｔｉ／Ｗ／Ｃｕ／Ｎｉ／Ａｕ、Ｔｉ／Ｃｕのうちの一種であることを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造。
  12. 第１の表面及びそれに対向する第２の表面を有するシリコンベースウェハを提供し、前記シリコンベースウェハの第１の表面にエッチングにより所定の形状及び深さを有する少なくとも１つの凹溝を形成するステップＡと、
    前記凹溝内に、チップのパッド面を上向きにするように少なくとも１つのパッケージされるチップを置き、前記チップの裏側に一定の厚さの粘着剤が塗布されており、該粘着剤が前記チップと凹溝の底部とを接着し、硬化して粘着層を形成し、前記チップのパッド面が前記シリコンベースの第１の表面に接近し、且つ前記チップと前記凹溝の側壁との間に隙間があるステップＢと、
    塗布プロセスにより、前記凹溝の側壁と前記チップとの間の隙間にポリマー接着剤を充填し、硬化させて1つの絶縁の第１の媒体層を形成するステップＣと、
    前記チップのパッド面及び前記シリコンベースの第１の表面に1つの絶縁の第２の媒体層を形成するステップＤと、
    前記チップのパッド面に対応する第２の媒体層を剥がし、第２の媒体層の上にチップのパッドに接続される金属配線を製造するステップＥと、
    前記金属配線上に1つのパッシベーション層を製造し、該金属配線上における、溶接ボールを搭載する必要のある位置でパッシベーション層を剥がし、露出した金属配線に所要のバンプ下金属層を製造し、その後、バンプ作製又は溶接ボール搭載を行い、切断してシリコン基板に埋め込まれたファンアウト型パッケージ構造を形成するステップＦと、
    を含むことを特徴とするシリコン基板に埋め込まれたファンアウト型パッケージ構造の製造方法。
  13. バンプ作製又は溶接ボール搭載の前後に、前記シリコンベースウェハの第２の表面を薄くすることにより、凹溝の底部からシリコンベースの第２の表面までの厚さが１μｍを超えることを特徴とする請求項１２に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造の製造方法。
  14. パッケージされるチップウェハを所定厚さに薄くし、その後、チップウェハの非パッド面に粘着剤を塗り、ダイシングしてチップ小片を形成し、ピックアップツールにより粘着剤付きのチップを前記シリコンベースにおける凹溝内に置くことを特徴とする請求項１２に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造の製造方法。
  15. 真空雰囲気で前記凹溝の側壁と前記チップとの間の隙間にポリマー接着剤を充填することを特徴とする請求項１２に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造の製造方法。
  16. 前記第２の媒体層がフォトリソグラフィー材料であることを特徴とする請求項１２に記載のシリコン基板に埋め込まれたファンアウト型パッケージ構造の製造方法。
JP2018507534A 2015-08-11 2016-06-15 シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法 Pending JP2018523315A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201510486674.1 2015-08-11
CN201510486674.1A CN105023900A (zh) 2015-08-11 2015-08-11 埋入硅基板扇出型封装结构及其制造方法
PCT/CN2016/085925 WO2017024892A1 (zh) 2015-08-11 2016-06-15 埋入硅基板扇出型封装结构及其制造方法

Publications (1)

Publication Number Publication Date
JP2018523315A true JP2018523315A (ja) 2018-08-16

Family

ID=54413754

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018507534A Pending JP2018523315A (ja) 2015-08-11 2016-06-15 シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法

Country Status (6)

Country Link
US (1) US20180182727A1 (ja)
EP (1) EP3336893A4 (ja)
JP (1) JP2018523315A (ja)
KR (1) KR20180037988A (ja)
CN (1) CN105023900A (ja)
WO (1) WO2017024892A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200035600A (ko) * 2018-09-27 2020-04-06 삼성전자주식회사 팬-아웃 반도체 패키지

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105023900A (zh) * 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
CN105390471B (zh) * 2015-11-06 2018-06-12 通富微电子股份有限公司 扇出晶圆级封装结构
CN105304507B (zh) * 2015-11-06 2018-07-31 通富微电子股份有限公司 扇出晶圆级封装方法
CN105448752B (zh) * 2015-12-01 2018-11-06 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装方法
CN105575913B (zh) 2016-02-23 2019-02-01 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构
CN105870098B (zh) * 2016-06-07 2019-03-26 华天科技（昆山）电子有限公司 Mosfet封装结构及其制作方法
CN105845643A (zh) * 2016-06-12 2016-08-10 华天科技（昆山）电子有限公司 一种嵌入硅基板芯片封装结构及其制作方法
CN106129015A (zh) * 2016-07-11 2016-11-16 华天科技（昆山）电子有限公司 一种含有埋入芯片和倒装芯片互连的封装结构及其制作方法
CN105957845A (zh) * 2016-07-11 2016-09-21 华天科技（昆山）电子有限公司 一种带有电磁屏蔽的芯片封装结构及其制作方法
US10446508B2 (en) * 2016-09-01 2019-10-15 Mediatek Inc. Semiconductor package integrated with memory die
CN106531700B (zh) * 2016-12-06 2019-05-28 江阴长电先进封装有限公司 一种芯片封装结构及其封装方法
CN106876356B (zh) * 2017-03-09 2020-04-17 华天科技（昆山）电子有限公司 芯片嵌入硅基式扇出型封装结构及其制作方法
CN107946254A (zh) * 2017-12-18 2018-04-20 华天科技（昆山）电子有限公司 集成散热结构的硅基扇出型封装及晶圆级封装方法
CN110858548A (zh) * 2018-08-22 2020-03-03 深南电路股份有限公司 埋入式芯片及其制造方法
CN110010482B (zh) * 2018-10-10 2020-10-27 浙江集迈科微电子有限公司 一种基于柔性电路板的密闭型射频芯片封装工艺
KR102477355B1 (ko) * 2018-10-23 2022-12-15 삼성전자주식회사 캐리어 기판 및 이를 이용한 기판 처리 장치
TWI672832B (zh) * 2018-10-23 2019-09-21 聯嘉光電股份有限公司 晶圓級發光二極體封裝方法及其結構
CN109411375B (zh) * 2018-10-25 2020-09-15 中国科学院微电子研究所 封装辅助装置及封装方法
CN109817769B (zh) * 2019-01-15 2020-10-30 申广 一种新型led芯片封装制作方法
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
CN109920773A (zh) * 2019-01-31 2019-06-21 厦门云天半导体科技有限公司 一种基于玻璃的芯片再布线封装结构及其制作方法
US11069622B2 (en) 2019-03-22 2021-07-20 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Interposer-type component carrier and method of manufacturing the same
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
CN110379780B (zh) * 2019-07-31 2024-03-08 中国电子科技集团公司第五十八研究所 一种硅基扇出型晶圆级封装方法及结构
CN110729255A (zh) * 2019-08-08 2020-01-24 厦门云天半导体科技有限公司 一种键合墙体扇出器件的三维封装结构和方法
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
CN111627947B (zh) * 2020-05-29 2023-09-01 北京工业大学 一种cis芯片扇出型封装方法
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11830842B2 (en) 2020-10-22 2023-11-28 NXP USA., Inc. Hybrid device assemblies and method of fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
CN112490185A (zh) * 2020-11-25 2021-03-12 通富微电子股份有限公司 一种芯片封装方法
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
CN113539951A (zh) * 2021-06-09 2021-10-22 北京大学 硅基扇出型封装布线方法
CN113629005A (zh) * 2021-06-29 2021-11-09 北京大学 扇出型封装填埋方法
CN113471160A (zh) * 2021-06-29 2021-10-01 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法
WO2023065160A1 (zh) * 2021-10-20 2023-04-27 庆鼎精密电子（淮安）有限公司 内埋电路板及其制作方法
CN114347491A (zh) * 2022-02-14 2022-04-15 无锡宝通智能物联科技有限公司 用于输送带快速植入rfid芯片的方法
CN115346952B (zh) * 2022-10-18 2023-02-10 合肥圣达电子科技实业有限公司 一种用于大功率大电流器件的封装结构及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020070443A1 (en) * 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
JP2006245226A (ja) * 2005-03-02 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008141144A (ja) * 2006-11-16 2008-06-19 Nan Ya Printed Circuit Board Corp 高放熱性能の埋め込み型チップパッケージ
US20090230554A1 (en) * 2008-03-13 2009-09-17 Broadcom Corporation Wafer-level redistribution packaging with die-containing openings
CN102110673A (zh) * 2010-10-27 2011-06-29 中国科学院上海微***与信息技术研究所 使用光敏bcb为介质层的圆片级mmcm封装结构及方法
US20120056312A1 (en) * 2010-09-02 2012-03-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TSV Semiconductor Wafer with Embedded Semiconductor Die
JP2012109297A (ja) * 2010-11-15 2012-06-07 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
JP2013535834A (ja) * 2010-07-23 2013-09-12 テッセラ，インコーポレイテッド 組立て後に平坦化される超小型電子素子
CN103646943A (zh) * 2013-09-30 2014-03-19 南通富士通微电子股份有限公司 晶圆封装结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024085A (ja) * 1999-07-12 2001-01-26 Nec Corp 半導体装置
US7061106B2 (en) * 2004-04-28 2006-06-13 Advanced Chip Engineering Technology Inc. Structure of image sensor module and a method for manufacturing of wafer level package
CN104600058B (zh) * 2015-02-03 2017-02-22 华天科技（昆山）电子有限公司 多芯片半导体封装结构及制作方法
CN105023900A (zh) * 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
CN204885147U (zh) * 2015-08-11 2015-12-16 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构
CN105575913B (zh) * 2016-02-23 2019-02-01 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020070443A1 (en) * 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
JP2006245226A (ja) * 2005-03-02 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008141144A (ja) * 2006-11-16 2008-06-19 Nan Ya Printed Circuit Board Corp 高放熱性能の埋め込み型チップパッケージ
US20090230554A1 (en) * 2008-03-13 2009-09-17 Broadcom Corporation Wafer-level redistribution packaging with die-containing openings
JP2013535834A (ja) * 2010-07-23 2013-09-12 テッセラ，インコーポレイテッド 組立て後に平坦化される超小型電子素子
US20120056312A1 (en) * 2010-09-02 2012-03-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TSV Semiconductor Wafer with Embedded Semiconductor Die
CN102110673A (zh) * 2010-10-27 2011-06-29 中国科学院上海微***与信息技术研究所 使用光敏bcb为介质层的圆片级mmcm封装结构及方法
JP2012109297A (ja) * 2010-11-15 2012-06-07 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
CN103646943A (zh) * 2013-09-30 2014-03-19 南通富士通微电子股份有限公司 晶圆封装结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200035600A (ko) * 2018-09-27 2020-04-06 삼성전자주식회사 팬-아웃 반도체 패키지
KR102427643B1 (ko) 2018-09-27 2022-08-01 삼성전자주식회사 팬-아웃 반도체 패키지

Also Published As

Publication number Publication date
KR20180037988A (ko) 2018-04-13
WO2017024892A1 (zh) 2017-02-16
CN105023900A (zh) 2015-11-04
EP3336893A1 (en) 2018-06-20
US20180182727A1 (en) 2018-06-28
EP3336893A4 (en) 2018-08-22

Similar Documents

Publication Publication Date Title
JP2018523315A (ja) シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法
US10559525B2 (en) Embedded silicon substrate fan-out type 3D packaging structure
US11670577B2 (en) Chip package with redistribution structure having multiple chips
US10714463B2 (en) Method of forming semicondcutor device package
CN101221936B (zh) 具有晶粒置入通孔之晶圆级封装及其方法
US8178964B2 (en) Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for WLP and method of the same
CN106876356B (zh) 芯片嵌入硅基式扇出型封装结构及其制作方法
TWI670827B (zh) 半導體封裝及其製造方法
US8604568B2 (en) Multi-chip package
US7445963B2 (en) Semiconductor package having an interfacial adhesive layer
US20080217761A1 (en) Structure of semiconductor device package and method of the same
TWI387014B (zh) 具有犧牲基板之晶粒重新配置結構及其封裝方法
TW200832666A (en) Multi-chips package and method of forming the same
JP2008258621A (ja) 半導体デバイスパッケージの構造、および半導体デバイスパッケージ構造の形成方法
CN106601724A (zh) 半导体装置
CN109887890B (zh) 一种扇出型倒置封装结构及其制备方法
US11848265B2 (en) Semiconductor package with improved interposer structure
TW201843780A (zh) 半導體封裝及其製造方法
CN112908947A (zh) 一种塑封封装结构及其制造方法
CN210223949U (zh) 一种三维***级集成硅基扇出型封装结构
US8866269B2 (en) Semiconductor chips having improved solidity, semiconductor packages including the same and methods of fabricating the same
CN209880581U (zh) 一种基于玻璃通孔的芯片扇出封装结构
KR100542671B1 (ko) 반도체패키지 및 그 제조방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180213

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190626

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190731