TWI670827B - 半導體封裝及其製造方法 - Google Patents

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conductive
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許峯誠
鄭心圃
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台灣積體電路製造股份有限公司
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Abstract

一種半導體封裝包括至少一個積體電路組件、黏膠材料、絕緣包封體、及重佈線路結構。所述黏膠材料包封所述至少一個積體電路組件且具有第一表面及與所述第一表面相對的第二表面，其中所述至少一個積體電路組件被所述黏膠材料的所述第一表面暴露出，且所述第一表面的面積小於所述第二表面的面積。所述絕緣包封體包封所述黏膠材料，其中在所述黏膠材料與所述絕緣包封體之間具有界面。所述重佈線路結構設置在所述至少一個積體電路組件、所述黏膠材料、及所述絕緣包封體上，其中所述重佈線路結構電連接到所述至少一個積體電路組件。

Description

半導體封裝及其製造方法
本發明是有關於一種半導體封裝及其製造方法。
半導體裝置被用於例如個人計算機、手機、數位照相機、及其他電子設備等各種電子應用中。半導體裝置通常透過以下方式來製作：在半導體基底之上依序沉積絕緣層或介電層、導電層以及半導體材料層；並利用微影(lithography)對所述各種材料層進行圖案化以在所述各種材料層上形成電路組件及元件。許多半導體積體電路通常在單個半導體晶圓(wafer)上進行製造。對晶圓的晶粒可進行晶圓級處理及封裝，且已開發出各種技術來進行晶圓級封裝。
本發明實施例提供一種半導體封裝包括至少一個積體電路組件、黏膠材料、絕緣包封體及重佈線路結構。所述黏膠材料包封所述至少一個積體電路組件且具有第一表面及與所述第一表面 相對的第二表面，其中所述至少一個積體電路組件被所述黏膠材料的所述第一表面暴露出，且所述第一表面的面積小於所述第二表面的面積。所述絕緣包封體包封所述黏膠材料，其中在所述黏膠材料與所述絕緣包封體之間具有界面。所述重佈線路結構設置在所述至少一個積體電路組件、所述黏膠材料、及所述絕緣包封體上，其中所述重佈線路結構電連接到所述至少一個積體電路組件。
本發明實施例提供一種半導體封裝包括至少一個第一半導體裝置、絕緣包封體及重佈線路結構。所述絕緣包封體在側向上包封所述至少一個第一半導體裝置，其中所述絕緣包封體包括內側部分及外側部分，所述內側部分在側向上包封所述至少一個第一半導體裝置，所述外側部分在側向上包封所述內側部分，其中所述內側部分與所述外側部分的材料不同，且在所述內側部分與所述外側部分之間具有界面。所述重佈線路結構設置在所述至少一個第一半導體裝置與所述絕緣包封體上，且所述重佈線路結構電連接到所述至少一個第一半導體裝置。
本發明實施例提供一種製造半導體封裝的方法包括：以第一絕緣材料在側向上包封至少一個積體電路組件的側壁；以第二絕緣材料在側向上包封所述第一絕緣材料，以在所述第一絕緣材料與所述第二絕緣材料之間形成界面；以及在所述至少一個積體電路組件、所述第一絕緣材料及所述第二絕緣材料上形成重佈線路結構，其中所述重佈線路結構電連接到所述至少一個積體電路組件。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20‧‧‧半導體封裝
30‧‧‧疊層封裝裝置
50‧‧‧固持裝置
112‧‧‧載體
114‧‧‧剝離層
116‧‧‧緩衝層
120‧‧‧導電柱
120A‧‧‧第一導電柱
120AS、120BS、120CS、130S、132S、140S‧‧‧側壁
120B‧‧‧第二導電柱
120C‧‧‧第三導電柱
130、132‧‧‧積體電路組件
130a、132a‧‧‧主動表面
130b、132b‧‧‧接墊
130c、132c‧‧‧鈍化層
130d、132d‧‧‧連接柱
130e、132e‧‧‧保護層
130f、132f‧‧‧背側表面
140、150‧‧‧絕緣包封體
140a、150a‧‧‧頂表面
140b、150b‧‧‧底表面
160‧‧‧重佈線路結構
162‧‧‧聚合物介電層
164‧‧‧金屬層
170‧‧‧球下金屬圖案
180‧‧‧導電元件
190‧‧‧連接件
200‧‧‧半導體裝置
D、D1、D2‧‧‧最大側向距離
DA1、DA2‧‧‧連接膜
H1、H2‧‧‧厚度
S100、S200、S300‧‧‧步驟
W1、W2‧‧‧側向距離
X‧‧‧水平方向
Y‧‧‧垂直方向
θ1、θ2、θ3‧‧‧角度
根據以下的詳細說明並配合所附圖式以了解本發明實施例。應注意的是，根據本產業的一般作業，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1至圖6示出根據本發明一些示例性實施例的製造半導體封裝的各個階段的剖視圖。
圖7示出根據本發明實施例一些示例性實施例的半導體封裝的剖視圖。
圖8A是示出圖7中所繪示的半導體封裝的一部分的示意性放大剖視圖。
圖8B是示出根據本發明一些示例性實施例的半導體封裝的一部分的示意性放大剖視圖。
圖8C是示出根據本發明一些示例性實施例的半導體封裝的一部分的示意性放大剖視圖。
圖8D是示出根據本發明一些示例性實施例的半導體封裝的一部分的示意性放大剖視圖。
圖9示出根據本發明一些示例性實施例的半導體封裝的剖視圖。
圖10是示出根據本發明一些示例性實施例的製造半導體封裝的方法的流程圖。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述組件、值、操作、材料、排列等的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。預期存在其他組件、值、操作、材料、排列等。例如，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
另外，為易於說明，本文中可能使用例如“第一(first)”、“第二(second)”等用語來闡述與圖中所示者相似或不同的一個或多個元件或特徵，且可根據呈現次序或本說明的上下文來可互換地使用所述用語。
本發明實施例也可包括其他特徵及製程。舉例來說，可包括測試結構，以幫助對三維(three dimensional，3D)封裝或三維積體電路(three dimensional integrated circuit，3DIC)裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試接墊(test pad)，以便能夠對三維封裝或三維積體電路進行測試、對探針(probe)及/或探針卡(probe card)進行使用等。可對中間結構以及最終結構執行驗證測試。另外，可將本文中所公開的結構及方法與包括對已知良好晶粒進行中間驗證的測試方法結合使用來提高產量(yield)並降低成本。
圖1至圖6示出根據本發明一些示例性實施例的製造半導體封裝的各個階段的剖視圖。在圖1至圖6中，舉例來說，示出半導體封裝10來表示在製造方法之後獲得的封裝結構。在一些實施例中，示出兩個積體電路組件或半導體裝置來表示晶圓的多個積體電路組件或半導體裝置；且另外，示出一個或多個封裝來表示在所述半導體製造方法之後獲得的多個半導體封裝，本發明實施例並非僅限於此。
參照圖1，在一些實施例中，提供上面塗佈有剝離層114及緩衝層116的載體112。在一個實施例中，載體112可為用於在 半導體封裝的製造方法中承載半導體晶圓或經過重構的晶圓(reconstituted wafer)的玻璃載體或任何適合的載體。
在一些實施例中，在載體112上設置有剝離層114，且剝離層114的材料可為適用於將載體112與設置位於其上方的各層(例如，緩衝層116)或任何晶圓進行接合或剝離的任何材料。在一些實施例中，剝離層114可包括釋放層(例如，光熱轉換(light-to-heat conversion，“LTHC”)層)以及黏合劑層(例如，紫外光可固化黏合劑(ultra-violet curable adhesive)層、或熱可固化黏合劑(heat curable adhesive)層)。
如圖1所示，在一些實施例中，在剝離層114上設置有緩衝層116，且剝離層114位於載體112與緩衝層116之間。在一些實施例中，緩衝層116可為介電材料層。在一些實施例中，緩衝層116可為由聚酰亞胺(polyimide)、聚苯並噁唑(polybenzoxazole，PBO)、苯並環丁烯(benzocyclobutene，BCB)、或者任何其他適合的聚合物系介電材料形成的聚合物層。在一些實施例中，緩衝層116可為味之素構成膜(Ajinomoto Buildup Film，ABF)、阻焊膜(Solder Resist film，SR)等。緩衝層116的頂表面可為平的(levelled)且可具有高共面度(coplanarity)。在一個實施例中，沿垂直方向Y(例如，載體112、剝離層114及緩衝層116的堆疊方向)，緩衝層116的厚度H1為大約1μm到50μm，然而，本發明實施例並非僅限於此。
剝離層114及緩衝層116可透過例如旋轉塗佈、疊層、 沉積等適合的製作技術來形成。
繼續參照圖1，在一些實施例中，提供至少一個積體電路組件。如圖1所示，至少一個積體電路組件包括設置在緩衝層116上的積體電路組件130及積體電路組件132。在一些實施例中，積體電路組件130與積體電路組件132沿水平方向X(例如，積體電路組件130及積體電路組件132的排列方向)彼此並排地排列，其中水平方向X不同於垂直方向Y。在某個實施例中，水平方向X垂直於垂直方向Y。如圖1所示，出於例示目的，僅呈現出一個積體電路組件130及一個積體電路組件132，然而應注意，可提供一個或多個積體電路組件130或積體電路組件132。
在一些實施例中，積體電路組件130包括主動表面130a、分佈在主動表面130a上的多個接墊130b、覆蓋主動表面130a及接墊130b的一部分的鈍化層130c、連接到接墊130b的多個連接柱130d、保護層130e、以及與主動表面130a相對的背側表面130f。接墊130b被鈍化層130c局部地暴露出，連接柱130d設置在接墊130b上且電連接到接墊130b，且保護層130e覆蓋鈍化層130c及連接柱130d。舉例來說，接墊130b是鋁接墊或其他適合的金屬接墊。連接柱130d是銅柱、銅合金柱或其他適合的金屬柱。在一些實施例中，鈍化層130c及保護層130e可為聚苯並噁唑(PBO)層、聚酰亞胺(PI)層或其他適合的聚合物。在一些替代實施例中，鈍化層130c與保護層130e可由例如氧化矽、氮化矽、氮氧化矽、或任何適合的介電材料等無機材料製成。舉例來說，鈍化層130c 的材料可與保護層130e的材料相同或不同。在一個替代實施例中，積體電路組件130可包括分佈在主動表面130a上的接墊130b、覆蓋主動表面130a及接墊130b的一部分的鈍化層130c、與主動表面130a相對的背側表面130f。
在一些實施例中，積體電路組件132包括主動表面132a、分佈在主動表面132a上的多個接墊132b、覆蓋主動表面132a及接墊132b的一部分的鈍化層132c、連接到接墊132b的多個連接柱132d、保護層132e、以及與主動表面132a相對的背側表面132f。接墊132b被鈍化層132c局部地暴露出，連接柱132d設置在接墊132b上且電連接到接墊132b，且保護層132e覆蓋鈍化層132c及連接柱132d。舉例來說，接墊132b是鋁接墊或其他適合的金屬接墊。舉例來說，連接柱132d是銅柱、銅合金柱或其他適合的金屬柱。在一些實施例中，鈍化層132c及保護層132e可為聚苯並噁唑(PBO)層、聚酰亞胺(PI)層或其他適合的聚合物層。在一些替代實施例中，鈍化層132c與保護層132e可由例如氧化矽、氮化矽、氮氧化矽、或任何適合的介電材料等無機材料製成。舉例來說，鈍化層132c的材料可與保護層132e的材料相同或不同。在一個替代實施例中，積體電路組件132可包括分佈在主動表面132a上的接墊132b、覆蓋主動表面132a及接墊132b的一部分的鈍化層132c、與主動表面132a相對的背側表面132f。
在一些實施例中，積體電路組件130及積體電路組件132透過生產線前段(front end of ine，FEOL)製程來製造。應理解， 在所有的圖中，對積體電路組件130、積體電路組件132、及其他組件的例示均是示意性的且並非按比例繪示。
應注意，本文所述至少一個積體電路組件(例如，積體電路組件130及積體電路組件132)可被稱為晶片(chip)或積體電路(integrated circuit，IC)。在一個替代實施例中，本文所述積體電路組件130及積體電路組件132可為半導體裝置。在某些實施例中，積體電路組件130及積體電路組件132可包括一個或多個數位晶片、類比晶片、或混合信號晶片，例如應用專用積體電路(application-specific integrated circuit，“ASIC”)晶片、感測器晶片、無線與射頻(radio frequency，RF)晶片、記憶體晶片、邏輯晶片、或電壓調節器晶片。在一個實施例中，積體電路組件130與積體電路組件132可相同。在一個替代實施例中，積體電路組件130與積體電路組件132可彼此不同。
在某些實施例中，除了積體電路組件130及積體電路組件132之外，本文所述至少一個積體電路組件還可包括為相同類型或不同類型的附加積體電路組件。在一個替代實施例中，附加積體電路組件可包括數位晶片、類比晶片、或混合信號晶片，例如應用專用積體電路晶片、感測器晶片、無線與射頻晶片、記憶體晶片、邏輯晶片、或電壓調節器晶片。本發明實施例並非僅限於此。
繼續參照圖1，在一些實施例中，向積體電路組件130的背側表面130f及緩衝層116之間提供連接膜DA1，且向積體電路組件132的背側表面132f及緩衝層116之間提供連接膜DA2。由 於連接膜DA1及連接膜DA2，因此積體電路組件130及積體電路組件132黏合到緩衝層116。在某些實施例中，連接膜DA1及連接膜DA2可包括晶粒貼合膜(die attach film)。在一個實施例中，連接膜DA1及連接膜DA2可包含但不限於環氧系樹脂、丙烯酸聚合物、填料(例如二氧化矽、氧化鋁等)、其他適合的絕緣材料等。在一個實施例中，沿垂直方向Y，連接膜DA1及/或連接膜DA2的厚度為大約3μm到20μm。在一個替代實施例中，沿垂直方向Y，連接膜DA1及/或連接膜DA2的厚度為大約20μm到50μm。本發明實施例並非僅限於此。
參照圖2，在一些實施例中，在載體112之上形成絕緣包封體140，其中積體電路組件130及積體電路組件132被包封在絕緣包封體140中(圖10，步驟S100)。在一些實施例中，積體電路組件130的保護層130e及積體電路組件132的保護層132e被絕緣包封體140暴露出。在一些實施例中，絕緣包封體140至少填充位於積體電路組件130與積體電路組件132之間的間隙以及位於連接膜DA1與連接膜DA2之間的間隙。在某些實施例中，積體電路組件130的側壁130S及積體電路組件132的側壁132S被絕緣包封體140覆蓋。在某些實施例中，連接膜DA1的側壁及連接膜DA2的側壁被絕緣包封體140覆蓋。
在一些實施例中，絕緣包封體140包含黏膠(glue)或黏膠材料(glue material)，且絕緣包封體140透過黏膠分配(glue dispensing)形成。在一些實施例中，絕緣包封體140包含絕緣體 材料(例如，環氧系聚合物等)、具有填料(例如，二氧化矽、氧化鋁等)的絕緣體材料、或類似材料。由於絕緣包封體140，積體電路組件130及積體電路組件132黏合到緩衝層116的黏合程度得到進一步提高。
參照圖3，透過使用絕緣材料(圖中未示出)對絕緣包封體140、積體電路組件130及積體電路組件132進行包覆模塑(over-molding)以及對絕緣材料、絕緣包封體140、積體電路組件130及積體電路組件132進行平坦化，而在載體112之上形成絕緣包封體150(圖10，步驟S200)。如圖3所示，在一些實施例中，在平坦化步驟之後，積體電路組件130的連接柱130d被保護層130e暴露出，積體電路組件132的連接柱132d被保護層132e暴露出。在一些實施例中，積體電路組件130的頂表面及積體電路組件132的頂表面被絕緣包封體140及絕緣包封體150暴露出。
如圖3所示，在一些實施例中，絕緣包封體140具有頂表面140a、與頂表面140a相對的底表面140b、以及連接頂表面140a與底表面140b的側壁140S，其中，頂表面140a與積體電路組件130的連接柱130d及保護層130e的頂表面以及積體電路組件132的連接柱132d及保護層132e的頂表面實質上共面(coplanar)。換句話說，積體電路組件130的連接柱130d及保護層130e以及積體電路組件132的連接柱132d及保護層132e以可被觸及的方式被絕緣包封體140暴露出。
在一些實施例中，頂表面140a在緩衝層116上的垂直投 影中的面積小於底表面140b在緩衝層116上的垂直投影中的面積。在一個實施例中，沿水平方向X，在絕緣包封體140的頂表面140a上，從絕緣包封體140的側壁140S到積體電路組件130的側壁130S或者從絕緣包封體140的側壁140S到積體電路組件132的側壁132S測量的側向距離W1約介於2μm到20μm範圍內，然而，本發明實施例並非僅限於此。在一個替代實施例中，側向距離W1約介於5μm到300μm範圍內。在一個替代實施例中，側向距離W1約大於300μm。
另一方面，在一個實施例中，在絕緣包封體140的底表面140b上沿水平方向X，從絕緣包封體140的側壁140S到積體電路組件130的側壁130S或者從絕緣包封體140的側壁140S到積體電路組件132的側壁132S測量的側向距離W2約介於10μm到100μm範圍內，然而，本發明實施例並非僅限於此。在一個替代實施例中，側向距離W2約介於100μm到500μm範圍內。在一個替代實施例中，側向距離W2約大於500μm。另外，沿垂直方向Y，絕緣包封體140的厚度大於積體電路組件130的厚度或/及積體電路組件132的厚度。
在某些實施例中，絕緣包封體140的側壁140S與底表面140b構成角度θ1，其中角度θ1是銳角。在一個實施例中，角度θ1的範圍為大約從0.5°到30°。在一個替代實施例中，角度θ1的範圍為大約從30°到60°。在一個替代實施例中，角度θ1的範圍為大約從60°到85°。本發明實施例並非僅限於此。
繼續參照圖3，在一些實施例中，積體電路組件130的側壁130S以及積體電路組件132的側壁132S被絕緣包封體140覆蓋，絕緣包封體140的側壁140S被絕緣包封體150覆蓋，且積體電路組件130及積體電路組件132透過絕緣包封體140而與絕緣包封體150隔開。也就是說，舉例來說，絕緣包封體140夾置在積體電路組件130與絕緣包封體150之間以及積體電路組件132與絕緣包封體150之間。換句話說，積體電路組件130的側壁130S及積體電路組件132的側壁132S不接觸絕緣包封體150。在本發明實施例中，絕緣包封體140的材料不同於絕緣包封體150的材料。也就是說，絕緣包封體140的側壁140S是指絕緣包封體140與絕緣包封體150的界面，所述界面在圖3中清楚地示出。
在一些實施例中，絕緣包封體140的模數(modulus)、熱膨脹係數(coefficient of thermal expansion，CTE)、及熱導率(thermal conductivity)可不同於絕緣包封體150的模數、熱膨脹係數、及熱導率。
在某些實施例中，為實現先進封裝，在絕緣包封體150中存在填料，其中絕緣包封體150的模數可介於約5GPa到約30GPa範圍內，絕緣包封體150的熱膨脹係數可介於約5ppm/K到約20ppm/K範圍內(低於絕緣包封體150的玻璃轉變溫度(glass transition temperature，Tg))，且絕緣包封體150的熱導率可介於約1W/mK到約20W/mK範圍內。在絕緣包封體150中具有填料的替代實施例中，絕緣包封體150的模數可近似大於30GPa，絕 緣包封體150的熱膨脹係數可近似大於20ppm/K(低於絕緣包封體150的玻璃轉變溫度)，且絕緣包封體150的熱導率可近似大於20W/mK。
另一方面，絕緣包封體140例如並非必須遵循先進封裝中的這些準則；也就是說，在絕緣包封體140中可不存在填料，其中絕緣包封體140的模數可介於約1GPa到約10GPa範圍內，絕緣包封體140的熱膨脹係數可介於約20ppm/K到約60ppm/K範圍內(低於絕緣包封體140的玻璃轉變溫度)，且絕緣包封體140的熱導率可介於約0.1W/mK到約5W/mK範圍內。在絕緣包封體140中不存在填料的替代實施例中，絕緣包封體140的模數可介於約1GPa到約10GPa範圍內，絕緣包封體140的熱膨脹係數可近似大於60ppm/K(低於絕緣包封體140的玻璃轉變溫度)，且絕緣包封體140的熱導率可介於約0.1W/mK到約5W/mk範圍內。
如圖3所示，在一些實施例中，絕緣包封體150的頂表面150a與絕緣包封體140的頂表面140a、積體電路組件130的連接柱130d及保護層130e的頂表面、以及積體電路組件132的連接柱132d及保護層132e的頂表面實質上齊平且共面。換句話說，絕緣包封體140的頂表面140a、積體電路組件130的連接柱130d及保護層130e以及積體電路組件132的連接柱132d及保護層132e以可被觸及的方式被絕緣包封體150暴露出。另一方面，絕緣包封體150的底表面150b與絕緣包封體140的底表面140b實質上齊平且共面。
在一個實施例中，沿垂直方向Y，絕緣包封體150的厚度H2可介於50μm到200μm範圍內；然而，本發明實施例並非僅限於此。在一個替代實施例中，絕緣包封體150的厚度H2可介於200μm到500μm範圍內。在一個替代實施例中，絕緣包封體150的厚度H2可大於500μm。在一些實施例中，絕緣包封體150的材料可包括：環氧樹脂、酚醛樹脂、或含矽樹脂、或任何適合的材料；無機填料或無機化合物(例如，二氧化矽、黏土、等等)。
參照圖4，在一些實施例中，在載體112上形成重佈線路結構160。在一些實施例中，重佈線路結構160是電連接到積體電路組件130及積體電路組件132的前側重佈線層(front-side redistribution layer)。在一些實施例中，重佈線路結構160形成在積體電路組件130、積體電路組件132、絕緣包封體140、及絕緣包封體150上(圖10，步驟S300)，其中重佈線路結構160分別透過連接柱130d及連接柱132d電連接到積體電路組件130及積體電路組件132。透過重佈線路結構160，積體電路組件130與積體電路組件132電連接到彼此。換句話說，積體電路組件130透過重佈線路結構160的存在而與積體電路組件132連通，且反之亦然。
形成重佈線路結構160包括交替地依序形成一個或多個聚合物介電層162以及一個或多個金屬層164。在某些實施例中，如圖4所示，金屬層164夾置在聚合物介電層162之間，其中金屬層164的最頂層的頂表面被聚合物介電層162的最頂部層暴露 出，且金屬層164的最底層連接到積體電路組件130的連接柱130d及積體電路組件132的連接柱132d。
在一些實施例中，聚合物介電層162的材料包括聚酰亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯(BCB)、聚苯並噁唑(PBO)、或任何其他適合的聚合物系介電材料，且聚合物介電層162可透過沉積來形成。在一些實施例中，金屬層164的材料包括鋁、鈦、銅、鎳、鎢、及/或其合金，且金屬層164可透過電鍍或沉積形成。在某些實施例中，由於下伏的絕緣包封體140及絕緣包封體150提供更好的平面化及均勻性，因此隨後形成的重佈線路結構160(特別是具有細小的線寬度或緊密間隔的金屬層)可以以均一的線寬度或均勻的輪廓形成，從而提高線/配線(line/wiring)的可靠性。
繼續參照圖4，在一些實施例中，多個球下金屬(under-ball metallurgy，UBM)圖案170設置在由聚合物介電層162的最頂層所暴露出的金屬層164中最頂層的頂表面的一些部分上，以與導電元件(例如，導電球)進行電連接。如圖4所示，舉例來說，形成多個球下金屬圖案170。在一些實施例中，球下金屬圖案170的材料可包括銅、鎳、鈦、鎢、或其合金等，且可透過電鍍製程來形成。球下金屬圖案170的形狀及數目並非僅限於本發明實施例。
在一些實施例中，在形成重佈線路結構160之後，在重佈線路結構160上形成多個導電元件180，且所述多個導電元件 180透過球下金屬圖案170電連接到重佈線路結構160。在一些實施例中，重佈線路結構160位於積體電路組件130與導電元件180之間、積體電路組件132與導電元件180之間、絕緣包封體140與導電元件180之間、及絕緣包封體150與導電元件180之間。如圖4所示，導電元件180實體連接到球下金屬圖案170。在一些實施例中，導電元件180透過球下金屬圖案170電連接到重佈線路結構160。在一些實施例中，某一些的導電元件180透過球下金屬圖案170、重佈線路結構160、及積體電路組件130的連接柱130d電連接到積體電路組件130。在一些實施例中，某一些的導電元件180透過球下金屬圖案170、重佈線路結構160、及積體電路組件132的連接柱132d電連接到積體電路組件132。
在一些實施例中，導電元件180可透過植球製程或回焊製程設置在球下金屬圖案170上。在一些實施例中，導電元件180可為焊料球(solder ball)或球柵陣列(ball grid array，BGA)球。
參照圖5，在一些實施例中，將載體112翻轉(倒置)且接著從緩衝層116剝離。在一些實施例中，透過剝離層114使緩衝層116容易地從載體112分開。在一些實施例中，透過剝離製程將載體112從緩衝層116分離，在所述剝離製程中將載體112及剝離層114移除且暴露出緩衝層116。在所述剝離步驟期間，在剝離載體112及剝離層114之前，採用固持裝置50固定半導體封裝10。如圖5所示，舉例來說，固持裝置50可為膠帶(adhesive tape)、黏合劑載體(adhesive carrier)或吸力墊(suction pad)。
在一些實施例中，餘留在積體電路組件130、積體電路組件132、絕緣包封體140、及絕緣包封體150上的緩衝層116被用作保護層。作為另外一種選擇，在一些實施例中，隨後可移除緩衝層116，並將積體電路組件130、積體電路組件132、絕緣包封體140、及絕緣包封體150中的每一者的表面暴露出。
參照圖6，在一些實施例中，將導電元件180從固持裝置50釋放以形成半導體封裝10。在一些實施例中，執行分割製程以將具有多個半導體封裝10的晶圓切割成各別的且分開的半導體封裝10。在一個實施例中，所述分割製程是包括機械刀片鋸切或雷射切割的晶圓分割製程。至此，對半導體封裝10的製造便已完成。
圖7示出根據本發明一些示例性實施例的半導體封裝的剖視圖。圖8A是示出圖7中所繪示的半導體封裝的一部分的示意性放大剖視圖。圖8B是示出根據本發明一些示例性實施例的半導體封裝的一部分的示意性放大剖視圖。圖8C是示出根據本發明一些示例性實施例的半導體封裝的一部分的示意性放大剖視圖。圖8D是示出根據本發明一些示例性實施例的半導體封裝的一部分的示意性放大剖視圖。在圖8A至圖8D中，出於例示目的而僅著重示出包括緩衝層116、導電柱120、積體電路組件132、連接膜DA2、絕緣包封體140、絕緣包封體150、及重佈線路結構160在內的某些結構特徵，且為易於例示起見，僅示出兩個導電柱120。
一同參照圖6及圖7，圖6中所繪示的半導體封裝10與圖7中所繪示的半導體封裝20相似，差異在於，對於圖7中所繪 示的半導體封裝20來說，在緩衝層116上還設置有附加元件(例如，一個或多個導電柱120)。與上述元件相似或實質上相同的元件將使用相同的參考編號，且本文中將不再重複相同元件的某些細節或說明以及相同元件的關係(例如，相對定位配置及電連接)。
參照圖7，在一些實施例中，在形成圖1所述積體電路組件130及積體電路組件132之前或之後，在緩衝層116上形成一個或多個導電柱120，且接著可執行以上在圖2至圖6中闡述的前述製造製程來獲得圖7中所繪示的半導體封裝20。
在一些實施例中，導電柱120形成在緩衝層116上，且導電柱120電連接到重佈線路結構160。在某些實施例中，如在圖7中所示，導電柱120位於緩衝層116與重佈線路結構160之間。在一些實施例中，導電柱120實體連接到重佈線路結構160。在一些實施例中，某一些的導電柱120透過重佈線路結構160及連接柱130d電連接到積體電路組件130。在一些實施例中，某一些的導電柱120透過重佈線路結構160及連接柱132d電連接到積體電路組件132。在一些實施例中，某一些的導電柱120透過重佈線路結構160及相應的球下金屬圖案170電連接到某一些的導電元件180。
在一些實施例中，導電柱120是積體扇出型(integrated fan-out，InFO)穿孔。在一個實施例中，導電柱120的材料可包括金屬材料，例如銅或銅合金等。
在一些實施例中，導電柱120是透過微影、鍍覆、光阻剝 除製程或任何其他適合的方法來形成。在一個實施例中，導電柱120可透過以下步驟形成：形成具有開口的罩幕圖案(圖中未示出)，其中罩幕圖案覆蓋緩衝層116的一部分且將緩衝層116的另一部分透過開口暴露出；透過電鍍或沉積形成填充所述開口的金屬化材料(metallization material)來形成導電柱120；且接著移除罩幕圖案。罩幕圖案的材料可包括正型光阻(positive photo-resist)或負型光阻(negative photo-resist)。然而，本發明實施例並非僅限於此。
在一個替代實施例中，導電柱120可透過以下步驟形成：在緩衝層116上形成晶種層(圖中未示出)；形成具有開口的罩幕圖案，所述開口暴露出晶種層的一些部分；透過鍍覆在晶種層被暴露出的部分上形成金屬化材料來形成導電柱120；移除罩幕圖案；且接著移除晶種層的被導電柱120暴露出的部分。舉例來說，晶種層可為鈦/銅複合層。為簡明起見，出於例示目的而在圖7中所繪示的一個半導體封裝20中僅呈現四個導電柱120。然而，應注意，可形成少於或多個四個導電柱120；本發明實施例並非僅限於此。可基於需要，來對導電柱的數目進行選擇。
在一個實例中，舉例來說，如圖7及圖8A所示，導電柱120中的一些導電柱120被包封在絕緣包封體140中，且導電柱120中的一些導電柱120被包封在絕緣包封體150中。
參照圖8A，導電柱120包括至少一個第一導電柱120A及至少一個第二導電柱120B。在一些實施例中，第一導電柱120A 被包封在絕緣包封體140中，其中第一導電柱120A的側壁120AS被絕緣包封體140覆蓋，且第一導電柱120A透過絕緣包封體140而與絕緣包封體150隔開。換句話說，第一導電柱120A被絕緣包封體140環繞且接觸絕緣包封體140，並且不接觸絕緣包封體150。在一些實施例中，第二導電柱120B被包封在絕緣包封體150中，其中第二導電柱120B的側壁120BS被絕緣包封體150覆蓋，且第二導電柱120B透過絕緣包封體140而與絕緣包封體150隔開。換句話說，第二導電柱120B被絕緣包封體150環繞且接觸絕緣包封體150，並且不接觸絕緣包封體140。如圖8A所示，第一導電柱120A穿透絕緣包封體140，且第二導電柱120B穿透絕緣包封體150。
在某些實施例中，如圖8A所示，絕緣包封體140的側壁140S與底表面140b構成角度θ1，其中角度θ1是銳角。在一個實施例中，角度θ1的範圍為大約從0.5°到30°，然而，本發明實施例並非僅限於此。在一個替代實施例中，角度θ1的範圍為大約從30°到60°。在一個替代實施例中，角度θ1的範圍為大約從60°到85°。本發明實施例並非僅限於此。
在一些實施例中，在絕緣包封體140的頂表面140a上沿水平方向X，從絕緣包封體140的側壁140S到積體電路組件132的側壁132S測量的側向距離W1近似介於2μm到20μm範圍內，然而，本發明實施例並非僅限於此。在一個替代實施例中，側向距離W1近似介於5μm到300μm範圍內。在一個替代實施例中， 側向距離W1近似大於300μm。
在一些實施例中，在絕緣包封體140的底表面140b上沿水平方向X，從絕緣包封體140的側壁140S到積體電路組件132的側壁132S測量的側向距離W2近似介於10μm到100μm範圍內，然而，本發明實施例並非僅限於此。在一個替代實施例中，側向距離W2近似介於100μm到500μm範圍內。在一個替代實施例中，側向距離W2近似大於500μm。
在一些實施例中，沿水平方向X，從絕緣包封體140的側壁140S到第二導電柱120B(例如，未被絕緣包封體140覆蓋的導電柱120)的側壁120BS測量的最大側向距離D近似介於5μm到100μm範圍內，然而，本發明實施例並非僅限於此。在一個替代實施例中，最大側向距離D近似介於100μm到500μm範圍內。在一個替代實施例中，最大側向距離D近似大於500μm。
在某些實施例中，絕緣包封體150的厚度H2可介於50μm到200μm範圍內；然而，本發明實施例並非僅限於此。在一個替代實施例中，絕緣包封體150的厚度H2可介於200μm到500μm範圍內。在一個替代實施例中，絕緣包封體150的厚度H2可大於500μm。在一些實施例中，緩衝層116的厚度H1為大約1μm到50μm。
另外，在圖8B至圖8D中示出導電柱120、絕緣包封體140、及絕緣包封體150的配置關係的一些各種其它態樣形式。然而，本發明實施例並非僅限於此。
參照圖8B，導電柱120包括至少兩個第一導電柱120A。在一些實施例中，第一導電柱120A被包封在絕緣包封體140中，其中第一導電柱120A中的每一者的側壁120AS被絕緣包封體140覆蓋，且第一導電柱120A透過絕緣包封體140而與絕緣包封體150隔開。換句話說，第一導電柱120A被絕緣包封體140環繞且接觸絕緣包封體140，並且不接觸絕緣包封體150。如圖8B所示，第一導電柱120A穿透絕緣包封體140。
參照圖8C，導電柱120包括至少兩個第二導電柱120B。在一些實施例中，第二導電柱120B被包封在絕緣包封體150中，其中第二導電柱120B中的每一者的側壁120BS被絕緣包封體150覆蓋，且第二導電柱120B透過絕緣包封體150而與絕緣包封體140隔開。換句話說，第二導電柱120B被絕緣包封體150環繞且接觸絕緣包封體150，並且不接觸絕緣包封體140。如圖8C所示，第二導電柱120B穿透絕緣包封體150。
在本發明實施例中，圖8A中所闡述的角度θ1、側向距離W1、側向距離W2、及/或(界面與未被絕緣包封體140覆蓋的導電柱120的側壁之間的)最大側向距離D也適用於圖8B及圖8C中所闡述的角度θ1、側向距離W1、側向距離W2、及/或最大側向距離D1，且因此在本文中將不再進行重複說明。
參照圖8D，導電柱120包括至少一個第一導電柱120A及至少一個第三導電柱120C。在一些實施例中，第一導電柱120A被包封在絕緣包封體140中，其中第一導電柱120A的側壁120AS 被絕緣包封體140覆蓋，且第一導電柱120A透過絕緣包封體140而與絕緣包封體150隔開。換句話說，第一導電柱120A被絕緣包封體140環繞且接觸絕緣包封體140，並且不接觸絕緣包封體150。如圖8D所示，第一導電柱120A穿透絕緣包封體140。在一些實施例中，第三導電柱120C被絕緣包封體140及絕緣包封體150包封，其中第三導電柱120C的側壁120CS被絕緣包封體140局部地覆蓋且被絕緣包封體150局部地覆蓋。換句話說，第三導電柱120C被絕緣包封體140及絕緣包封體150環繞且接觸絕緣包封體140及絕緣包封體150。如圖8D所示，第三導電柱120C穿透絕緣包封體140與絕緣包封體150的界面(例如，側壁140S)。
在一些實施例中，絕緣包封體140與絕緣包封體150的界面(例如，側壁140S)和第三導電柱120C的側壁120CS之間具有角度θ2，其中角度θ2是銳角。在一個實施例中，角度θ2的範圍為大約從1°到30°。在一個替代實施例中，角度θ2的範圍為大約從30°到60°。在一個替代實施例中，角度θ2的範圍為大約從60°到89°。
在一些實施例中，絕緣包封體140與絕緣包封體150的界面(例如，側壁140S)和重佈線路結構160的外表面之間具有角度θ3，其中角度θ3等於(90°-θ2)。換句話說，角度θ3是銳角。
在一些實施例中，沿水平方向X，從絕緣包封體140的側壁140S到第三導電柱120C(例如，穿透兩個不同的絕緣包封 體的界面的導電柱120)的側壁120CS測量的最大側向距離D2近似介於10μm到100μm範圍內，然而，本發明實施例並非僅限於此。在一個替代實施例中，最大側向距離D2近似介於100μm到500μm範圍內。在一個替代實施例中，側向距離D2近似大於500μm。
在替代實施例(圖中未示出)中，導電柱120可包括至少一個第二導電柱120B及至少一個第三導電柱120C，且第二導電柱120B穿透絕緣包封體150，而第三導電柱120C穿透絕緣包封體140與絕緣包封體150的界面。在替代實施例(圖中未示出)中，導電柱120可包括至少一個第一導電柱120A、至少一個第二導電柱120B及至少一個第三導電柱120C，且第一導電柱120A及第二導電柱120B分別穿透絕緣包封體140及絕緣包封體150，而第三導電柱120C穿透絕緣包封體140與絕緣包封體150的界面。以上所述未示出的實施例可具有與圖8A至圖8D中所闡述的角度θ1至角度θ3、側向距離W1至W2、及/或最大側向距離D至D2相似的規格。本發明實施例並非僅限於此。
在封裝製程期間，圖6中所繪示的半導體封裝10及/或圖7中所繪示的半導體封裝20可進一步與另外的封裝、晶片/晶粒或其他電子裝置安裝在一起以形成疊層封裝(package on package，PoP)裝置。
圖9示出根據本發明一些示例性實施例的半導體封裝的剖視圖。在圖9中，舉例來說，圖7中所繪示的半導體封裝20進 一步與另外的半導體裝置200安裝在一起以形成疊層封裝裝置30。
參照圖9，在一些實施例中，提供至少一個半導體裝置200，且在緩衝層116中的多個開口(圖中未標記)中形成連接件190以電連接半導體裝置200與半導體封裝20。在一些實施例中，透過連接件190在半導體封裝20上設置半導體裝置200，其中連接件190設置在導電柱120上且與導電柱120實體接觸。舉例來說，導電柱120位於重佈線路結構160與連接件190之間，如圖9所示。在一些實施例中，半導體裝置200透過連接件190及導電柱120電連接到重佈線路結構160。在一些實施例中，透過連接件190、導電柱120及重佈線路結構160，半導體裝置200電連接到某一些的導電元件180。在一些實施例中，透過連接件190、導電柱120、及重佈線路結構160，半導體裝置200電連接到積體電路組件130。在一個替代實施例中，透過連接件190、導電柱120、及重佈線路結構160，半導體裝置200電連接到積體電路組件132。在一個替代實施例中，底部填充材料(圖中未示出)可填充在半導體裝置200與半導體封裝20之間。至此，對示例性疊層封裝裝置30的製造便已完成，但本發明實施例並非僅限於此。
根據一些實施例，一種半導體封裝包括至少一個積體電路組件、黏膠材料、絕緣包封體、及重佈線路結構。所述黏膠材料包封所述至少一個積體電路組件且具有第一表面及與所述第一表面相對的第二表面，其中所述至少一個積體電路組件被所述黏膠材料的所述第一表面暴露出，且所述第一表面的面積小於所述第 二表面的面積。所述絕緣包封體包封所述黏膠材料，其中在所述黏膠材料與所述絕緣包封體之間具有界面。重佈線路結構設置在所述至少一個積體電路組件、所述黏膠材料、及所述絕緣包封體上，其中所述重佈線路結構電連接到所述至少一個積體電路組件。根據一些實施例，所述的半導體封裝中，在所述界面與所述黏膠材料的所述第二表面之間具有夾角，且所述夾角的範圍為大約從0.5°到85°。根據一些實施例，所述的半導體封裝中，所述至少一個積體電路組件的側壁被所述黏膠材料覆蓋，且所述至少一個積體電路組件透過所述黏膠材料而與所述絕緣包封體隔開。根據一些實施例，所述的半導體封裝還包括設置在所述至少一個積體電路組件的背側表面上的連接膜，其中所述連接膜的側壁被所述黏膠材料覆蓋。根據一些實施例，所述的半導體封裝還包括多個導電柱，所述多個導電柱穿透所述黏膠材料，其中所述多個導電柱接觸所述黏膠材料，且所述多個導電柱透過所述黏膠材料而與所述絕緣包封體隔開。根據一些實施例，所述的半導體封裝還包括至少一個第一導電柱，其中所述至少一個第一導電柱穿透所述黏膠材料且接觸所述黏膠材料，且所述至少一個第一導電柱與所述絕緣包封體透過所述黏膠材料而隔開；以及至少一個第二導電柱，其中所述至少一個第二導電柱穿透所述絕緣包封體且接觸所述絕緣包封體，且所述至少一個第二導電柱與所述黏膠材料透過所述絕緣包封體而隔開。根據一些實施例，所述的半導體封裝還包括至少一個第三導電柱，所述至少一個第三導電柱穿透所述黏膠材料與所述絕緣 包封體之間的所述界面，其中所述至少一個第三導電柱接觸所述黏膠材料及所述絕緣包封體。根據一些實施例，所述的半導體封裝中，在所述黏膠材料的側壁與所述重佈線路結構之間形成銳角。根據一些實施例，所述的半導體封裝還包括多個導電柱，所述多個導電柱穿透所述絕緣包封體，其中所述多個導電柱及所述黏膠材料透過所述絕緣包封體而隔開。
根據一些實施例，一種半導體封裝包括至少一個第一半導體裝置、絕緣包封體、及重佈線路結構。絕緣包封體在側向上包封所述至少一個第一半導體裝置，其中所述絕緣包封體包括內側部分及外側部分，所述內側部分在側向上包封所述至少一個第一半導體裝置，所述外側部分在側向上包封所述內側部分，其中所述內側部分與所述外側部分的材料不同，且在所述內側部分與所述外側部分之間具有界面。所述重佈線路結構設置在所述至少一個第一半導體裝置與所述絕緣包封體上，且所述重佈線路結構電連接到所述至少一個第一半導體裝置。根據一些實施例，所述的半導體封裝中，所述至少一個第一半導體裝置被所述絕緣包封體的第一表面暴露出，其中在所述界面與所述絕緣包封體的底表面之間形成銳角，且所述底表面與所述第一表面相對。根據一些實施例，所述的半導體封裝還包括設置在所述至少一個第一半導體裝置的背側表面上的連接膜，其中所述連接膜的側壁被所述內側部分覆蓋。根據一些實施例，所述的半導體封裝還包括多個導電柱，所述多個導電柱穿透所述絕緣包封體的所述內側部分，其中所述多個 導電柱接觸所述絕緣包封體的所述內側部分且透過所述絕緣包封體的所述內側部分而與所述絕緣包封體的所述外側部分隔開。根據一些實施例，所述的半導體封裝還包括至少一個第一導電柱，其中所述至少一個第一導電柱穿透所述絕緣包封體的所述內側部分且接觸所述絕緣包封體的所述內側部分，且所述至少一個第一導電柱透過所述絕緣包封體的所述內側部分而與所述絕緣包封體的所述外側部分隔開；以及至少一個第二導電柱，其中所述至少一個第二導電柱穿透所述絕緣包封體的所述外側部分且接觸所述絕緣包封體的所述外側部分，且所述至少一個第二導電柱透過所述絕緣包封體的所述外側部分而與所述絕緣包封體的所述內側部分隔開。根據一些實施例，所述的半導體封裝還包括至少一個第三導電柱，所述至少一個第三導電柱穿透所述絕緣包封體的所述內側部分與所述絕緣包封體的所述外側部分之間的界面，其中所述至少一個第三導電柱接觸所述絕緣包封體的所述內側部分及所述絕緣包封體的所述外側部分。根據一些實施例，所述的半導體封裝中，還包括多個導電柱，所述多個導電柱穿透所述絕緣包封體的所述外側部分，其中所述導電柱接觸所述絕緣包封體的所述外側部分且透過所述絕緣包封體的所述外側部分而與所述絕緣包封體的所述內側部分隔開。根據一些實施例，所述的半導體封裝還包括至少一個第二半導體裝置，設置在所述重佈線路結構上，其中所述第二半導體裝置經由所述重佈線路結構電連接到所述至少一個第一半導體裝置。
根據一些實施例，一種半導體封裝的製造方法包括以下步驟：以第一絕緣材料在側向上包封至少一個積體電路組件的側壁；以第二絕緣材料在側向上包封所述第一絕緣材料，以在所述第一絕緣材料與所述第二絕緣材料之間形成界面；以及在所述至少一個積體電路組件、所述第一絕緣材料、及所述第二絕緣材料上形成重佈線路結構，其中所述重佈線路結構電連接到所述至少一個積體電路組件。根據一些實施例，所述的製造方法還包括：在形成所述第一絕緣材料及所述第二絕緣材料之前，在所述至少一個積體電路組件旁邊形成多個導電柱；以及以所述第一絕緣材料或所述第二絕緣材料在側向上包封所述導電柱中的至少一者的側壁。根據一些實施例，所述的製造方法中，所述第一絕緣材料是透過黏膠分配來形成。
雖然本發明實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明實施例的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (10)

  1. 一種半導體封裝，包括：至少一個積體電路組件，具有主動表面語對向表面；黏膠材料，包封所述至少一個積體電路組件且具有第一表面及與所述第一表面相對的第二表面，其中所述至少一個積體電路組件被所述黏膠材料的所述第一表面暴露出，且所述第一表面的面積小於所述第二表面的面積；絕緣包封體，包封所述黏膠材料，其中在所述黏膠材料與所述絕緣包封體之間具有界面；以及重佈線路結構，設置在所述至少一個積體電路組件、所述黏膠材料及所述絕緣包封體上，其中所述重佈線路結構電連接到所述至少一個積體電路組件，其中所述至少一個積體電路組件的所述主動表面相較於所述對向表面更靠近於所述黏膠材料的所述第一表面，且所述對向表面相較於所述主動表面更靠近於所述第二表面。
  2. 如申請專利範圍第1項所述的半導體封裝，更包括：多個導電柱，所述多個導電柱穿透所述黏膠材料，其中所述多個導電柱接觸所述黏膠材料，且所述多個導電柱透過所述黏膠材料而與所述絕緣包封體隔開。
  3. 如申請專利範圍第1項所述的半導體封裝，更包括：至少一個第一導電柱，其中所述至少一個第一導電柱穿透所述黏膠材料且接觸所述黏膠材料，且所述至少一個第一導電柱與所述絕緣包封體透過所述黏膠材料而隔開；以及至少一個第二導電柱，其中所述至少一個第二導電柱穿透所述絕緣包封體且接觸所述絕緣包封體，且所述至少一個第二導電柱與所述黏膠材料透過所述絕緣包封體而隔開。
  4. 如申請專利範圍第3項所述的半導體封裝，更包括：至少一個第三導電柱，所述至少一個第三導電柱穿透所述黏膠材料與所述絕緣包封體之間的所述界面，其中所述至少一個第三導電柱接觸所述黏膠材料及所述絕緣包封體。
  5. 一種半導體封裝，包括：至少一個第一半導體裝置，具有主動表面；絕緣包封體，在側向上包封所述至少一個第一半導體裝置，其中所述絕緣包封體包括內側部分及外側部分，所述內側部分在側向上包封所述至少一個第一半導體裝置，所述外側部分在側向上包封所述內側部分，其中所述內側部分與所述外側部分的材料不同，且在所述內側部分與所述外側部分之間具有界面，其中所述內側部分具有第一表面及與所述第一表面相對的第二表面，且所述第一表面的面積小於所述第二表面的面積，所述至少一個第一半導體裝置的所述主動表面朝向於所述內側部分的所述第一表面；以及重佈線路結構，設置在所述至少一個第一半導體裝置與所述絕緣包封體上，且所述重佈線路結構電連接到所述至少一個第一半導體裝置。
  6. 如申請專利範圍第5項所述的半導體封裝，更包括：多個導電柱，所述多個導電柱穿透所述絕緣包封體的所述內側部分，其中所述多個導電柱接觸所述絕緣包封體的所述內側部分且透過所述絕緣包封體的所述內側部分而與所述絕緣包封體的所述外側部分隔開。
  7. 如申請專利範圍第5項所述的半導體封裝，更包括：至少一個第一導電柱，其中所述至少一個第一導電柱穿透所述絕緣包封體的所述內側部分且接觸所述絕緣包封體的所述內側部分，且所述至少一個第一導電柱透過所述絕緣包封體的所述內側部分而與所述絕緣包封體的所述外側部分隔開；以及至少一個第二導電柱，其中所述至少一個第二導電柱穿透所述絕緣包封體的所述外側部分且接觸所述絕緣包封體的所述外側部分，且所述至少一個第二導電柱透過所述絕緣包封體的所述外側部分而與所述絕緣包封體的所述內側部分隔開。
  8. 如申請專利範圍第7項所述的半導體封裝，更包括：至少一個第三導電柱，所述至少一個第三導電柱穿透所述絕緣包封體的所述內側部分與所述絕緣包封體的所述外側部分之間的界面，其中所述至少一個第三導電柱接觸所述絕緣包封體的所述內側部分及所述絕緣包封體的所述外側部分。
  9. 如申請專利範圍第5項所述的半導體封裝，更包括：多個導電柱，所述多個導電柱穿透所述絕緣包封體的所述外側部分，其中所述導電柱接觸所述絕緣包封體的所述外側部分且透過所述絕緣包封體的所述外側部分而與所述絕緣包封體的所述內側部分隔開。
  10. 一種半導體封裝的製造方法，包括：提供具有主動表面的至少一個積體電路組件；以第一絕緣材料在側向上包封所述至少一個積體電路組件的側壁，所述第一絕緣材料具有第一表面及與所述第一表面相對的第二表面，其中所述第一表面的面積小於所述第二表面的面積，且所述至少一個積體電路組件的所述主動表面朝向於所述第一絕緣材料的所述第一表面；以第二絕緣材料在側向上包封所述第一絕緣材料，以在所述第一絕緣材料與所述第二絕緣材料之間形成界面；以及在所述至少一個積體電路組件、所述第一絕緣材料、及所述第二絕緣材料上形成重佈線路結構，其中所述重佈線路結構電連接到所述至少一個積體電路組件。
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