KR20200035600A - 팬-아웃 반도체 패키지 - Google Patents

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Abstract

본 개시는 서로 전기적으로 연결된 복수의 배선층을 포함하며, 바닥면에 스타퍼층이 배치된 리세스부 및 상기 스타퍼층을 관통하는 관통홀을 갖는 프레임; 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 마주하도록 상기 리세스부에 배치된 반도체칩; 상기 프레임 및 상기 반도체칩의 비활성면 각각의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및 상기 프레임 및 상기 반도체칩의 활성면 상에 배치되며, 상기 복수의 배선층 및 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하는, 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 전기연결금속을 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
본 개시의 여러 목적 중 하나는 블라인드 형태의 리세스부를 갖는 프레임을 도입하여 반도체칩을 배치하되, 금속 포스트 형성 공정 및 금속 포스트 그라인딩 공정을 생략할 수 있는, 팬-아웃 반도체 패키지 구조를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 프레임의 리세스부의 하측에 스타퍼층을 관통하는 관통홀을 하나 이상 형성하여, 봉합재가 관통홀을 통하여 리세스부를 채우며 반도체칩을 봉합하도록 하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 팬-아웃 반도체 패키지는 서로 전기적으로 연결된 복수의 배선층을 포함하며, 바닥면에 스타퍼층이 배치된 리세스부 및 상기 스타퍼층을 관통하는 관통홀을 갖는 프레임; 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 마주하도록 상기 리세스부에 배치된 반도체칩; 상기 프레임 및 상기 반도체칩의 비활성면 각각의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및 상기 프레임 및 상기 반도체칩의 활성면 상에 배치되며, 상기 복수의 배선층 및 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 블라인드 형태의 리세스부를 갖는 프레임을 도입하여 반도체칩을 배치하되, 금속 포스트 형성 공정 및 금속 포스트 그라인딩 공정을 생략할 수 있는, 팬-아웃 반도체 패키지 구조를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11 내지 도 13은 도 9의 팬-아웃 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 15 및 도 16은 도 14의 팬-아웃 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다.
도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 18 내지 도 20은 도 17의 팬-아웃 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 금속물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 갖는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 BGA 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 BGA 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 BGA 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 BGA 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 BGA 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 BGA 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 BGA 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 BGA 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 BGA 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, BGA 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 BGA 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 블라인드 형태의 리세스부를 갖는 프레임을 도입하여 반도체칩을 배치하되, 금속 포스트 형성 공정 및 금속 포스트 그라인딩 공정을 생략할 수 있는, 팬-아웃 반도체 패키지 구조에 대하여, 첨부된 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 서로 전기적으로 연결된 복수의 배선층(112a, 112b, 112c, 112d)을 포함하며 바닥면에 스타퍼층(112aM)이 배치된 리세스부(110H) 및 스타퍼층(112aM)을 관통하는 관통홀(115H)을 갖는 프레임(110), 접속패드(122)가 배치된 활성면 및 활성면의 반대측인 비활성면을 가지며 비활성면이 스타퍼층(112aM)을 마주하도록 리세스부(110H)에 배치된 반도체칩(120), 프레임(110) 및 반도체칩(120)의 비활성면 각각의 적어도 일부를 덮으며 리세스부(110H)의 적어도 일부를 채우는 봉합재(130), 및 프레임(110) 및 반도체칩(120)의 활성면 상에 배치되며 복수의 배선층(112a, 112b, 112c, 112d) 및 접속패드(122)와 전기적으로 연결된 재배선층(142)을 포함하는 연결구조체(140)를 포함한다. 바람직하게는, 반도체칩(120)은 스타퍼층(112aM)과 소정거리 이격되도록 리세스부(110H)에 배치될 수 있다.
한편, 블라인드 형태의 리세스부를 갖는 프레임을 도입하고 리세스부에 반도체칩을 배치한 후 봉합하고 연결구조체를 그 위에 형성하기 위해서는, 통상적으로 반도체칩의 접속패드 상에 각각 금속 포스트 등을 미리 형성하여 두는 것이 필요하며, 이 경우 봉합재로 반도체칩을 봉합한 후에는 그라인딩 공정이 요구된다. 이는, 금속 포스트를 봉합재로부터 오픈시켜야 하며, 또한 금속 포스트의 높이 단차를 일정하게 만들어줄 필요가 있기 때문이다. 다만, 그라인딩 공정을 진행하는 경우, 평탄도가 일정하지 않을 수 있고, 경우에 따라서는 금속 버(burr)나 봉합재 재료의 이물, 그리고 봉합재에 크랙이 발생할 수도 있다. 또한, 봉합재와 금속 패드 사이에 들뜸 등이 발생할 수도 있다. 더욱이, 그라인딩 가공시에는 금속 포스트의 잔존 두께를 확인하는 것이 필요하며, 이를 위해서 고가의 측정 장비가 요구되는 문제가 있으며, 고가의 측정 장비를 사용하는 경우라도 세팅을 잘못하는 경우, 오버 그라운딩으로 인해 불량이 발생할 수 있다는 문제가 있다.
반면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 프레임(110)에 리세스부(110H)와 연결되도록 스타퍼층(112aM)을 관통하는 관통홀(115H)이 형성되어 있다. 관통홀(115H)은 프레임(110)의 스타퍼층(112aM)을 덮는 영역, 예컨대 빌드업 절연층(111b)도 관통한다. 따라서, 봉합재(130)가 관통홀(115H)을 통하여 도입될 수 있다. 또한, 바람직하게는 반도체칩(120)이 리세스부(110H)의 바닥면에 배치된 스타퍼층(112aM)과 소정거리 이격되어 배치된다. 예컨대, 반도체칩(120)의 활성면과 프레임(110)의 최상측 배선층(112d)이 코플레너(Coplanar) 하도록 캐리어나 테이프 등에 부착된 상태에서 프레임(110)의 하측으로부터 관통홀(115H)을 통하여 봉합재(130)를 도입하면, 별도의 그라인딩 공정 없이도 연결구조체(140)가 형성되는 면, 예컨대 프레임(110)의 최상측 배선층(112d)의 상면과 봉합재(130)의 상면과 반도체칩(120)의 활성면이, 코플레너한 면을 가질 수 있는바, 별도의 금속 포스트 형성 공정을 생략할 수 있음은 물론이며, 그라인딩 공정 역시 생략할 수 있다. 따라서, 상술한 바와 같은 문제점들을 해결할 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 프레임(110)은 배선층(112a, 112b, 112c, 112d)과 접속비아층(113a, 113b, 113c)을 포함하는바 상하 전기적 연결구조체로의 역할을 수행할 수도 있다. 또한, 프레임(110)은 반도체칩(120)의 비활성면보다 하측에 배치되는 제3배선층(112c)을 포함하는바, 별도의 백사이드 배선층의 형성 공정 없이도 반도체칩(120)을 위한 백사이드 배선층을 제공할 수 있다. 즉, 배선층(112a, 112b, 112c, 112d) 중 적어도 하나의 층은 스타퍼층(112aM)보다 하측에 배치된다.
프레임(110)은 스타퍼층(112aM)을 스타퍼로 이용하여 형성된 블라인드 형태의 리세스부(110H)를 가지며, 반도체칩(120)은 스타퍼층(112aM)에 비활성면이 소정거리 이격되도록 배치되어 봉합재(130)로 고정된다. 리세스부(110H)는 후술하는 바와 같이 샌드 블라스트 공정을 통하여 형성될 수 있으며, 이 경우 단면 형상이 테이퍼 형상일 수 있다. 즉, 리세스부(110H)의 벽면은 스타퍼층(112aM)을 기준으로 소정의 기울기, 즉 경사를 가질 수 있다. 이 경우, 반도체칩(120)의 얼라인 공정이 보다 수월할 수 있는바, 수율이 높아질 수 있다.
프레임(110)은 스타퍼층(112aM)과 스타퍼층(112aM)을 덮는 빌드업 절연층(111b)을 관통하는 관통홀(115H)을 가지며, 일례에서는 관통홀(115H)이 봉합재(130)로 채워진다. 관통홀(115H)은 리세스부(110H)와 연결되도록 형성되는바, 봉합재(130)를 관통홀(115)을 통하여 도입할 수 있다. 도면에서는 설명의 편의상 관통홀(115H)을 하나만 도시하였으나, 복수의 관통홀(115H)이 형성되어도 무방하며, 원형뿐만 아니라 다양한 형태를 가질 수 있음은 물론이다.
프레임(110)은 코어 절연층(111a), 코어 절연층(111a)의 하면 및 상면에 각각 배치된 제1배선층(112a) 및 제2배선층(112b), 코어 절연층(111a)의 하측에 배치되어 제1배선층(112a)을 덮는 제1빌드업 절연층(111b), 제1빌드업 절연층(111b) 상에 배치된 제3배선층(112c), 코어 절연층(111a)의 상측에 배치되어 제2배선층(112b)을 덮는 제2빌드업 절연층(111c), 및 제2빌드업 절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 또한, 코어 절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1접속비아층(113a), 제1빌드업 절연층(111b)을 관통하며 제1 및 제3배선층(112a, 112c)을 전기적으로 연결하는 제2접속비아층(113b), 및 제2빌드업 절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 전기적으로 연결하는 제3접속비아층(113c)을 포함한다.
프레임(110)의 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 서로 전기적으로 연결되며, 연결구조체(140)의 재배선층(142)을 통하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결된다. 리세스부(110H)는 코어 절연층(111a) 및 제2빌드업 절연층(111c)을 관통하되 제1빌드업 절연층(111b)은 관통하지 않는다. 반면, 관통홀(115H)은 스타퍼층(112aM)과 제1빌드업 절연층(111b)을 관통하여 리세스부(110H)와 연결된다. 스타퍼층(112aM)은 코어 절연층(111a)의 하면에 배치되어 제1빌드업 절연층(111b)으로 덮인다. 제1빌드업 절연층(111b)과 제2빌드업 절연층(111c), 그리고 이들에 형성된 배선층들(112c, 112)과 접속비아층들(113b, 113c)은 도면에 도시한 것 보다 많은 수로 구성될 수도 있음은 물론이다. 이들은 코어 절연층(111a)을 기준으로 대략 대칭 형태를 가질 수 있다.
스타퍼층(112aM)은 구리(Cu) 등의 메탈을 포함하는 금속층일 수 있다. 또는, 메탈 보다 샌드 블라스트에 대한 에칭율이 작은 절연물질을 포함할 수도 있다. 예컨대, 드라이 필름을 사용할 수도 있다. 스타퍼층(112aM)이 금속층인 경우 스타퍼층(112aM) 자체를 그라운드로 이용할 수도 있으며, 이 경우 스타퍼층(112aM)은 배선층(112a, 112b, 112c, 112) 중 적어도 하나의 배선층의 그라운드와 전기적으로 연결될 수 있다. 스타퍼층(112aM)은 하면이 상기 제1빌드업 절연층(111b)으로 덮이되 상면의 적어도 일부가 리세스부(110H)에 의하여 오픈된다. 스타퍼층(112aM)은 리세스부(110H)에 의하여 코어 절연층(111a)으로부터 오픈된 영역의 두께가 리세스부(110H)에 의하여 코어 절연층(111a)으로부터 오픈되지 않는 테두리 영역의 두께보다 얇을 수 있다. 이는 샌드 블라스트 공정 과정에서 오픈된 영역 역시 일부 제거될 수 있기 때문이다.
각각의 절연층(111a, 111b, 111c)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 프레임(110)을 패키지(100A)의 워피지 제어를 위한 지지부재로도 활용 할 수 있다.
코어 절연층(111a)은 제1빌드업 절연층(111b) 및 제2빌드업 절연층(111c)보다 두께가 두꺼울 수 있다. 코어 절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제1빌드업 절연층(111b) 및 제2빌드업 절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 코어 절연층(111a)은 제1빌드업 절연층(111b) 및 제2빌드업 절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 코어 절연층(111a)은 두께가 상대적으로 두꺼운 동박적층판(CCL)을 통해서 도입될 수 있으며, 제1빌드업 절연층(111b)과 제2빌드업 절연층(111c)은 상대적으로 두께가 얇은 프리프레그나 ABF 등을 통해서 도입될 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 코어 절연층(111a)을 관통하는 제1접속비아층(113a)은 제1 및 제2빌드업 절연층(111b, 111c)을 관통하는 제2 및 제3접속비아층(113b, 113c)보다 직경이 클 수 있다.
각각의 배선층(112a, 112b, 112c, 112d)은 재배선층(142)과 함께 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 배선층(112a, 112b, 112c, 112d) 각각의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 사용할 수 있다. 배선층(112a, 112b, 112c, 112d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
각각의 배선층(112a, 112b, 112c, 112d)의 두께는 연결구조체(140)의 각각의 재배선층(142)의 두께보다 두꺼울 수 있다. 프레임(110)은 반도체칩(120) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결구조체(140)의 재배선층(142)은 박형화를 위하여 보다 상대적으로 작은 사이즈로 형성할 수 있다.
각각의 접속비아층(113a, 113b, 113c)은 서로 다른 층에 형성된 배선층(112a, 112b, 112c, 112d)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 접속비아층(113a, 113b, 113c) 역시 형성물질로는 금속물질을 사용할 수 있다. 접속비아층(113a, 113b, 113c)은 금속물질로 완전히 충전될 수 있으며, 또는 금속물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 제1접속비아층(113a)은 원기둥 단면 형상이나 모래시계 단면 형상을 가질 수 있고, 제2 및 제3접속비아층(113b, 113c)는 테이퍼 단면 형상을 가질 수 있다. 이때, 제2 및 제3접속비아층(113b, 113c) 각각의 접속비아는 코어 절연층(111a)을 기준으로 서로 반대 방향의 테이퍼 단면 형상을 가질 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 반도체칩(120)은, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 그 외에도 기타 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리나, 아날로그-디지털 컨버터, 또는 ASIC(application-specific IC) 등의 로직 등일 수도 있다.
반도체칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있다. 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 바디(121)의 활성면에 배치되는 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al), 구리(Cu) 등의 금속물질을 특별한 제한 없이 사용할 수 있다. 바디(121)의 활성면 상에는 접속패드(122)를 오픈시키는 산화막 또는 질화막 등의 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)은 접속패드(122)의 적어도 일부를 오픈시키는 개구부를 가진다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체칩(120)은 베어 다이(Bare Die)일 수 있으며, 또는 활성면에 절연층(미도시)과 재배선층(미도시)과 범프(미도시) 등이 형성된 패키지드 다이(Packaged Die)일 수도 있다.
반도체칩(120)은 접속패드(122)가 배치된 면이 활성면이 되며, 그 반대면이 비활성면이 된다. 예를 들면, 반도체칩(120)이 베어 다이 형태이면, 패시베이션막(123)의 표면이 활성면이 되고, 바디(121)의 패시베이션막(123)이 형성된 면의 반대면이 비활성면이 될 수 있다. 이 경우, 반도체칩(120)의 활성면을 다른 구성요소와 위치 관계를 판단할 때, 패시베이션막(123)의 접속패드(122)를 덮는 영역의 최상측 표면을 기준으로 판단한다.
봉합재(130)는 프레임(110) 및 반도체칩(120)의 비활성면 각각의 적어도 일부를 덮으며, 리세스부(110H)의 적어도 일부를 채운다. 또한, 일례에서는 봉합재(130)가 관통홀(115H)의 적어도 일부를 채운다. 봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Encapsulant: PIE) 수지를 사용할 수도 있다.
프레임(110)의 복수의 배선층(112a, 112b, 112c, 112d) 중 연결구조체(140)와 접하는 최상측의 배선층(112d)의 연결구조체(140)와 접하는 면과, 봉합재(130)의 연결구조체(140)와 접하는 면과, 반도체칩(120)의 연결구조체(140)와 접하는 활성면은 서로 코플레너 할 수 있으며, 따라서 별도의 그라인딩 공정 없이도 코플레너한 면에 연결구조체(140)를 형성할 수 있다.
연결구조체(140)는 반도체칩(120)의 접속패드(122)를 재배선할 수 있으며, 프레임(110)의 배선층(112a, 112b, 112c, 112d)을 반도체칩(120)의 접속패드(122)와 전기적으로 연결할 수 있다. 연결구조체(140)를 통해 다양한 기능을 갖는 수십 수백만 개의 접속패드(122)가 재배선 될 수 있으며, 전기연결금속(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 상술한 코플레너한 면 상에 배치된 절연층(141)과 절연층(141) 상에 배치된 재배선층(142)과, 절연층(141)을 관통하며 재배선층(142)을 최상측 배선층(112d) 및 접속패드(112d)와 연결하는 접속비아(143)를 포함한다. 이와 유사하게 반복적으로, 절연층(141)과 재배선층(142)과 접속비아(143)가 더 배치될 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 갖는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142), 제4배선층(112d), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 접속비아(143)는 신호용 비아, 그라운드용 비아, 파워용 비아 등으로 기능할 수 있다. 접속비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 사용할 수 있다. 접속비아(143)는 금속물질로 충전된 필드 타입 수 있으며, 또는 금속물질이 비아홀의 벽을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 테이퍼 단면 형상 등을 가질 수 있다. 접속비아(143) 중 제4배선층(112d) 및 재배선층(142)을 연결하는 접속비아(143)와, 접속패드(122) 및 재배선층(142)을 연결하는 접속비아(143)는 높이가 실질적으로 동일할 수 있다. 즉, 절연층(141)이 코플레너한 평탄한 면에 형성되는바, 절연층(141)에 형성되는 같은 레벨의 접속비아(143)의 높이가 모두 실질적으로 동일할 수 있다. 한편, 반도체칩(120)이 베어 다이인 경우에는 접속비아(143)는 접속패드(122)와 물리적으로 접할 수 있다.
제1패시베이션층(151)은 부가적인 구성으로 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1패시베이션층(151)은 연결구조체(140) 상에 배치된다. 제1패시베이션층(151)은 연결구조체(140)의 최상측 재배선층(142)의 적어도 일부를 오픈시키는 개구부(151h)를 가질 수 있다. 이러한 개구부(151h)는 제1패시베이션층(151)에 수십 내지 수백만 개 형성될 수 있다. 제1패시베이션층(151)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 다른 공지의 솔더레지스트(Solder Resist)가 사용될 수도 있다.
제2패시베이션층(152)은 부가적인 구성으로 프레임(110)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제2패시베이션층(152)은 프레임(110)의 연결구조체(140)가 배치된 측의 반대측에 배치된다. 제2패시베이션층(152)은 프레임(110)의 최하측 배선층(112c)의 적어도 일부를 오픈시키는 개구부(152h)를 가질 수 있다. 이러한 개구부(152h)는 제2패시베이션층(152)에 수십 내지 수백만 개 형성될 수 있다. 제2패시베이션층(152)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 다른 공지의 솔더레지스트(Solder Resist)가 사용될 수도 있다. 제2패시베이션층(152)이 존재하는 경우, 관통홀(115H)은 제2패시베이션층(152) 역시 관통할 수 있으며, 관통홀(115H)의 제2패시베이션층(152)을 관통하는 영역은 봉합재(130)로 적어도 일부가 채워질 수 있다.
언더범프금속층(160)은 부가적인 구성으로 전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 제1패시베이션층(151)의 개구부(151h)를 통하여 오픈된 연결구조체(140)의 최상측 재배선층(142c)과 연결된다. 언더범프금속층(160)은 제1패시베이션층(151)의 개구부(151h)에 공지의 금속물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(170)는 부가적인 구성으로 팬-아웃 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 전기연결금속(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(170)는 저융점 금속, 예를 들면, 주석(Sn)을 포함하는 재료, 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(Cu pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결금속(170)가 솔더볼인 경우, 전기연결금속(170)는 언더범프금속층(160)의 제1패시베이션층(151)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
전기연결금속(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 리세스부(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 또한, 필요에 따라서는 리세스부(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체칩(120)을 배치할 수도 있다. 또한, 필요에 따라서는 리세스부(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다. 또한, 필요에 따라서는 제1 및 제2패시베이션층(151, 152) 표면 상에 수동부품, 예컨대 인덕터나 커패시터 등을 포함하는 표면실장(SMT) 부품을 배치할 수도 있다.
도 11 내지 도 13은 도 9의 팬-아웃 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다.
도 11을 참조하면, 먼저, 프레임(110)을 준비한다. 이때, 스타퍼층(112aM)에는 미리 예비 관통홀(115H')을 형성하여 둔다. 프레임(110)은 동박적층판(CCL: Copper Clad Laminated) 등을 이용하여 코어 절연층(111a)을 준비하고, 코어 절연층(111a)에 공지의 도금 공정을 이용하여 제1 및 제2배선층(112a, 112b)과 스타퍼층(112aM)과 제1접속비아층(113a)을 형성하고, 코어 절연층(111a)의 양면에 제1 및 제2빌드업 절연층(111b, 111c)을 형성하고, 제1 및 제2빌드업 절연층(111b, 111c)은 프리프레그나 ABF 등을 라미네이션하고 경화하는 방법으로 형성하고, 제1 및 제2빌드업 절연층(111b, 111c)에 각각 공지의 도금 공정을 이용하여 제3 및 제4배선층(112c, 112d)과 제2 및 제3접속비아층(113b, 113c)을 형성하여 준비할 수 있다. 다음으로, 일련의 과정으로 준비된 프레임(110) 상에 제4배선층(112d)을 덮는 드라이 필름(250)을 부착한다. 다음으로, 프레임(110)의 하측에 제2패시베이션층(152)이 형성된 캐리어(210)를 제3배선층(112c)이 제2패시베이션층(152)에 매립되도록 부착한다. 캐리어(210)는 코어층(미도시)과 금속층(미도시)과 이형층(미도시)과 금속층(미도시)이 이 순서로 적층된 형태로 구성될 수 있다.
도 12를 참조하면, 다음으로, 샌드 블라스트 등을 이용하여 코어 절연층(111a)과 제2빌드업 절연층(111c)을 관통하는 리세스부(110H)를 형성한다. 이때, 스타퍼층(112aM)은 스타퍼(stopper)로 기능하다. 또한, 스타퍼층(112aM)에 형성된 예비 관통홀(115')에 의하여 제1빌드업 절연층(111b)과 제2패시베이션층(152) 역시 관통되며 그 결과 관통홀(115H)이 형성된다. 이때, 캐리어(210)의 금속층(미도시)이 스타퍼로 기능할 수 있다. 다음으로, 드라이 필름(250)을 제거한다. 다음으로, 반도체칩(120)을 활성면이 테이프(220)에 부착된 상태로 반도체칩(120)을 리세스부(110H)에 배치한다. 반도체칩(120)은 테이프(220)에 부착되어 있는바, 비활성면이 스타퍼층(112aM)과 소정거리 이격된다. 테이프(220)은 프레임(110)의 최상측 배선층(112d)과 부착된다. 그 후, 캐리어(210)를 분리한다. 캐리어(210) 분리 후에 금속층(미도시)이 제2패시베이션층(152)의 하면에 남아 있을 수 있다.
도 13를 참조하면, 다음으로, 관통홀(115H)을 통하여 봉합재(130)를 주입하여 반도체칩(120)을 봉합한다. 다음으로, 테이프(220)를 분리한다. 필요에 따라서 제2패시베이션층(152)의 하면을 덮는 봉합재(130)를 그라인딩 공정 등으로 제거하며, 그 후 연결구조체(140)와 제1패시베이션층(151)과 언더범프금속(160)과 전기연결금속(170)을 형성하면, 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)가 제조될 수 있다. 연결구조체(140)는 PID 도포 등으로 절연층(141)을 형성하고, 포토비아를 형성한 후 도금으로 재배선층(142)과 접속비아(143)를 형성하는 과정을 반복하여 형성할 수 있으며, 제1패시베이션층(151)은 그 전구체를 라미네이션 후 경화 또는 도포 후 경화 등으로 형성할 수 있고, 언더범프금속(160)은 메탈화 공정으로 형성할 수 있고, 전기연결금속(170)은 솔더 등을 도포한 후 리플로우 공정으로 형성할 수 있다.
그 외에 다른 설명은 도 9 및 도 10을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 일례에 따른 팬-아웃 반도체 패키지(100A)에 있어서 제2패시베이션층(152)이 생략되며, 그 대신 봉합재(130)가 프레임(110)의 연결구조체(140)가 배치된 측의 반대측인 하측에 배치되어 프레임(110)을 덮는다. 즉, 봉합재(130)는 관통홀(115H)로부터 프레임(110H)의 하측까지 연장되어 배치된다. 이 경우, 후술하는 공정에서 알 수 있듯이, 상술한 프레임(110) 하측의 봉합재(130) 그라인딩 공정이 생략될 수 있으며, 또한 상술한 캐리어(210) 적층 공정도 생략될 수 있다. 봉합재(130)는 프레임(110)의 최하측 배선층인 제3배선층(112c)을 덮으며, 제3배선층(112c)의 적어도 일부를 오픈시키는 개구부(130h)를 가질 수 있다.
그 외에 다른 설명은 도 9 내지 도 13을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 15 및 도 16은 도 14의 팬-아웃 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다.
도 15를 참조하면, 먼저, 프레임(110)을 준비한다. 이때, 스타퍼층(112aM)에는 미리 예비 관통홀(115H')을 형성하여 둔다. 다음으로, 프레임(110) 상에 제4배선층(112d)을 덮는 드라이 필름(250)을 부착한다. 다음으로, 샌드 블라스트 등을 이용하여 코어 절연층(111a)과 제2빌드업 절연층(111c)을 관통하는 리세스부(110H)를 형성한다. 이때, 스타퍼층(112aM)은 스타퍼(stopper)로 기능하다. 또한, 스타퍼층(112aM)에 형성된 예비 관통홀(115')에 의하여 제1빌드업 절연층(111b) 역시 관통되며 그 결과 관통홀(115H)이 형성된다.
도 16을 참조하면, 다음으로, 드라이 필름(250)을 제거한다. 다음으로, 반도체칩(120)을 활성면이 테이프(220)에 부착된 상태로 반도체칩(120)을 리세스부(110H)에 배치한다. 반도체칩(120)은 테이프(220)에 부착되어 있는바, 비활성면이 스타퍼층(112aM)과 소정거리 이격된다. 테이프(220)은 프레임(110)의 최상측 배선층(112d)과 부착된다. 다음으로, 관통홀(115H)을 통하여 봉합재(130)를 주입하여 반도체칩(120)을 봉합한다. 봉합재(130)는 프레임(110)의 하측을 덮을 정도로, 즉 제3배선층(112c)을 매립하도록 형성한다. 그 후, 테이프(220)를 분리한다. 그 후 연결구조체(140)와 제1패시베이션층(151)과 언더범프금속(160)과 전기연결금속(170)을 형성하며, 개구부(130h) 등을 형성하면, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B)가 제조될 수 있다.
그 외에 다른 설명은 도 9 내지 도 14를 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 다른 일례에 따른 팬-아웃 반도체 패키지(100B)에 있어서 관통홀(115H)이 봉합재(130)가 아닌 금속물질로 적어도 일부가 채워지며, 그 결과 금속층(115)이 형성된다. 금속층(115)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 포함할 수 있다. 관통홀(115H)은 반도체칩(120)의 비활성면 및 스타퍼층(112aM) 사이의 봉합재(130)를 관통하도록 연장되어 반도체칩(120)의 비활성면을 오픈시킬 수 있으며, 관통홀(115)의 반도체칩(120)의 비활성면 및 스타퍼층(112aM) 사이의 봉합재(130)를 관통하는 영역은 금속층(115), 즉 금속물질로 적어도 일부가 채워질 수 있다. 그 결과, 금속층(115), 즉 금속물질은 반도체칩(120)의 비활성면과 물리적으로 접할 수 있다. 봉합재(130)는 프레임(110)의 연결구조체(140)가 배치된 측의 반대측인 하측에 배치되어 프레임(110)을 덮을 수 있으며, 금속층(115), 즉 금속물질은 프레임(110)의 연결구조체(140)가 배치된 측의 반대측인 하측을 덮는 봉합재(130) 영역을 덮도록 관통홀(115H)로부터 연장되어 배치될 수 있다. 이와 같이 관통홀(115H)이 금속물질로 채워져 금속층(115)이 형성되며, 필요에 따라서 금속층(115)이 더 연장 배치됨으로써, 우수한 방열 효과와 우수한 전자파 차폐 효과를 기대할 수 있다.
그 외에 다른 설명은 도 9 내지 도 16을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 18 내지 도 20은 도 17의 팬-아웃 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다.
도 18을 참조하면, 먼저, 프레임(110)을 준비한다. 이때, 스타퍼층(112aM)에는 미리 예비 관통홀(115H')을 형성하여 둔다. 다음으로, 프레임(110) 상에 제4배선층(112d)을 덮는 드라이 필름(250)을 부착한다. 다음으로, 샌드 블라스트 등을 이용하여 코어 절연층(111a)과 제2빌드업 절연층(111c)을 관통하는 리세스부(110H)를 형성한다. 이때, 스타퍼층(112aM)은 스타퍼(stopper)로 기능하다. 또한, 스타퍼층(112aM)에 형성된 예비 관통홀(115')에 의하여 제1빌드업 절연층(111b) 역시 관통되며 그 결과 관통홀(115H)이 형성된다.
도 19를 참조하면, 다음으로, 드라이 필름(250)을 제거한다. 다음으로, 반도체칩(120)을 활성면이 테이프(220)에 부착된 상태로 반도체칩(120)을 리세스부(110H)에 배치한다. 반도체칩(120)은 테이프(220)에 부착되어 있는바, 비활성면이 스타퍼층(112aM)과 소정거리 이격된다. 테이프(220)은 프레임(110)의 최상측 배선층(112d)과 부착된다. 다음으로, 관통홀(115H)을 통하여 봉합재(130)를 주입하여 반도체칩(120)을 봉합한다. 봉합재(130)는 프레임(110)의 하측을 덮을 정도로, 즉 제3배선층(112c)을 매립하도록 형성한다.
도 20을 참조하면, 다음으로, 반도체칩(120)의 비활성면 하측의 봉합재(130)를 가공하여, 관통홀(110H)을 연장시킨다. 연장된 관통홀(110H)은 반도체칩(120)의 비활성면을 오픈시킬 수 있다. 이때, 봉합재(130)가 PIE를 포함하는 경우에는 노광 및 현상을 통하여 보다 용이하게 가공이 가능하다. 다음으로, 스퍼터로 오픈된 비활성면과 관통홀(110H)의 벽면과 봉합재(130)의 하면에 티타늄(Ti)/구리(Cu) 등의 시드층을 형성하고, 구리(Cu) 전해도금 등으로 시드층 상에 도금층을 형성하여, 금속층(115)을 형성한다. 그 후, 테이프(220)를 분리한다. 그 후 연결구조체(140)와 제1패시베이션층(151)과 언더범프금속(160)과 전기연결금속(170)을 형성하면, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100C)가 제조될 수 있다.
그 외에 다른 설명은 도 9 내지 도 17을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
본 개시에서 코플레너라는 표현은 완전히 동일한 레벨에 위치하는 것뿐만 아니라, 실질적으로 동일한 레벨에 위치하는 것을 포함하여 의미한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 서로 전기적으로 연결된 복수의 배선층을 포함하며, 바닥면에 스타퍼층이 배치된 리세스부 및 상기 스타퍼층을 관통하는 관통홀을 갖는 프레임;
    접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 마주하도록 상기 리세스부에 배치된 반도체칩;
    상기 프레임 및 상기 반도체칩의 비활성면 각각의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및
    상기 프레임 및 상기 반도체칩의 활성면 상에 배치되며, 상기 복수의 배선층 및 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하는,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체칩은 상기 비활성면이 상기 스타퍼층과 마주하되 상기 스타퍼층과 소정거리 이격되도록 상기 리세스부에 배치된,
    팬-아웃 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 복수의 배선층 중 상기 연결구조체와 접하는 배선층의 상기 연결구조체와 접하는 면과, 상기 봉합재의 상기 연결구조체와 접하는 면과, 상기 반도체칩의 상기 연결구조체와 접하는 활성면은, 서로 코플레너(Coplanar)한,
    팬-아웃 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 연결구조체는 상기 코플레너한 면 상에 배치된 절연층, 상기 절연층 상에 배치된 상기 재배선층, 상기 절연층을 관통하며 상기 재배선층을 상기 복수의 배선층과 전기적으로 연결하는 제1접속비아, 및 상기 절연층을 관통하며 상기 재배선층을 상기 접속패드와 전기적으로 연결하는 제2접속비아를 포함하며,
    상기 제1 및 제2접속비아는 높이가 실질적으로 동일한,
    팬-아웃 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 접속패드는 상기 제2접속비아와 물리적으로 접하는,
    팬-아웃 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 프레임은 코어 절연층, 상기 코어 절연층의 일측에 배치되며 상기 스타퍼층을 덮는 한층 이상의 제1빌드업 절연층, 및 상기 코어 절연층의 타측에 배치된 한층 이상의 제2빌드업 절연층을 포함하며,
    상기 관통홀은 상기 제1빌드업 절연층을 관통하며,
    상기 코어 절연층은 상기 제1 및 제2빌드업 절연층 각각 보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 프레임은 상기 코어 절연층을 관통하는 제1접속비아층, 상기 한층 이상의 제1빌드업 절연층을 각각 관통하는 한층 이상의 제2접속비아층, 상기 한층 이상의 제2빌드업 절연층을 각각 관통하는 한층 이상의 제3접속비아층을 더 포함하며,
    상기 복수의 배선층은 상기 제1 내지 제3접속비아층을 통하여 서로 전기적으로 연결되며,
    상기 제2접속비아층 각각의 접속비아와 상기 제3접속비아층 각각의 접속비아는 서로 반대 방향으로 테이퍼진,
    팬-아웃 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 관통홀은 상기 봉합재로 적어도 일부가 채워진,
    팬-아웃 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 프레임의 상기 연결구조체가 배치된 측의 반대측 상에 배치된 패시베이션층; 을 더 포함하며,
    상기 관통홀은 상기 패시베이션층을 관통하도록 연장되며,
    상기 관통홀의 상기 패시베이션층을 관통하는 영역은 상기 봉합재로 적어도 일부가 채워진,
    팬-아웃 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 봉합재는 상기 프레임의 상기 연결구조체가 배치된 측의 반대측을 덮도록 상기 관통홀로부터 연장되어 배치된,
    팬-아웃 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 관통홀은 금속물질로 적어도 일부가 채워진,
    팬-아웃 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 관통홀은 상기 반도체칩의 비활성면 및 상기 스타퍼층 사이의 봉합재를 관통하도록 연장되어, 상기 반도체칩의 비활성면을 오픈시키며,
    상기 관통홀의 상기 반도체칩의 비활성면 및 상기 스타퍼층 사이의 봉합재를 관통하는 영역은 상기 금속물질로 적어도 일부가 채워지며,
    상기 금속물질은 상기 반도체칩의 비활성면과 물리적으로 접하는,
    팬-아웃 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 봉합재는 상기 프레임의 상기 연결구조체가 배치된 측의 반대측을 덮으며, 상기 금속물질은 상기 프레임의 상기 연결구조체가 배치된 측의 반대측을 덮는 상기 봉합재의 영역을 덮도록 상기 관통홀로부터 연장되어 배치된,
    팬-아웃 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 리세스부의 벽면은 경사진,
    팬-아웃 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 스타퍼층은 금속층인,
    팬-아웃 반도체 패키지.
  16. 제 1 항에 있어서,
    상기 복수의 배선층 중 적어도 한 층은 상기 스타퍼층 보다 하측에 배치된,
    팬-아웃 반도체 패키지.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102513086B1 (ko) * 2018-10-01 2023-03-23 삼성전자주식회사 반도체 패키지
US20200211980A1 (en) * 2018-12-27 2020-07-02 Powertech Technology Inc. Fan-out package with warpage reduction and manufacturing method thereof
KR102595865B1 (ko) * 2019-03-04 2023-10-30 삼성전자주식회사 하이브리드 인터포저를 갖는 반도체 패키지
US11201110B2 (en) * 2019-07-31 2021-12-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package with conductive pillars and method for manufacturing the same
KR20210076583A (ko) * 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210131477A (ko) * 2020-04-23 2021-11-03 삼성전자주식회사 반도체 장치
US11824031B2 (en) * 2020-06-10 2023-11-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure with dielectric structure covering upper surface of chip
US20220084914A1 (en) * 2020-09-16 2022-03-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure
EP4276887A1 (en) * 2022-05-13 2023-11-15 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Ic substrate with support structure and functional inlays therein

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274034A (ja) * 2000-01-20 2001-10-05 Shinko Electric Ind Co Ltd 電子部品パッケージ
KR20130077034A (ko) * 2011-12-29 2013-07-09 주식회사 네패스 반도체 패키지 및 그 제조 방법
JP5901991B2 (ja) * 2012-02-20 2016-04-13 新光電気工業株式会社 電子部品パッケージ及びその製造方法
JP2018523315A (ja) * 2015-08-11 2018-08-16 華天科技（昆山）電子有限公司Ｈｕａｔｉａｎ Ｔｅｃｈｎｏｌｏｇｙ （Ｋｕｎｓｈａｎ） Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS591991A (ja) 1982-06-25 1984-01-07 Babcock Hitachi Kk ヒ−トパイプ
US9911700B2 (en) * 2016-01-26 2018-03-06 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Embedded packages
US10276467B2 (en) * 2016-03-25 2019-04-30 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102012443B1 (ko) * 2016-09-21 2019-08-20 삼성전자주식회사 팬-아웃 반도체 패키지
KR102073294B1 (ko) * 2016-09-29 2020-02-04 삼성전자주식회사 팬-아웃 반도체 패키지
KR102004801B1 (ko) * 2016-11-17 2019-07-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR101982049B1 (ko) * 2016-11-23 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274034A (ja) * 2000-01-20 2001-10-05 Shinko Electric Ind Co Ltd 電子部品パッケージ
KR20130077034A (ko) * 2011-12-29 2013-07-09 주식회사 네패스 반도체 패키지 및 그 제조 방법
JP5901991B2 (ja) * 2012-02-20 2016-04-13 新光電気工業株式会社 電子部品パッケージ及びその製造方法
JP2018523315A (ja) * 2015-08-11 2018-08-16 華天科技（昆山）電子有限公司Ｈｕａｔｉａｎ Ｔｅｃｈｎｏｌｏｇｙ （Ｋｕｎｓｈａｎ） Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法

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