CN112490185A - 一种芯片封装方法 - Google Patents
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Abstract
本申请公开了一种芯片封装方法，属于半导体技术领域。所述芯片封装方法包括：将多个第一连接体间隔排布于第一载板上，其中，第一连接体包括连接芯片和表面设置有凹槽的封装基板，连接芯片的非功能面固定于凹槽的底部；分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与连接芯片电连接，并使第一主芯片和第二主芯片的位于非信号传输区的焊盘与封装基板电连接，其中，第一主芯片和第二主芯片同层设置，且第一主芯片和第二主芯片的信号传输区相邻设置。本申请提供的芯片封装方法，能够提高封装器件的性能，降低封装成本。
Description
技术领域
本申请涉及半导体技术领域，特别是涉及一种芯片封装方法。
背景技术
现有的基于聚合物的2D封装技术是最基本、应用最广泛的封装形式，技术成熟，成本也较低，但是没有第三方向的连接，且线宽较大。近期发展起来的基于硅中介板的封装技术线宽较小，形成的封装器件的电性能和热传导性能均表现优异，但是成本较高，且硅材料脆性较高，导致封装器件的稳定性较低。因此，需要结合现有封装技术的优点，发展一种新的封装技术，能够降低成本，且形成的封装器件的性能优异。
发明内容
本申请主要解决的技术问题是提供一种芯片封装方法，能够降低封装成本，提高封装器件的性能。
为解决上述技术问题，本申请采用的一个技术方案是：
提供一种芯片封装方法，包括：将多个第一连接体间隔排布于第一载板上，其中，所述第一连接体包括连接芯片和表面设置有凹槽的封装基板，所述连接芯片的非功能面固定于所述凹槽的底部；分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接，并使所述第一主芯片和所述第二主芯片的位于非信号传输区的焊盘与所述封装基板电连接，其中，所述第一主芯片和所述第二主芯片同层设置，且所述第一主芯片和所述第二主芯片的信号传输区相邻设置。
其中，所述将多个第一连接体排布于第一载板上的步骤之前，还包括：提供带有多个凹槽的封装基板，所述多个凹槽间隔排布于所述封装基板的一侧表面；在每个所述凹槽的底部黏贴一个所述连接芯片；切割掉相邻所述凹槽之间的区域，以获得多个所述第一连接体，其中，所述第一连接体包含单个所述连接芯片。
其中，所述提供带有多个凹槽的封装基板的步骤，包括：使用预设的模具制备带有多个所述凹槽的所述封装基板；或者，在表面平整的所述封装基板一侧表面刻蚀形成多个所述凹槽。
其中，所述分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接的步骤之前，还包括：提供圆片，所述圆片包括多个阵列排布的所述第一主芯片或所述第二主芯片；在所述圆片的功能面上非信号传输区的焊盘位置处形成第一导电柱，以及在所述圆片的功能面上信号传输区的焊盘位置处形成第二导电柱；***所述圆片，以获得功能面上形成有所述第一导电柱和所述第二导电柱的单颗所述第一主芯片或所述第二主芯片。
其中，所述第一导电柱的高度大于或等于所述第二导电柱的高度。
其中，所述分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接的步骤之前，还包括：将所述第一主芯片和所述第二主芯片的非功能面依次间隔黏贴于第二载板上，且相邻的一组所述第一主芯片和所述第二主芯片的信号传输区相邻设置；所述分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接的步骤之后，还包括：移除所述第二载板。
其中，所述分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接，并使所述第一主芯片和所述第二主芯片的位于非信号传输区的焊盘与所述封装基板电连接，之后，所述第一主芯片的功能面与所述封装基板设置有所述凹槽一侧表面的距离小于所述第一主芯片的功能面与所述连接芯片的非功能面之间的距离。
其中，所述分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接，并使所述第一主芯片和所述第二主芯片的位于非信号传输区的焊盘与所述封装基板电连接的步骤之后，还包括：在所述第一主芯片和所述第二主芯片的功能面与所述封装基板之间形成底填胶。
其中，所述分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接，并使所述第一主芯片和所述第二主芯片的位于非信号传输区的焊盘与所述封装基板电连接的步骤之后，还包括：在所述第一载板设置有所述第一连接体的一侧表面形成塑封层，所述塑封层连续覆盖所有所述第一连接体、以及所述第一主芯片和所述第二主芯片的至少部分侧面；移除所述第一载板。
其中，所述移除所述第一载板的步骤之后，还包括：切割掉相邻所述第一连接体之间的区域，以获得包含单个所述第一连接体的封装器件；和/或，在所述封装基板背离所述第一主芯片的一侧表面形成导电焊球。
本申请的有益效果是：区别于现有技术的情况，本申请提供的芯片封装方法对于主芯片的信号传输区和非信号传输区采用不同的连接方式：对于信号传输区，采用连接芯片连接两个主芯片，提高主芯片之间的信号传输速率，提高封装器件的性能；对于非信号传输区，采用常规方式与封装基板连接，能够降低封装成本。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为本申请芯片封装方法一实施方式的流程示意图；
图2为图1中步骤S101对应的一实施方式的结构示意图；
图3为图1中步骤S101之前包括的步骤一实施方式的流程示意图；
图4a为图3中步骤S201对应的一实施方式的结构示意图；
图4b为图3中步骤S202对应的一实施方式的结构示意图；
图5为图1中步骤S102一实施方式对应的结构示意图；
图6为图1中步骤S102之前包括的步骤一实施方式的流程示意图；
图7a为图6中步骤S301对应的一实施方式的结构示意图；
图7b为图6中步骤S302对应的一实施方式的结构示意图；
图8为图1中步骤S102一实施方式的流程示意图；
图9a为图8中步骤S401对应的一实施方式的结构示意图；
图9b为图8中步骤S402对应的一实施方式的结构示意图；
图10为图1中步骤S102之后包括的步骤对应的一实施方式的结构示意图；
图11为图1中步骤S102之后包括的步骤一实施方式的流程示意图；
图12a为图11中步骤S501对应的一实施方式的结构示意图；
图12b为图11中步骤S502对应的一实施方式的结构示意图；
图13为图11中步骤S502之后包括的步骤对应的一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
请参阅图1，图1为本申请芯片封装方法一实施方式的流程示意图，该芯片封装方法包括如下步骤：
步骤S101，将多个第一连接体间隔排布于第一载板上，其中，第一连接体包括连接芯片和表面设置有凹槽的封装基板，连接芯片的非功能面固定于凹槽的底部。
具体地，请参阅图2，图2为图1中步骤S101对应的一实施方式的结构示意图，本实施方式首先将多个第一连接体10间隔排布于第一载板20上，其中，第一连接体10包括连接芯片11和表面设置有凹槽(未标示)的封装基板12，连接芯片11的非功能面固定于凹槽的底部。连接芯片11的功能面上设置有与其他芯片或器件互连的焊盘。由于封装基板12的表面设置有凹槽，连接芯片11至少部分位于凹槽内，图2中示意性画出连接芯片11全部位于凹槽内的情况。
进一步地，请参阅图3，图3为图1中步骤S101之前包括的步骤一实施方式的流程示意图，在上述步骤S101之前，即在将多个第一连接体间隔排布于第一载板上之前，还包括如下步骤：
步骤S201，提供带有多个凹槽的封装基板，多个凹槽间隔排布于封装基板的一侧表面。
具体地，请参阅图4a，图4a为图3中步骤S201对应的一实施方式的结构示意图。本实施方式首先提供带有多个凹槽的封装基板12，这多个凹槽间隔排布于封装基板12的一侧表面，即图4a中封装基板12朝上的一侧表面，图4a示意性画出2个凹槽的情况。
其中，为了形成带有多个凹槽的封装基板，可以使用预设的模具制备带有多个凹槽的封装基板，根据所需凹槽的尺寸设计模具的尺寸，在封装基板的制备过程中利用模具形成凹槽。也可以在表面平整的封装基板一侧表面刻蚀形成多个凹槽。
步骤S202，在每个凹槽的底部黏贴一个连接芯片。
具体地，请结合图4a参阅图4b，图4b为图3中步骤S202对应的一实施方式的结构示意图。提供带有多个凹槽的封装基板12之后，本实施方式在每个凹槽的底部黏贴一个连接芯片11。具体可使用双面胶等可移除胶将连接芯片11黏贴在凹槽底部。
步骤S203，切割掉相邻凹槽之间的区域，以获得多个第一连接体，其中，第一连接体包含单个连接芯片。
具体地，请结合参阅图4b和图2，沿图4b中虚线L切割掉相邻凹槽之间的区域，获得多个如图2所示的第一连接体10，其中，第一连接体10包含单个连接芯片11。
本实施方式通过切割掉封装基板上相邻凹槽之间的区域，获得多个第一连接体，可以灵活应用带有单个凹槽封装基板，例如不同的凹槽按照实际需求搭配不同的连接芯片，例如将多个第一连接体按照实际需求进行重新排列等等。一方面，连接芯片位于凹槽内，整体器件的结构更加稳定，另一方面，节约了成本。
步骤S102，分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与连接芯片电连接，并使第一主芯片和第二主芯片的位于非信号传输区的焊盘与封装基板电连接，其中，第一主芯片和第二主芯片同层设置，且第一主芯片和第二主芯片的信号传输区相邻设置。
具体地，请参阅图5，图5为图1中步骤S102一实施方式对应的结构示意图。将多个第一连接体10间隔排布于第一载板20上之后，分别将第一主芯片30和第二主芯片40的位于信号传输区A的焊盘与连接芯片11电连接，并使第一主芯片30和第二主芯片40的位于非信号传输区B的焊盘与封装基板12电连接，其中，第一主芯片30和第二主芯片40同层设置，且第一主芯片30和第二主芯片40的信号传输区A相邻设置。
如前所述，连接芯片11的功能面上设置有与其他芯片或器件互连的焊盘，因此可以通过焊料、导电柱等方式将第一主芯片30和第二主芯片40的位于信号传输区A的焊盘与连接芯片11功能面上的焊盘进行电连接。同时，封装基板12内部具有功能电路，其表面外露有电连接点(图未示)，将第一主芯片30和第二主芯片40同层排布并与连接芯片11电连接的同时，同样也通过焊料、导电柱等方式将第一主芯片30和第二主芯片40的位于非信号传输区B的焊盘与封装基板12表面外露的电连接点进行电连接。
其中，在将第一主芯片30和第二主芯片40与第一连接体10电连接之后，第一主芯片30的功能面与封装基板12设置有凹槽一侧表面的距离h1小于第一主芯片30的功能面与连接芯片11的非功能面之间的距离h2。
此外，上述第一主芯片30可以为CPU等，第二主芯片40可以为GPU等，一个第一主芯片30可以与至少一个第二主芯片40通过连接芯片11电连接。例如，第一主芯片30的四个角部均设置有信号传输区焊盘，此时一个第一主芯片30对应的第二主芯片40的个数可以为四个，四个第二主芯片40的芯片类型可以相同或者不同。
本实施方式对于第一主芯片和第二主芯片的信号传输区和非信号传输区采用不同的连接方式：对于信号传输区，采用连接芯片连接两个主芯片，提高主芯片之间的信号传输速率，提高封装器件的性能；对于非信号传输区，采用常规方式与封装基板连接，能够降低封装成本。
进一步地，请参阅图6，图6为图1中步骤S102之前包括的步骤一实施方式的流程示意图，即分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与连接芯片电连接之前，还包括如下步骤。
步骤S301，提供圆片，圆片包括多个阵列排布的第一主芯片或第二主芯片。
具体地，请参阅图7a，图7a为图6中步骤S301对应的一实施方式的结构示意图。本实施方式提供的圆片为晶圆厂直接加工而成的圆片，包括多个阵列排列的第一主芯片30或者第二主芯片40，图中示意性地画出圆片中连在一起的相邻两个第一主芯片30的情况，相邻的两个第一主芯片30之间的区域为***圆片时的切割道。
步骤S302，在圆片的功能面上非信号传输区的焊盘位置处形成第一导电柱，以及在圆片的功能面上信号传输区的焊盘位置处形成第二导电柱。优选地，第一导电柱的高度大于或等于第二导电柱的高度。
具体地，请结合图7a参阅图7b，图7b为图6中步骤S302对应的一实施方式的结构示意图。继续以第一主芯片30为例，在圆片中第一主芯片30的功能面上非信号传输区B的焊盘位置处形成第一导电柱31，以及在信号传输区A的焊盘位置处形成第二导电柱32。优选地，第一导电柱31的高度大于或等于第二导电柱32的高度，第一导电柱31和第二导电柱32的高度需要预先设定，以使第一主芯片30和第二主芯片40的位于信号传输区A的焊盘与连接芯片11电连接时，位于非信号传输区B的焊盘正好与封装基板12电连接，图7b示意性画出第一导电柱31和第二导电柱32的高度相等的情况。
此外，形成第一导电柱31和第二导电柱32的时间节点无先后限制。第一导电柱31和第二导电柱32的材质为含铜的合金，其可通过电镀等方式形成。例如，可以先在晶圆的表面形成图案化的掩膜层，掩膜层上设置有过孔，然后在过孔内形成第一导电柱31或者第二导电柱32，最后去除掩膜层。
步骤S303，***圆片，以获得功能面上形成有第一导电柱和第二导电柱的单颗第一主芯片或第二主芯片。
请继续参阅图7b和图5，沿图7b中虚线M所在的切割道***圆片之后，获得如图5所示的功能面上形成有第一导电柱31和第二导电柱32的单颗第一主芯片30或者第二主芯片40。
本实施方式通过在圆片上预先形成第一导电柱和第二导电柱，然后***圆片的方式获得功能面上形成有第一导电柱和第二导电柱的单颗第一主芯片或第二主芯片，使得第一主芯片和第二主芯片与连接芯片和封装基板之间的电连接更加稳定，能够提升器件的可靠性。
在一些实施方式中，请参阅图8，图8为图1中步骤S102一实施方式的流程示意图，可能通过如下步骤将将第一主芯片和第二主芯片同层并排设置在第一连接体的一侧。
步骤S401，将第一主芯片和第二主芯片的非功能面依次间隔黏贴于第二载板上，且相邻的一组第一主芯片和第二主芯片的信号传输区相邻设置。
具体地，请参阅图9a，图9a为图8中步骤S401对应的一实施方式的结构示意图。将形成有第一导电柱31和第二导电柱32的第一主芯片30和第二主芯片40的非功能面依次间隔黏贴于第二载板50上，其中，相邻的一组第一主芯片30和第二主芯片40的信号传输区A相邻设置。具体可采用双面胶等可剥离胶将第一主芯片30和第二主芯片40与第二载板50黏贴。图9a示意性画出第二载板50上设置有两组第一主芯片30和第二主芯片40的情况。
步骤S402，分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与连接芯片电连接，并使第一主芯片和第二主芯片的位于非信号传输区的焊盘与封装基板电连接。
具体地，请结合图2和图9a参阅图9b，图9b为图8中步骤S402对应的一实施方式的结构示意图。将图9a所示结构整体翻转之后与图2所示的第一连接体10对准，分别将第一主芯片30和第二主芯片40的位于信号传输区A的焊盘与连接芯片11电连接，并使第一主芯片30和第二主芯片40的位于非信号传输区B的焊盘与封装基板12电连接。为了使连接更加稳定，可以在第一导电柱31和第二导电柱32与封装基板12或者连接芯片11的连接处形成焊料。
步骤S403，移除第二载板。
请结合参阅图9b和图5，移除图9b所示结构中的第二载板50之后，得到如图5所示的结构，此时，第一主芯片30和第二主芯片40同层设置，且与同一个连接芯片11电连接的第一主芯片30和第二主芯片40的信号传输区A相邻设置。
本实施方式通过将第一主芯片和第二主芯片按照设计需求黏贴在第二载板上，便于将两者与第一连接体连接，生产过程操作方便，生产效率高。
在其他实施方式中，也可以不执行上述预先在圆片上形成第一导电柱和第二导电柱的步骤，而是在将第一主芯片和第二主芯片按照设计需求黏贴在第二载板上之后，再形成第一导电柱和第二导电柱，然后直接与第一连接体电连接，再移除第二载板。
另外，请继续参阅图4b，在将连接芯片11设置于封装基板12的凹槽之前或者之后，还可以在连接芯片11功能面上的焊盘位置处形成第三导电柱13，使连接芯片11通过第三导电柱13和第二导电柱32与第一主芯片30和第二主芯片40实现电连接。第三导电柱13的材质和形成方式与第一导电柱31相似，在此不再赘述。在其他实施方式中，也可以不形成第三导电柱13，直接通过焊料使第二导电柱32与连接芯片11的焊盘电连接，同样能够使第一主芯片30通过连接芯片11与第二主芯片40实现信号传输。
进一步地，请结合图5参阅图10，图10为图1中步骤S102之后包括的步骤对应的一实施方式的结构示意图，本实施方式在图5所示结构的基础上，在第一主芯片30和第二主芯片40的功能面与封装基板12之间形成底填胶14，底填胶14可以对第一导电柱31、第二导电柱32、第三导电柱13以及连接芯片11起到保护作用，使第一主芯片30和第二主芯片40与第一连接体10之间的连接更加稳固。
进一步地，请参阅图11，图11为图1中步骤S102之后包括的步骤一实施方式的流程示意图，本实施方式在将第一主芯片和第二主芯片与第一连接体连接之后，还包括如下步骤。
步骤S501，在第一载板设置有第一连接体的一侧表面形成塑封层，塑封层连续覆盖所有第一连接体、以及第一主芯片和第二主芯片的至少部分侧面。
具体地，请结合图5参阅图12a，图12a为图11中步骤S501对应的一实施方式的结构示意图。本实施方式在图5所示结构的基础上，在第一载板20设置有第一连接体10的一侧表面形成塑封层15，塑封层15连续覆盖所有第一连接体10、以及第一主芯片30和第二主芯片40的至少部分侧面。塑封层15的材质可以为环氧树脂等，能够进一步保护整个封装器件，使整个封装器件的结构更加稳固。具体可以先在第一载板20上形成塑封层15，使其覆盖第一主芯片30和第二主芯片40的非功能面，然后对塑封层15远离第一载板20的一侧表面进行研磨处理，使其表面平整。第一主芯片30和第二主芯片40的非功能面可以从塑封层15中露出，也可以不露出。图12a示意性画出塑封层15覆盖第一主芯片30和第二主芯片40的全部侧面和非功能面的情况，即第一主芯片30和第二主芯片40的非功能面不露出。
步骤S502，移除第一载板。
具体地，请结合图12a参阅图12b，图12b为图11中步骤S502对应的一实施方式的结构示意图。形成塑封层15之后，将第一载板20移除，得到如图12b所示的包含多个第一连接体10的封装器件。
本实施方式最后形成的封装器件中，第一主芯片和第二主芯片的信号传输区采用连接芯片进行连接，能够提高主芯片之间的信号传输速率，提高封装器件的性能；非信号传输区则采用普通的导电柱与封装基板连接，能够降低封装成本。
在其他实施方式中，也可以在图10所示结构的基础上继续执行上述步骤S501-S502，即形成同时包含有底填胶和塑封层的封装器件。
进一步地，请结合图12b参阅图13，图13为图11中步骤S502之后包括的步骤对应的一实施方式的结构示意图。本实施方式在移除第一载板之后，还包括如下步骤：
切割掉相邻第一连接体之间的区域，以获得包含单个第一连接体的封装器件；和/或，在封装基板背离第一主芯片的一侧表面形成导电焊球。
沿图12b中虚线N切割掉相邻第一连接体10之间的区域，以获得如图13所示的包含单个第一连接体10的封装器件。
进一步地，请继续参阅图13，还可以在封装基板12背离第一主芯片30的一侧表面形成导电焊球16，以使上述封装器件能够通过导电焊球16与其他器件或者电路板进行电连接。
本实施方式最后形成的封装器件中，第一主芯片和第二主芯片的信号传输区采用连接芯片进行连接，能够提高主芯片之间的信号传输速率，提高封装器件的性能；非信号传输区则采用普通的导电柱与封装基板连接，能够降低封装成本。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种芯片封装方法，其特征在于，包括：
将多个第一连接体间隔排布于第一载板上，其中，所述第一连接体包括连接芯片和表面设置有凹槽的封装基板，所述连接芯片的非功能面固定于所述凹槽的底部；
分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接，并使所述第一主芯片和所述第二主芯片的位于非信号传输区的焊盘与所述封装基板电连接，其中，所述第一主芯片和所述第二主芯片同层设置，且所述第一主芯片和所述第二主芯片的信号传输区相邻设置。
2.根据权利要求1所述的芯片封装方法，其特征在于，所述将多个第一连接体排布于第一载板上的步骤之前，还包括：
提供带有多个凹槽的封装基板，所述多个凹槽间隔排布于所述封装基板的一侧表面；
在每个所述凹槽的底部黏贴一个所述连接芯片；
切割掉相邻所述凹槽之间的区域，以获得多个所述第一连接体，其中，所述第一连接体包含单个所述连接芯片。
3.根据权利要求2所述的芯片封装方法，其特征在于，所述提供带有多个凹槽的封装基板的步骤，包括：
使用预设的模具制备带有多个所述凹槽的所述封装基板；或者，
在表面平整的所述封装基板一侧表面刻蚀形成多个所述凹槽。
4.根据权利要求1所述的芯片封装方法，其特征在于，所述分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接的步骤之前，还包括：
提供圆片，所述圆片包括多个阵列排布的所述第一主芯片或所述第二主芯片；
在所述圆片的功能面上非信号传输区的焊盘位置处形成第一导电柱，以及在所述圆片的功能面上信号传输区的焊盘位置处形成第二导电柱；
***所述圆片，以获得功能面上形成有所述第一导电柱和所述第二导电柱的单颗所述第一主芯片或所述第二主芯片。
5.根据权利要求4所述的芯片封装方法，其特征在于，
所述第一导电柱的高度大于或等于所述第二导电柱的高度。
6.根据权利要求1或4所述的芯片封装方法，其特征在于，
所述分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接的步骤之前，还包括：
将所述第一主芯片和所述第二主芯片的非功能面依次间隔黏贴于第二载板上，且相邻的一组所述第一主芯片和所述第二主芯片的信号传输区相邻设置；
所述分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接的步骤之后，还包括：
移除所述第二载板。
7.根据权利要求1所述的芯片封装方法，其特征在于，
所述分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接，并使所述第一主芯片和所述第二主芯片的位于非信号传输区的焊盘与所述封装基板电连接，之后，所述第一主芯片的功能面与所述封装基板设置有所述凹槽一侧表面的距离小于所述第一主芯片的功能面与所述连接芯片的非功能面之间的距离。
8.根据权利要求1-4任一项所述的芯片封装方法，其特征在于，所述分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接，并使所述第一主芯片和所述第二主芯片的位于非信号传输区的焊盘与所述封装基板电连接的步骤之后，还包括：
在所述第一主芯片和所述第二主芯片的功能面与所述封装基板之间形成底填胶。
9.根据权利要求1-4任一项所述的芯片封装方法，其特征在于，所述分别将第一主芯片和第二主芯片的位于信号传输区的焊盘与所述连接芯片电连接，并使所述第一主芯片和所述第二主芯片的位于非信号传输区的焊盘与所述封装基板电连接的步骤之后，还包括：
在所述第一载板设置有所述第一连接体的一侧表面形成塑封层，所述塑封层连续覆盖所有所述第一连接体、以及所述第一主芯片和所述第二主芯片的至少部分侧面；
移除所述第一载板。
10.根据权利要求9所述的芯片封装方法，其特征在于，所述移除所述第一载板的步骤之后，还包括：
切割掉相邻所述第一连接体之间的区域，以获得包含单个所述第一连接体的封装器件；和/或，
在所述封装基板背离所述第一主芯片的一侧表面形成导电焊球。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011344880.6A CN112490185A (zh) | 2020-11-25 | 2020-11-25 | 一种芯片封装方法 |
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| CN112490185A true CN112490185A (zh) | 2021-03-12 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2020
- 2020-11-25 CN CN202011344880.6A patent/CN112490185A/zh active Pending
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