JP7251276B2 - 駆動回路 - Google Patents
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Description
図1から図4は、第1実施形態の説明図を示している。図1に示す燃料噴射制御装置1は、自動車などの車両に搭載された内燃機関に燃料を噴射するソレノイド式のインジェクタ2を駆動制御する装置である。燃料噴射制御装置1は、インジェクタ2を構成する電磁ソレノイド3に通電することでインジェクタ2から燃料を噴射する。燃料噴射制御装置1は、バッテリ電源電圧VBが与えられることで動作するが、当該バッテリ電源電圧VBが例えば5V~35V程度まで大きく変動しても動作保証することが求められる。
昇圧制御部14は、電流検出抵抗21の端子電圧を検出し、駆動回路24によるNMOSトランジスタ20のオン・オフ駆動期間を制御することで、昇圧電圧Vboostを所定の目標電圧に調整制御できる。昇圧電圧Vboostは、第1上流スイッチング素子7を通じてインジェクタ2の電磁ソレノイド3に入力可能になっている。
H出力指令信号がHレベルからLレベルになると、NMOSトランジスタSW1がオフした後に出力PMOSトランジスタSWpがオフするまでの間に、出力PMOSトランジスタSWpのゲート容量Cg1が第1抵抗33を通じて充電される。図4の比較例に示すように、図1の構成に比較して前段の第2制御回路31が構成されていないと、第1時定数R1×Cg1に基づいて充電する時間を必要とする。この場合、出力PMOSトランジスタSWpが完全にオフした後に、出力NMOSトランジスタSWnをオン制御開始するまでのノンオーバーラップ(Non-OverLap)期間を長く設けなければならない。
このような比較例に対して本実施形態に係る構成によれば、H出力指令信号がHレベルからLレベルになったときに、第2制御回路31のNMOSトランジスタSW2nがオンすると共にPMOSトランジスタSW2pがオンするため、出力PMOSトランジスタSWpのゲート容量Cg1を素早く充電でき、出力PMOSトランジスタSWpのゲートソース間電圧Vgsを素早く低下させることができる。したがって、ノンオーバーラップ(NOL)の設定期間を短縮できる。しかも、内部抵抗Rout1、Rout2を設ける必要がなくなり、駆動対象のNMOSトランジスタ20のスイッチング損失を抑制でき、放熱コストを低く抑えることができる。また、第1定電流源35の構成面積を大きくする必要もなくなる。
本実施形態によれば、第2制御回路31は、電源線17とノードNaとの間をオン・オフスイッチングするPMOSトランジスタSW2pを備え、PMOSトランジスタSW2pをオンすることで第1時定数R1×Cg1よりも小さな第2時定数(≒R0×Cg1)によりノードNaを電圧変動させることでPMOSトランジスタSWpのオフ時スイッチングを制御するようにしている。これにより、貫通電流を抑制するための内部抵抗Rout1、Rout2を不要にでき、ノンオーバーラップ時間を短縮することで駆動対象のNMOSトランジスタ20のスイッチング損失を低減でき、放熱コストを低減できる。
図5から図7は、第2実施形態の説明図を示している。第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分を説明する。図5に示す駆動回路224は、フィルタ回路32の後段からH出力指令信号をインバータINV1に入力する第2制御回路231を備える。
第1実施形態又は第2実施形態では、出力電圧Voutのオーバーシュートを抑えるためにフィルタ回路32を設けた形態を示した。クランプ回路29の構成素子の特性が、出力電圧Voutをオーバーシュートさせないように設定されていれば、図7の駆動回路224aに示すように、NMOSトランジスタSW1、SW3のゲート入力段にフィルタ回路32を設けなくても良い。
図8は、第3実施形態の説明図を示している。第3実施形態では、アナログ回路によりクランプ回路329を構成した形態を説明する。第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分を説明する。
図9は、第4実施形態の説明図を示している。第1又は第3実施形態と同一部分には同一符号を付して説明を省略し、異なる部分を説明する。図9の駆動回路424に示すように、クランプ回路29及び329を設けなくても良い。
図10は、第5実施形態の説明図を示している。第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分を説明する。図10に示す駆動回路524は、第2制御回路31に代えて第2制御回路531を備える。第2制御回路531は、インピーダンス成分となる抵抗39を、PMOSトランジスタSW2pのソースと電源線17との間に接続して構成される。第2制御回路531のその他の構成は、第2制御回路31と同様であるため説明を省略する。このとき、(抵抗39の抵抗値R3)+(PMOSトランジスタSW2pのオン抵抗値Ron)<(第1抵抗33の抵抗値R1)が成立するように各素子の特性を設定すると良い。この場合、出力PMOSトランジスタSWpのゲート容量Cg1を充電する充電時定数(第2時定数相当)は、{(抵抗39の抵抗値R3)+(PMOSトランジスタSW2pのオン抵抗値Ron)}×(出力PMOSトランジスタSWpのゲート容量Cg1)と求められる。
図11及び図12は、第6実施形態の説明図を示している。前述実施形態で説明した駆動IC5をスクリーニング不要な場合には、電極パッドを分ける必要はないものの、図11に示すように、スクリーニング検査用に電極パッドP1、P2を2つに分けて駆動IC605を構成する場合がある。図11において、電極パッドP1は第1パッド相当であり、電極パッドP2は第2パッド相当である。
バッテリ電源電極パッドP1は電源線17を通じてクランプ回路29の第3定電流源37と出力PMOSトランジスタSWpのソースとに接続されている。また、スクリーニング電極パッドP2は、テスト共用電源線517を通じて第1制御回路630及び第2制御回路631に通電するように接続されている。テスト共用電源線517は第1抵抗33及び34、並びにPMOSトランジスタSW2pのソースに接続されている。
本開示は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。
駆動回路24、224、224a、324、424、524、624は、インジェクタ駆動用の昇圧回路6の中のNMOSトランジスタ20を駆動するために用いているが、この用途に限定されるものではない。
第1スイッチング素子SW1、第2スイッチング素子SW2pの種類はMOSトランジスタに限られるものではなく、例えばバイポーラトランジスタのような他種類のスイッチング素子を用いることができる。
Claims (5)
- 電源電圧が与えられる第1主電源線(17)及び第2主電源線(18)の間に、出力PMOSトランジスタ(SWp)のソースドレインと出力NMOSトランジスタ(SWn)のドレインソースとを直列接続して構成され、前記出力PMOSトランジスタと前記出力NMOSトランジスタの共通ドレインから駆動対象トランジスタ(20)に電圧を出力する出力部(28)と、
第1抵抗(33)、第1スイッチング素子(SW1)、及び、基準電流(I0)をカレントミラー元としたカレントミラー回路による第1定電流源(35)を有し、前記出力PMOSトランジスタのゲートソース間電圧を制御する第1制御回路を備え、前記第1制御回路と前記出力PMOSトランジスタのゲートとの接続点であって前記第1スイッチング素子がオン・オフされることで前記第1抵抗及び前記出力PMOSトランジスタのゲート容量による第1時定数に基づき電圧変動するノード(Na)を備え、
第2抵抗(34)と、前記基準電流(I0)をカレントミラー元としたカレントミラー回路による第2定電流源(36)と、前記第2抵抗及び前記第2定電流源により制御端子に印加させる電圧を変動させることで前記第1主電源線と前記ノードとの間をオン・オフスイッチングする第2スイッチング素子(SW2p)と、を備え、前記第2定電流源の定電流を前記第2抵抗に通電して前記第2スイッチング素子をオンすることで当該第2スイッチング素子のオン抵抗(Ron)を通じて前記第1時定数よりも小さな第2時定数により前記ノードを電圧変動させることで前記出力PMOSトランジスタをスイッチングオフ制御する第2制御回路と、を備え、
前記第1主電源線及び前記第2主電源線の間に前記電源電圧としてバッテリ電源電圧が与えられることで当該バッテリ電源電圧を用いてクランプ動作可能で、且つ、前記出力部の出力電圧を所定のクランプ電圧に制限するクランプ回路(29)をさらに備え、
前記バッテリ電源電圧が前記クランプ回路による前記クランプ電圧より低い条件下において前記第1スイッチング素子及び前記第2スイッチング素子がオン・オフするように構成されている駆動回路。 - 電源電圧が与えられる第1主電源線(17)及び第2主電源線(18)の間に、出力PMOSトランジスタ(SWp)のソースドレインと出力NMOSトランジスタ(SWn)のドレインソースとを直列接続して構成され、前記出力PMOSトランジスタと前記出力NMOSトランジスタの共通ドレインから駆動対象トランジスタ(20)に電圧を出力する出力部(28)と、
第1抵抗(33)、第1スイッチング素子(SW1)、及び、基準電流(I0)をカレントミラー元としたカレントミラー回路による第1定電流源(35)を有し、前記出力PMOSトランジスタのゲートソース間電圧を制御する第1制御回路を備え、前記第1制御回路と前記出力PMOSトランジスタのゲートとの接続点であって前記第1スイッチング素子がオン・オフされることで前記第1抵抗及び前記出力PMOSトランジスタのゲート容量による第1時定数に基づき電圧変動するノード(Na)を備え、
第2抵抗(34)と、前記基準電流(I0)をカレントミラー元としたカレントミラー回路による第2定電流源(36)と、前記第2抵抗及び前記第2定電流源により制御端子に印加させる電圧を変動させることで前記第1主電源線と前記ノードとの間をオン・オフスイッチングする第2スイッチング素子(SW2p)と、を備え、前記第2定電流源の定電流を前記第2抵抗に通電して前記第2スイッチング素子をオンすることで当該第2スイッチング素子のオン抵抗(Ron)を通じて前記第1時定数よりも小さな第2時定数により前記ノードを電圧変動させることで前記出力PMOSトランジスタをスイッチングオフ制御する第2制御回路と、を備え、
出力指令信号が入力される入力端子(25)の後段に接続され、前記出力部の出力電圧のオーバーシュートを抑制するためのローパス型のフィルタ回路(32)をさらに備え、
前記第2制御回路は、前記フィルタ回路を通過する前の前記出力指令信号を前記第2スイッチング素子を制御するための信号として用いる駆動回路。 - 電源電圧が与えられる第1主電源線(17)及び第2主電源線(18)の間に、出力PMOSトランジスタ(SWp)のソースドレインと出力NMOSトランジスタ(SWn)のドレインソースとを直列接続して構成され、前記出力PMOSトランジスタと前記出力NMOSトランジスタの共通ドレインから駆動対象トランジスタ(20)に電圧を出力する出力部(28)と、
第1抵抗(33)、第1スイッチング素子(SW1)、及び、基準電流(I0)をカレントミラー元としたカレントミラー回路による第1定電流源(35)を有し、前記出力PMOSトランジスタのゲートソース間電圧を制御する第1制御回路を備え、前記第1制御回路と前記出力PMOSトランジスタのゲートとの接続点であって前記第1スイッチング素子がオン・オフされることで前記第1抵抗及び前記出力PMOSトランジスタのゲート容量による第1時定数に基づき電圧変動するノード(Na)を備え、
第2抵抗(34)と、前記基準電流(I0)をカレントミラー元としたカレントミラー回路による第2定電流源(36)と、前記第2抵抗及び前記第2定電流源により制御端子に印加させる電圧を変動させることで前記第1主電源線と前記ノードとの間をオン・オフスイッチングする第2スイッチング素子(SW2p)と、を備え、前記第2定電流源の定電流を前記第2抵抗に通電して前記第2スイッチング素子をオンすることで当該第2スイッチング素子のオン抵抗(Ron)を通じて前記第1時定数よりも小さな第2時定数により前記ノードを電圧変動させることで前記出力PMOSトランジスタをスイッチングオフ制御する第2制御回路と、を備え、
前記第1主電源線が接続され当該第1主電源線を通じて前記出力PMOSトランジスタのソースに前記電源電圧を印加するように設けられる第1パッド(P1)と、スクリーニング検査用のテスト電圧(Vtest)を印加する第2パッド(P2)と、を分けて構成された駆動IC(605)に構成され、
前記第1制御回路(630)及び前記第2制御回路(631)は、通常時には前記第2パッドから前記電源電圧が供給されることで動作し、スクリーニング検査時には前記第2パッドを通じて前記出力PMOSトランジスタの前記ゲートに前記テスト電圧を印加可能に構成される駆動回路。 - 前記駆動対象トランジスタは、昇圧回路(6)を構成するMOSトランジスタ(20)により構成されている請求項1から3の何れか一項に記載の駆動回路。
- 前記昇圧回路は、インジェクタ(2)から燃料噴射させるために設けられている請求項4記載の駆動回路。
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