WO2023007569A1

WO2023007569A1 - スイッチング素子駆動回路

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Publication number: WO2023007569A1
Application number: PCT/JP2021/027649
Authority: WO
Inventors: 一明日山
Original assignee: 三菱電機株式会社
Priority date: 2021-07-27
Filing date: 2021-07-27
Publication date: 2023-02-02
Also published as: DE112021008035T5; JPWO2023007569A1; CN117751523A

Abstract

本開示は、ターンオン直後においても、過電流状態のスイッチング素子を流れる負荷電流の増加を抑制することができるスイッチング素子駆動回路を提供することを目的とする。本開示において、バッファ（２）は素子制御信号（Ｓ０）と同一論理レベルを示すゲート駆動信号（Ｓ２）を出力し、反転バッファ（３）は素子制御信号（Ｓ０）と反対の論理レベルを示すベース駆動信号（Ｓ３）を出力する。抵抗（１１）は、バッファ（２）の出力とＩＧＢＴ（１）のゲートとの間に介挿される。ＰＮＰバイポーラトランジスタ（Ｑ１）のエミッタはＩＧＢＴ（１）のゲートに接続され、コレクタは基準電位（ＧＮＤ）に接続される。ダイオード（Ｄ１）はバッファ（２）の出力とＰＮＰバイポーラトランジスタ（Ｑ１）のベースとの間に介挿される。反転バッファ（３）の出力は抵抗（１２）を介してＰＮＰバイポーラトランジスタ（Ｑ１）のベースに接続される。

Description

スイッチング素子駆動回路

　本開示は、過電流状態となったスイッチング素子の負荷電流の増加を抑える機能を有するスイッチング素子駆動回路に関するものである。

　半導体スイッチング素子として、ＩＧＢＴ(Insulated Gate Bipolar Transistor)やＳｉＣ構造のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)等が採用されている。

　半導体スイッチング素子の負荷短絡を原因として、半導体スイッチング素子を流れる負荷電流が過度に増加する過電流状態が生じると、半導体スイッチング素子がダメージを受けてしまう。そこで、半導体スイッチング素子のオン電圧の増加に基づき、半導体スイッチング素子の過電流状態を検出することにより、半導体スイッチング素子を過電流状態から保護する保護回路が設けられる。このような過電流検出機能を有する保護回路は、例えば、特許文献１に開示されている。

　従来の保護回路は、誤動作を防止するために半導体スイッチング素子のターンオンから一定期間は保護回路の過電流検出機能をマスクしている。

　過電流検出機能を実現する他の方法として、スイッチング素子に並列に接続される小面積の電流センス用セルに流れる電流をシャント抵抗で検出する第２の方法がある。この第２の方法はＩＰＭ(Intelligent Power Module)等で一般的に用いられている。

特許第４２２３３３１号公報

　上述した保護回路は、半導体スイッチング素子のオン電圧を過電流検出パラメータとして利用している。具体的には、半導体スイッチング素子のオン電圧が事前に定めた過電流検出用の閾値電圧を越えた場合に過電流状態と判定している。

　しかしながら、上記保護回路はでは、半導体スイッチング素子がターンオンし、オン電圧が過電流検出用の閾値電圧以下に下がるまでの一定期間、過電流状態の判定を行わないマスク期間を設ける必要があった。なお、上述した一定期間は、例えば、「ミラー期間」と呼ばれている。

　このように、従来の保護回路は、ターンオン直後のマスク期間中は過電流検出機能が無効化されるため、スイッチング素子の過電流状態を検出できない期間が存在するという問題点があった。

　次に、ＩＰＭ等のスイッチング素子に並列に接続される小面積の電流センス用セルに流れる電流をシャント抵抗で検出する第２の方法について考える。第２の方法の場合、ターンオン時のスイッチングノイズ等による誤動作を防止するために、電流センス用セルにて検出した信号に対しカットオフ周波数の低いローパスフィルタを設ける必要があるため、ターンオン直後の過電流状態の検出が遅れてしまう問題点があった。

　さらに、スイッチング素子に電流センス用セルを組み込むため、電流センス用セル及び配線のためのパッド等が余分に必要となり、電流センス用セルを含むスイッチング素子の製造コストが増加する問題点もあった。

　本開示では、上記のような問題点を解決し、スイッチング素子のターンオン直後においても、過電流状態のスイッチング素子を流れる負荷電流の増加を抑制することができるスイッチング素子駆動回路を提供することを目的とする。

　本開示のスイッチング素子駆動回路は、絶縁ゲート構造のゲート電極を有するＮチャネルのスイッチング素子を駆動対象としたスイッチング素子駆動回路であって、外部より受ける素子制御信号に基づきゲート駆動信号を出力するゲート駆動用回路と、前記ゲート駆動用回路の出力と前記スイッチング素子のゲート電極との間に介挿され、一端が前記ゲート駆動用回路の出力側の第１のノードに接続され、他端が前記スイッチング素子のゲート電極側の第２のノードに接続されるゲート抵抗と、エミッタが前記第２のノードに接続され、コレクタが基準電位に接続されるＰＮＰバイポーラトランジスタと、アノードが前記第１のノードに接続され、カソードが前記ＰＮＰバイポーラトランジスタのベースと第３のノードで接続されるダイオードと、一端が前記第３のノードに接続されるベース接続抵抗と、前記素子制御信号に基づきベース駆動信号を出力するベース駆動用回路とを備え、前記ベース駆動信号が前記ベース接続抵抗の他端に付与され、前記第２のノードより得られる電圧が前記スイッチング素子のゲート電圧となり、前記ゲート駆動用回路は、前記素子制御信号が前記スイッチング素子のオン状態を指示するオン動作期間において、前記ゲート駆動信号のゲート駆動電圧を電源電圧に設定し、前記素子制御信号が前記スイッチング素子のオフ状態を指示するオフ動作期間において、前記ゲート駆動信号の前記ゲート駆動電圧を基準電位に設定し、前記ベース駆動用回路は、前記オン動作期間において、前記ベース駆動信号のベース駆動電圧を基準電位に設定し、前記オフ動作期間の少なくとも一部期間において、前記ベース駆動信号によって前記ＰＮＰバイポーラトランジスタをオフさせる。

　上記オン動作期間において、負荷短絡等によりスイッチング素子を流れる負荷電流が増加するに伴い、スイッチング素子のオン電圧が増加する。その結果、スイッチング素子のゲート電極に寄生する帰還容量を介してスイッチング素子のゲート電圧が上昇し、ゲート駆動信号のゲート駆動電圧よりもゲート電圧が高くなるため、スイッチング素子を流れる負荷電流がさらに増加する正帰還状態となる。

　一方、上述した負荷電流の増加に伴うゲート電圧の上昇によって、ＰＮＰバイポーラトランジスタのエミッタ電圧が上昇することにより、ＰＮＰバイポーラトランジスタのベース・エミッタ間電圧が負方向に変化する。このため、スイッチング素子を流れる負荷電流が過度に増加する過電流状態時に、ベース・エミッタ間電圧はＰＮＰバイポーラトランジスタがオン状態となるレベルに変化する。

　その結果、本開示のスイッチング素子駆動回路において、スイッチング素子の過電流状態時にＰＮＰバイポーラトランジスタは必ずオン状態となるため、スイッチング素子のゲート電圧の上昇を抑制して、スイッチング素子を流れる負荷電流の増加を効果的に抑制することができる。

　さらに、本開示のスイッチング素子駆動回路は、ＰＮＰバイポーラトランジスタのベース・エミッタ間電圧を過電流検出パラメータとして用いているため、スイッチング素子のターンオン直後においても支障無く過電流状態の有無を検出することができる。

　したがって、本開示のスイッチング素子駆動回路は、スイッチング素子のターンオン直後においても、過電流状態のスイッチング素子を流れる負荷電流の増加を抑制することができる。

　本開示の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

実施の形態１であるスイッチング素子駆動回路の回路構成を示す回路図である。実施の形態１の効果を示す波形図である。実施の形態２であるスイッチング素子駆動回路の回路構成を示す回路図である。実施の形態３であるスイッチング素子駆動回路の回路構成を示す回路図である。実施の形態４であるスイッチング素子駆動回路の回路構成を示す回路図である。実施の形態５であるスイッチング素子駆動回路の回路構成を示す回路図である。実施の形態５における他のバッファの回路構成を示す回路図である。ＩＧＢＴのターンオン動作及びターンオフ動作を示す波形図である。

　＜従来の保護回路の課題＞
　図８は一般的なＩＧＢＴのターンオン動作及びターンオフ動作を示す波形図である。以下、図８を参照して、従来のＩＧＢＴの過電流状態時の保護回路の課題を説明する。

　同図に示すように、時刻ｔ１にゲート電圧ＶＧが立ち上がることによりターンオン動作が開始される。その後、時刻ｔ１１でゲート電圧ＶＧは下方基準ラインＬＢ２を越え、さらに上昇する。時刻ｔ１１の経過後、一定の電圧値を維持するミラー期間を経て、時刻ｔ２から再び上昇した後、ゲート電圧ＶＧは想定最大電圧値となり安定する。

　ターンオン動作時に、コレクタ電流Ｉｃは上昇し、時刻ｔ１２で下方基準ラインＬＢ１に到達し、時刻ｔ１３で上方基準ラインＬＴ１に到達する。そして、時刻ｔ２以降において、コレクタ電流Ｉｃは通常の想定最大電流値となり安定する。

　ターンオン動作時にコレクタ・エミッタ間電圧ＶＣＥは下降し、時刻ｔ１３より後の時刻ｔ１４で閾値電圧ＶＲを下回り、時刻ｔ２以降でコレクタ・エミッタ間電圧ＶＣＥは最小電圧値で安定する。

　なお、下方基準ラインＬＢ１はコレクタ電流Ｉｃの想定最大電流値の１０％ラインを示し、上方基準ラインＬＴ１はコレクタ電流Ｉｃの想定最大電流値の９０％ラインを示している。下方基準ラインＬＢ２はゲート電圧ＶＧの想定最大電圧値の９０％ラインを示している。

　ゲート電圧ＶＧが下方基準ラインＬＢ２に達した時刻ｔ１１から、コレクタ電流Ｉｃが上方基準ラインＬＴ１に達する時刻ｔ１２までの期間がスイッチング遅延時間ｔｄｏｎとなる。また、時刻ｔ１２からコレクタ電流Ｉｃが上方基準ラインＬＴ１に達する時刻ｔ１３までの期間が立ち上がり期間ｔｒとなる。

　なお、ターンオフ動作は、従来の課題との関連性が希薄なため、説明を省略する。

　図８に示す閾値電圧ＶＲは、オン電圧となるコレクタ・エミッタ間電圧ＶＣＥに対する過電流状態検出用の閾値電圧となる。従来の保護回路は、コレクタ・エミッタ間電圧ＶＣＥが閾値電圧ＶＲを上回ると、スイッチング素子であるＩＧＢＴが過電流状態であると判定する過電流検出機能を有していた。

　しかしながら、図８に示すように、ターンオン開始時刻ｔ１から時刻ｔ１４までは、コレクタ・エミッタ間電圧ＶＣＥは閾値電圧ＶＲより高い状態となっている。すなわち、ＩＧＢＴ１の過電流状態の有無と関係なく、ターンオン直後の期間は、コレクタ・エミッタ間電圧ＶＣＥは閾値電圧ＶＲより高くなっている。

　このため、過電流の誤検出を回避すべく、時刻ｔ１から時刻ｔ１４までの期間をマスク期間として、保護回路は上述した過電流検出機能を無効化していた。

　このように、従来の保護回路は、ＩＧＢＴ等のスイッチング素子のターンオン直後のマスク期間中は過電流検出機能を無効化する必要があるため、ＩＧＢＴ等のスイッチング素子の負荷短絡等を原因として、スイッチング素子が過電流状態となる異常現象を検出できないという課題を有している。

　また、閾値電圧ＶＲは温度特性や製造プロセスにおけるバラツキの影響を受けるため、正確に設定することが難しい。このため、オン電圧であるコレクタ・エミッタ間電圧ＶＣＥを過電流検出パラメータとした場合、ＩＧＢＴの過電流状態を正確に検出することができないという課題も有している。

　＜実施の形態１＞
　図１は本開示の実施の形態１であるスイッチング素子駆動回路５１の回路構成を示す回路図である。

　スイッチング素子駆動回路５１は、電源電圧Ｖccを動作用電源電圧として受け、駆動対象となるＩＧＢＴ１のオン・オフ動作を駆動制御している。

　図１に示すように、ＮチャネルのＩＧＢＴ１は、絶縁ゲート構造のゲート電極を有するＮチャネルのスイッチング素子となる。ＩＧＢＴ１のコレクタは負荷２１に接続され、エミッタが接地レベルの基準電位ＧＮＤに設定されている。負荷２１には電源２０の正極が接続され。電源２０の負極は基準電位ＧＮＤに設定される。

　実施の形態１のスイッチング素子駆動回路５１は、バッファ２、反転バッファ３、ＰＮＰバイポーラトランジスタＱ１、抵抗１１、抵抗１２、及びダイオードＤ１を主要構成要素として含んでいる。

　バッファ２は外部より受ける素子制御信号Ｓ０に基づきゲート駆動信号Ｓ２を出力するゲート駆動用バッファである。実施の形態１では、バッファ２によってゲート駆動用回路が構成している。

　抵抗１１は、バッファ２の出力とＩＧＢＴ１のゲート電極との間に介挿される。抵抗１１の一端がバッファ２の出力側のノードＮ１に接続され、他端がＩＧＢＴ１のゲート電極側のノードＮ２に接続される。抵抗１１はゲート抵抗として機能し、ノードＮ１及びＮ２が第１及び第２のノードとなる。抵抗１１はゲート抵抗値ＲＧを有している。

　ノードＮ２より得られる電圧がゲート電圧ＶＧとなり、ＩＧＢＴ１はゲート電圧ＶＧが閾値電圧Ｖｔｈを上回る時にオン状態となる。

　過電流緩和用トランジスタであるＰＮＰバイポーラトランジスタＱ１はエミッタがノードＮ２に接続され、コレクタが基準電位ＧＮＤに直接接続される。

　過電流検出用ダイオードであるダイオードＤ１はバッファ２の出力とＰＮＰバイポーラトランジスタＱ１のベースとの間に介挿される。すなわち、ダイオードＤ１のアノードがノードＮ１に接続され、ダイオードＤ１のカソードがＰＮＰバイポーラトランジスタＱ１のベースとノードＮ３にて接続される。ノードＮ３が第３のノードとなる。

　ベース接続抵抗である抵抗１２の一端はノードＮ３に接続される。抵抗１２はベース電流用抵抗として機能し、抵抗値Ｒｂを有している。

　反転バッファ３は、素子制御信号Ｓ０に基づきベース駆動信号Ｓ３を出力するベース駆動用バッファとして機能する。反転バッファ３より出力されるベース駆動信号Ｓ３は抵抗１２の他端に付与される。実施の形態２では、反転バッファ３によってベース駆動用回路を構成している。

　素子制御信号Ｓ０は、ＩＧＢＴ１におけるオン動作期間を指示する“Ｈ”レベルと、ＩＧＢＴ１におけるオフ動作期間を指示する“Ｌ”レベルとのうち、一方のレベルを示している。これら“Ｈ”及び“Ｌ”レベルが論理レベルとなる。

　バッファ２及び反転バッファ３は共に“Ｈ”レベルを電源電圧Ｖcc、“Ｌ”レベルを基準電位ＧＮＤとして動作する。

　すなわち、バッファ２のゲート駆動信号Ｓ２のゲート駆動電圧Ｖ２は、“Ｈ”レベルの電源電圧Ｖcc及び“Ｌ”レベルの基準電位ＧＮＤのうち一方の電圧を示し、反転バッファ３のベース駆動信号Ｓ３のベース駆動電圧Ｖ３は、“Ｈ”レベルの電源電圧Ｖcc及び“Ｌ”レベルの基準電位ＧＮＤのうち一方の電圧を示す。

　バッファ２は素子制御信号Ｓ０を入力し、ゲート駆動信号Ｓ２を出力する。この際、ゲート駆動信号Ｓ２は、素子制御信号Ｓ０が示す論理レベルと、同一論理レベルを示す。

　すなわち、素子制御信号Ｓ０が“Ｈ”の場合、ゲート駆動電圧Ｖ２は“Ｈ”レベルの電源電圧Ｖccとなり、素子制御信号Ｓ０が“Ｌ”の場合、ゲート駆動電圧Ｖ２は“Ｌ”レベルの基準電位ＧＮＤとなる。

　反転バッファ３は素子制御信号Ｓ０を入力し、ベース駆動信号Ｓ３を出力する。この際、ベース駆動信号Ｓ３は、素子制御信号Ｓ０が示す論理レベルと、反対の論理レベルを示す。

　すなわち、素子制御信号Ｓ０が“Ｈ”の場合、ベース駆動電圧Ｖ３は“Ｌ”レベルの基準電位ＧＮＤとなり、素子制御信号Ｓ０が“Ｌ”の場合、ベース駆動電圧Ｖ３は“Ｈ”レベルの電源電圧Ｖccとなる。

　なお、バッファ２及び反転バッファ３はそれぞれＩＧＢＴ１をオン／オフする際にＩＧＢＴ１のゲート容量を充放電できるように、ＩＧＢＴ１のゲート電極のゲート容量に応じて適切な駆動能力を有している。バッファ２及び反転バッファ３それぞれの増幅形態は、電圧増幅でなく電流増幅が採用されることが一般的である。また、ゲート抵抗となる抵抗１１は、半導体スイッチング素子となるＩＧＢＴ１のスイッチング速度の調整のために設けられる。

　素子制御信号Ｓ０を“Ｌ”から“Ｈ”に立ち上げることによりＩＧＢＴ１に対するターンオン動作が行える。通常のターンオン動作時には、ＩＧＢＴ１のゲート電圧ＶＧは、バッファ２のゲート駆動信号Ｓ２におけるゲート駆動電圧Ｖ２に従い上昇する。但し、バッファ２の出力とＩＧＢＴ１のゲート電極との間に抵抗１１が介挿されているため、抵抗１１に駆動電流ＩＧが流れる。このため、ゲート電圧ＶＧは、以下の式(1)で決定する。

　ＶＧ＝Ｖ２－ＩＧ×ＲＧ…(1)

　このとき、反転バッファ３のベース駆動信号Ｓ３のベース駆動電圧Ｖ３は基準電位ＧＮＤとなる。すなわち、ＰＮＰバイポーラトランジスタＱ１のベースとなるノードＮ３は抵抗１２を介して基準電位ＧＮＤにプルダウンされる。一方、ノードＮ３はダイオードＤ１のカソードに接続されるため、ＰＮＰバイポーラトランジスタＱ１のベース電位ＶＢは以下の式(2)で表される。

　ＶＢ＝Ｖ２－１ＶＦ…(2)
　なお、式(2)において、ＶＦはダイオードＤ１の順方向電圧である。

　したがって、ＰＮＰバイポーラトランジスタＱ１のベース・エミッタ間電圧ＶＢＥは、以下の式(3)で表される。

　ＶＢＥ＝ＶＢ－ＶＧ＝－１ＶＦ＋ＩＧ×ＲＧ…(3)

　このため、ＰＮＰバイポーラトランジスタＱ１は通常のオン動作期間においてオフ状態となる。

　ここで、ＩＧＢＴ１に負荷短絡等が生じると、ＩＧＢＴ１の出力電流となるコレクタ電流Ｉｃが増加し活性動作状態となり定格電流を越え、コレクタ・エミッタ間電圧ＶＣＥも電源電圧Ｖcc以上に増加する。このように、ＩＧＢＴ１の負荷短絡等を原因として、ＩＧＢＴ１を流れる負荷電流が過度に増加する過電流状態が発生する。

　このため、ＩＧＢＴ１のゲート電極に寄生する帰還容量を介しゲート電圧ＶＧが上昇し、ゲート駆動電圧Ｖ２よりも高くなる。なお、帰還容量は、正確にはＩＧＢＴ１のコレクタ，ゲート間の寄生容量である。

　ゲート電圧ＶＧとゲート駆動電圧Ｖ２との関係が｛Ｖ２＜ＶＧ｝になると、ＩＧＢＴ１のゲート電極から抵抗１１を経由して、バッファ２の出力側に駆動電流ＩＧが流れる。すなわち、ＩＧＢＴ１の通常のオン動作時と反対方向に駆動電流ＩＧが流れる。

　したがって、ＩＧＢＴ１の過電流状態時は、ゲート電圧ＶＧとゲート駆動電圧Ｖ２との関係は以下の式(4)のように変化する。

　ＶＧ＝Ｖ２＋ＩＧ×ＲＧ…(4)

　式(4)に示すように、ゲート電圧ＶＧが変化した結果、ＰＮＰバイポーラトランジスタＱ１のベース・エミッタ間電圧ＶＢＥは、以下の式(5)のように負方向に変化する。

　ＶＢＥ＝－１ＶＦ－ＩＧ×ＲＧ…(5)

　式(5)に示すように変化したベース・エミッタ間電圧ＶＢＥによって、ＰＮＰバイポーラトランジスタＱ１がオン状態となり、ノードＮ２から基準電位ＧＮＤに向けて電流を流すことができる。

　その結果、実施の形態１のスイッチング素子駆動回路５１は、ＩＧＢＴ１のゲート電圧ＶＧの上昇を抑制することができる。ＰＮＰバイポーラトランジスタＱ１のベースにノードＮ３で接続される抵抗１２の抵抗値Ｒｂは、ＰＮＰバイポーラトランジスタＱ１がオンする際、ＰＮＰバイポーラトランジスタＱ１にベース電流が流れるように設定される。

　一方、ターンオフ動作時には反転バッファ３のベース駆動信号Ｓ３のベース駆動電圧Ｖ３は電源電圧Ｖccまで上昇するため、抵抗１２を介してＰＮＰバイポーラトランジスタＱ１のベース電位はプルアップされる。

　その結果、ターンオフ動作期間中にＰＮＰバイポーラトランジスタＱ１はオフ状態を維持するため、ＰＮＰバイポーラトランジスタＱ１がターンオフ動作に影響を与えることはない。

　ターンオン動作時を含むＩＧＢＴ１のオン動作期間において、負荷短絡等によってＩＧＢＴ１を流れる負荷電流が増加するに伴い、ＩＧＢＴ１のオン電圧であるコレクタ・エミッタ間電圧ＶＣＥが増加する。その結果、ＩＧＢＴ１のゲート電極に寄生する帰還容量を介してＩＧＢＴ１のゲート電圧ＶＧが上昇し、ゲート駆動信号Ｓ２のゲート駆動電圧Ｖ２よりもゲート電圧ＶＧが高くなるため、ＩＧＢＴ１を流れる負荷電流がさらに増加する正帰還状態となる。

　一方、上述した負荷電流の増加に伴うゲート電圧ＶＧの上昇によって、ＰＮＰバイポーラトランジスタＱ１のエミッタ電圧が上昇することにより、ＰＮＰバイポーラトランジスタＱ１のベース・エミッタ間電圧ＶＢＥが上述した式(5)に示すように負方向に変化する。このため、ＩＧＢＴ１を流れる負荷電流が過度に増加する過電流状態時には、ベース・エミッタ間電圧ＶＢＥはＰＮＰバイポーラトランジスタＱ１がオン状態となるレベルに変化する。

　その結果、ＩＧＢＴ１の過電流状態時にＰＮＰバイポーラトランジスタＱ１は必ずオン状態となるため、実施の形態１のスイッチング素子駆動回路５１は、ＩＧＢＴ１のゲート電圧ＶＧの上昇を抑制して、ＩＧＢＴ１を流れる負荷電流の増加を効果的に抑制することができる。

　従来のスイッチング素子駆動回路は、過電流緩和用トランジスタとなるＰＮＰバイポーラトランジスタＱ１を有していないため、上述した正帰還状態を解消できない。

　一方、実施の形態１のスイッチング素子駆動回路５１におけるＰＮＰバイポーラトランジスタＱ１は、ＩＧＢＴ１のゲート電圧ＶＧが帰還容量を介して上昇し電源電圧Ｖccを越え始めると直ちにオン状態となる。このため、スイッチング素子駆動回路５１は、ＩＧＢＴ１のゲート電圧ＶＧの上昇を速やかに抑制し、コレクタ電流Ｉｃの増加を抑制して、ＩＧＢＴ１の過電流状態を早期に解消することができる。したがって、ＩＧＢＴ１が過電流状態となり破壊されることもない。

　図２は実施の形態１の効果を示す波形図である。同図において、ゲート・エミッタ間電圧ＶＧＥ１及びコレクタ電流ＩＣ１は、スイッチング素子駆動回路５１によってＩＧＢＴ１が駆動される場合のゲート・エミッタ間電圧ＶＧＥ及びコレクタ電流Ｉｃである。

　一方、ゲート・エミッタ間電圧ＶＧＥ０及びコレクタ電流ＩＣ０は、ＰＮＰバイポーラトランジスタＱ１を有さない従来のスイッチング素子駆動回路によってＩＧＢＴが駆動される場合のゲート・エミッタ間電圧ＶＧＥ及びコレクタ電流Ｉｃである。

　なお、ＩＧＢＴ１のエミッタは接地レベルの基準電位ＧＮＤに設定されているため、ゲート電圧ＶＧとゲート・エミッタ間電圧ＶＧＥとはほぼ同一値となる。

　図２では、素子制御信号Ｓ０としてパルス幅３μｓの矩形波が入力されており、電源電圧Ｖccは１５Ｖに設定されている。

　同図に示すように、ゲート・エミッタ間電圧ＶＧＥ１が電源電圧Ｖccである１５Ｖを越え、ＩＧＢＴ１の負荷電流が増加する過電流状態となっても、ＰＮＰバイポーラトランジスタＱ１がオン状態となることにより、速やかに１５Ｖ付近までゲート・エミッタ間電圧ＶＧＥ１を低下させている。

　一方、ゲート・エミッタ間電圧ＶＧＥ０は１５Ｖを越える過電流状態となっても、１５Ｖ付近までゲート・エミッタ間電圧ＶＧＥ０を低下させることができない。なお、図２で示すゲート・エミッタ間電圧ＶＧＥ０が緩やかに低下しているのは、ゲート駆動用回路にシンク機能を持たせていることに起因している。

　また、コレクタ電流Ｉｃに関し、コレクタ電流ＩＣ１では、ピーク電流を５６００Ａ程度に抑制している。一方、コレクタ電流ＩＣ０ではピーク電流が約７０００Ａまで増加している。このように、実施の形態１のスイッチング素子駆動回路５１は、従来のスイッチング素子駆動回路と比較して短絡電流のピーク値を２０％程度低減できている。

　図２に示すように、スイッチング素子駆動回路５１によって、ＩＧＢＴ１の過電流状態時にＰＮＰバイポーラトランジスタＱ１がオン状態となることにより、ゲート・エミッタ間電圧ＶＧＥ及びコレクタ電流Ｉｃの低減化が図られる結果、過電流状態を緩和することができる。

　さらに、実施の形態１のスイッチング素子駆動回路５１は、ＰＮＰバイポーラトランジスタＱ１のベース・エミッタ間電圧ＶＢＥを過電流検出パラメータとして用いているため、ＩＧＢＴ１のターンオン直後においても支障無く速やかに過電流状態の有無を検出することができる。

　なぜならば、ＩＧＢＴ１のオン電圧となるコレクタ・エミッタ間電圧ＶＣＥを過電流検出パラメータとして用いる従来の保護回路のように、ＩＧＢＴ１のターンオン直後において一定期間、過電流検出機能を停止するマスク期間を設定する必要がないからである。

　したがって、実施の形態１のスイッチング素子駆動回路５１は、ＩＧＢＴ１のターンオン直後においても、過電流状態のＩＧＢＴ１を流れる負荷電流の増加を抑制することができる。

　さらに、ＰＮＰバイポーラトランジスタＱ１がオン状態となるベース・エミッタ間電圧ＶＢＥは温度特性や製造プロセスのバラツキの影響を受けにくいため、スイッチング素子駆動回路５１は正確にＩＧＢＴ１の過電流状態の有無を検出することができる。

　加えて、実施の形態１のスイッチング素子駆動回路５１は、電流センス用セル等をＩＧＢＴ１に組み込む必要がなくなる分、ＩＧＢＴ１に関する製造コストの低減化を図ることができる。

　素子制御信号Ｓ０に対し、ゲート駆動信号Ｓ２のゲート駆動電圧Ｖ２とベース駆動信号Ｓ３のベース駆動電圧Ｖ３とは互いに反対の論理レベルを示している。このため、素子制御信号Ｓ０が“Ｌ”となるＩＧＢＴ１のオフ動作期間において、ゲート駆動信号Ｓ２のゲート駆動電圧Ｖ２は“Ｌ”の基準電位ＧＮＤとなり、ベース駆動信号Ｓ３のベース駆動電圧Ｖ３は“Ｈ”の電源電圧Ｖccとなる。

　このため、ＩＧＢＴ１のオフ動作期間に、ベース接続抵抗である抵抗１２を介して電源電圧ＶccがＰＮＰバイポーラトランジスタＱ１のベースに付与される。

　したがって、ＩＧＢＴ１のオフ動作期間の全期間において、ベース駆動信号Ｓ３によってＰＮＰバイポーラトランジスタＱ１はオフ状態にされる。

　その結果、実施の形態１のスイッチング素子駆動回路５１は、ＩＧＢＴ１のターンオフ時に、ＰＮＰバイポーラトランジスタＱ１は必ずオフ状態となっているため、ＰＮＰバイポーラトランジスタＱ１の存在がＩＧＢＴ１のターンオフ動作に悪影響を与えることはない。

　さらに、ゲート駆動用回路を１単位のゲート駆動用バッファとなるバッファ２で構成し、ベース駆動用回路を１単位のベース駆動用バッファとなる反転バッファ３で構成しているため、本開示のスイッチング素子駆動回路５１を比較的簡単な回路構成で実現することができる。

　なお、ＩＧＢＴ１のターンオン速度を調整するために、素子制御信号Ｓ０は矩形波ではなく、立上りがランプ波形や段階的に増加する波形にしてもよい。この場合においても、ＩＧＢＴ１の負荷短絡等の異常発生時に素子制御信号Ｓ０が矩形の場合と同様に、ＩＧＢＴ１のゲート電圧ＶＧの上昇する現象が発生する。しかし、上述したように、ＩＧＢＴ１の過電流状態時にＰＮＰバイポーラトランジスタＱ１がオン状態となることにより、ゲート電圧ＶＧの上昇を抑制し、ＩＧＢＴ１の過電流状態を早期に解消することができる。

　＜実施の形態２＞
　図３は本開示の実施の形態２であるスイッチング素子駆動回路５２の回路構成を示す回路図である。

　図１で示した実施の形態１のスイッチング素子駆動回路５１と同様な箇所は同一符号を付して説明を適宜省略する。以下、実施の形態２のスイッチング素子駆動回路５２の特徴部分を中心に説明する。

　ＰＮＰバイポーラトランジスタＱ１のコレクタは検出用抵抗である抵抗１３を介して基準電位ＧＮＤに接続される。ＰＮＰバイポーラトランジスタＱ１と抵抗１３の一端とがノードＮ４にて接続される。抵抗１３は抵抗値Ｒｓを有している。

　第４のノードとなるノードＮ４より得られる検出信号Ｓ１３は、ＩＧＢＴ１の過電流状態の有無を示す過電流検出信号となる。

　このような構成のスイッチング素子駆動回路５２において、実施の形態１と同様、ＩＧＢＴ１の負荷短絡等が発生した際にＩＧＢＴ１のゲート電圧ＶＧの上昇を抑えるために、ＰＮＰバイポーラトランジスタＱ１がオン状態となる。

　すると、ＩＧＢＴ１のゲート電極からＰＮＰバイポーラトランジスタＱ１及び抵抗１３を介して基準電位ＧＮＤへ電流Ｉ１３が流れる。その際、抵抗値Ｒｓを有する抵抗１３による電圧降下が生じる。

　その結果、検出信号Ｓ１３が示す検出電圧Ｖ１３は以下の式(6)となる。

　Ｖ１３＝Ｉ１３×Ｒｓ…(6)

　一方、ＩＧＢＴ１が過電流状態で無い場合、ＰＮＰバイポーラトランジスタＱ１はオフ状態となるため、ノードＮ４はフローティング状態となり、有意な検出電圧Ｖ１３を得ることができない。

　したがって、実施の形態２のスイッチング素子駆動回路５２から出力される検出信号Ｓ１３の検出電圧Ｖ１３に基づき、スイッチング素子駆動回路５２の外部からＩＧＢＴ１の過電流状態の有無を検出することができる。

　このように、実施の形態２のスイッチング素子駆動回路５２は、実施の形態１の効果に加え、以下の効果を奏する。

　実施の形態２のスイッチング素子駆動回路５２は、過電流検出信号となる検出信号Ｓ１３が示す検出電圧Ｖ１３から比較的簡単に、ＩＧＢＴ１における過電流状態の有無を検出することができる。

　その結果、スイッチング素子駆動回路５２の外部に設けた保護回路により素子制御信号Ｓ０がオフ動作を指示する“Ｌ”レベルになるように保護動作を行うことができる。

　加えて、保護回路が保護動作を実行する前に、オン状態となるＰＮＰバイポーラトランジスタＱ１によって、ＩＧＢＴ１のゲート電圧ＶＧの上昇を事前に抑制できているため、保護回路の保護動作が遅延することによってＩＧＢＴ１に破壊等の不具合が生じる現象を防止することができる。

　＜実施の形態３＞
　（実施の形態２の課題）
　実施の形態２のスイッチング素子駆動回路５２において、抵抗１３の抵抗値Ｒｓを大きくすると、式(6)で示した検出電圧Ｖ１３を大きくすることができるため、検出信号Ｓ１３の検出感度を高めることができる。しかしながら、抵抗値Ｒｓを大きくすると、ＰＮＰバイポーラトランジスタＱ１のコレクタ電位が高くなることにより、オン状態のＰＮＰバイポーラトランジスタＱ１を流れる電流量が低下する分、ＰＮＰバイポーラトランジスタＱ１によるＩＧＢＴ１のゲート電圧ＶＧの上昇抑制効果を低下させてしまう。すなわち、抵抗１３の抵抗値Ｒｓの増減に関し、検出信号Ｓ１３の検出感度とゲート電圧ＶＧの上昇抑制効果とはトレードオフの関係となる。

　（実施の形態３の構成）
　図４は本開示の実施の形態３であるスイッチング素子駆動回路５３の回路構成を示す回路図である。

　図１で示した実施の形態１のスイッチング素子駆動回路５１と同様な箇所は同一符号を付して説明を適宜省略する。以下、実施の形態３のスイッチング素子駆動回路５３の特徴部分を中心に説明する。

　ＰＮＰバイポーラトランジスタＱ１のコレクタはノードＮ４にてカレントミラー回路１５に接続される。ノードＮ４が第４のノードとなる。

　カレントミラー回路１５は、ＮＰＮバイポーラトランジスタＱ２及びＱ３を主要構成要素として含んでいる。ＮＰＮバイポーラトランジスタＱ２及びＱ３間でベースを共有している。

　ＮＰＮバイポーラトランジスタＱ２はベース，コレクタ間が接続され、コレクタがノードＮ４でＰＮＰバイポーラトランジスタＱ１のコレクタと接続され、エミッタが基準電位ＧＮＤに接続される。ＮＰＮバイポーラトランジスタＱ３のエミッタは基準電位ＧＮＤに設定され、コレクタに接続されるノードＮ５より得られるカレントミラー信号Ｓ１５が過電流検出信号となる。ノードＮ５は第５のノードとなる。

　このように、ＰＮＰバイポーラトランジスタＱ１のコレクタはカレントミラー回路１５を介して基準電位ＧＮＤに接続される。

　上述した構成のカレントミラー回路１５は、ＰＮＰバイポーラトランジスタＱ１のコレクタに接続されるノードＮ４を流れる参照電流Ｉ４を受け、ノードＮ４と異なる電流経路に設けられるノードＮ５にミラー電流Ｉ５を流している。

　そして、ＮＰＮバイポーラトランジスタＱ２及びＱ３を互いに同一サイズで構成した場合、ミラー電流Ｉ５は参照電流Ｉ４と同一の電流量となる。すなわち、ミラー電流Ｉ５は参照電流Ｉ４との間に電流量比例関係を有する。

　したがって、ノードＮ５に図示しない検出用抵抗の一端を接続し、検出用抵抗の他端を基準電位ＧＮＤに接続することにより、実施の形態２と同様、ノードＮ５より得られる電圧を検出電圧とすることができる。この検出電圧に基づきＩＧＢＴ１の過電流状態の有無を検出することができる。

　このとき、ミラー電流Ｉ５は参照電流Ｉ４とは互いに独立した電流経路を流れるため、ミラー電流Ｉ５対応の検出用抵抗の抵抗値を大きくしても、ＰＮＰバイポーラトランジスタＱ１によるゲート電圧ＶＧの上昇抑制効果に影響を与えることはない。なぜなら、ミラー電流Ｉ５対応の検出用抵抗の抵抗値を大きくしても、ＰＮＰバイポーラトランジスタＱ１のコレクタ電位は高くならず、オン状態のＰＮＰバイポーラトランジスタＱ１を流れる電流の電流量に影響を与えないからである。

　すなわち、ミラー電流Ｉ５対応の検出用抵抗の抵抗値の増減に関し、ミラー電流Ｉ５対応の上記検出電圧の検出感度とゲート電圧ＶＧの上昇抑制効果とは互いに独立した関係となり、実施の形態２のようにトレードオフの関係とはならない。

　このような構成の実施の形態３のスイッチング素子駆動回路５３は、実施の形態１の効果に加え、以下の効果を奏する。

　実施の形態３のスイッチング素子駆動回路５３は、カレントミラー回路１５の参照電流Ｉ４でなく、ミラー電流Ｉ５を過電流検出対象とすることができるため、カレントミラー回路１５の存在がＰＮＰバイポーラトランジスタＱ１の動作に影響を与えることがない。

　したがって、実施の形態３のスイッチング素子駆動回路５３は、カレントミラー回路１５のミラー電流Ｉ５を過電流検出対象として検出用抵抗の抵抗値を十分高く設定することにより、ＰＮＰバイポーラトランジスタＱ１の動作に影響を与えることなく、ミラー電流Ｉ５の有無からＩＧＢＴ１における過電流状態の有無を感度良く検出することができる。

　＜実施の形態４＞
　図５は本開示の実施の形態４であるスイッチング素子駆動回路５４の回路構成を示す回路図である。

　図１で示した実施の形態１のスイッチング素子駆動回路５１と同様な箇所は同一符号を付して説明を適宜省略する。以下、実施の形態４のスイッチング素子駆動回路５４の特徴部分を中心に説明する。

　実施の形態４のスイッチング素子駆動回路５４では、実施の形態１の反転バッファ３に代えてシンク制御回路１６をベース駆動用回路として用いている。

　シンク制御回路１６は、素子制御信号Ｓ０及びゲート電圧ＶＧを入力し、シンク制御信号Ｓ１６をベース駆動信号として出力している。なお、前述したように、ＩＧＢＴ１はゲート電圧ＶＧが閾値電圧Ｖｔｈを上回る時にオン状態となる。

　シンク制御回路１６は、素子制御信号Ｓ０が“Ｌ”レベルを示し、かつ、ゲート電圧ＶＧが閾値電圧Ｖｔｈを上回るターンオフ開始期間に、以下の状態(1)及び(2)のうち、いずれかの状態となる。

　状態(1)…シンク制御信号Ｓ１６がハイインピーダンス状態となる。

　状態(2)…シンク制御信号Ｓ１６はベース駆動電圧として電源電圧Ｖccに設定される。

　なお、状態(1)はシンク制御回路１６の出力がハイインピーダンス状態、すなわち、フローティング状態になることを意味する。状態(2)はシンク制御信号Ｓ１６のベース駆動電圧が電源電圧Ｖccに設定されることを意味する。

　状態(1)のとき、ノードＮ３に接続される抵抗１２は無効化され、抵抗１２にベース電流を流すことはできないため、ＰＮＰバイポーラトランジスタＱ１がオフ状態となる。

　状態(2)のとき、ノードＮ３の電位は十分高く設定されるため、ＰＮＰバイポーラトランジスタＱ１はオフ状態となる。

　すなわち、シンク制御回路１６は、ターンオフ開始期間に、シンク制御信号Ｓ１６によってＰＮＰバイポーラトランジスタＱ１をオフ状態にしている。

　さらに、シンク制御回路１６は、上記ターンオフ開始期間以外の時、シンク制御信号Ｓ１６をベース駆動電圧として基準電位ＧＮＤに設定している。

　なお、上述した動作を行うシンク制御回路１６は、論理素子等を用いて既存技術で構成することができる。

　このような構成の実施の形態４のスイッチング素子駆動回路５４は、実施の形態１と同様な効果を奏し、さらに、以下の効果を奏する。

　実施の形態４のスイッチング素子駆動回路５４は、上述したターンオフ開始期間において、シンク制御信号Ｓ１６によってＰＮＰバイポーラトランジスタＱ１をオフ状態にしている。このターンオフ開始期間がオフ動作期間に含まれる少なくとも一部期間となる。

　このため、上記ターンオフ開始期間において、ＰＮＰバイポーラトランジスタＱ１の存在がＩＧＢＴ１のターンオフ動作に悪影響を与えることはない。

　さらに、素子制御信号Ｓ０が“Ｌ”レベルを示すオフ動作期間においても、ゲート電圧ＶＧが閾値電圧Ｖｔｈを下回る場合、シンク制御信号Ｓ１６は基準電位ＧＮＤに設定されている。すなわち、ＰＮＰバイポーラトランジスタＱ１はベース・エミッタ間電圧ＶＢＥに基づくオン／オフ動作が行える。

　したがって、実施の形態４のスイッチング素子駆動回路５４は、必要に応じてＰＮＰバイポーラトランジスタＱ１をオンさせることにより、ターンオフ開始期間を除くオフ動作期間中にゲート電圧ＶＧを基準電位ＧＮＤで安定化させるシンク動作を行うことができる。

　その結果、実施の形態４のスイッチング素子駆動回路５４は、ターンオフ開始期間を除くオフ動作期間中にシンク動作を行うことにより、ＩＧＢＴ１のオフ動作期間に外来ノイズ等が発生することによって、ゲート電圧スパイクによってＩＧＢＴ１が誤ってオン状態になる誤点弧を防止することができる。

　一般にシンク動作を行うゲートシンク回路は、スイッチング素子駆動回路とは別に設けているが、実施の形態４のスイッチング素子駆動回路５４は、シンク動作を併せて行っているため、別途、ゲートシンク回路を設ける必要はない。

　さらに、シンク制御回路１６は、素子制御信号Ｓ０が“Ｈ”レベルを示すオン動作期間では、ベース駆動電圧として基準電位ＧＮＤを示すシンク制御信号Ｓ１６を出力するため、ＩＧＢＴ１のオン動作期間中にＰＮＰバイポーラトランジスタＱ１はベース・エミッタ間電圧ＶＢＥに基づくオン／オフ動作が行える。

　したがって、実施の形態４のスイッチング素子駆動回路５４において、ＩＧＢＴ１の過電流状態時にＰＮＰバイポーラトランジスタＱ１は必ずオン状態となるため、実施の形態１と同様、ＩＧＢＴ１のゲート電圧ＶＧの上昇を抑制して、ＩＧＢＴ１の負荷電流の増加を効果的に抑制することができる。

　＜実施の形態５＞
　図６は本開示の実施の形態５であるスイッチング素子駆動回路５５の回路構成を示す回路図である。

　図１で示した実施の形態１のスイッチング素子駆動回路５１と同様な箇所は同一符号を付して説明を適宜省略する。以下、実施の形態５のスイッチング素子駆動回路５５の特徴部分を中心に説明する。

　実施の形態５のスイッチング素子駆動回路５５では、実施の形態１のバッファ２に代えてバッファ２Ｘをゲート駆動用回路として用いている。

　さらに、実施の形態５のスイッチング素子駆動回路５５は、実施の形態１の抵抗１１に代えて抵抗１１Ａ及び１１Ｂを用い、実施の形態１のダイオードＤ１に代えてダイオードＤ１Ａ及びＤ１Ｂを用いている。

　バッファ２ＸはＮＰＮバイポーラトランジスタＱ４及びＰＮＰバイポーラトランジスタＱ５を主要構成要素として含んでいる。

　ＮＰＮバイポーラトランジスタＱ４は一方電極であるコレクタに電源電圧Ｖccを受け、制御電極であるベースに素子制御信号Ｓ０を受ける。このＮＰＮバイポーラトランジスタＱ４がソース側トランジスタとなる。

　ＮＰＮバイポーラトランジスタＱ４は、素子制御信号Ｓ０が“Ｈ”を示す際にオン状態となり、ＮＰＮバイポーラトランジスタＱ４の他方電極であるエミッタからゲート駆動信号Ｓ２１が得られる。したがって、素子制御信号Ｓ０が“Ｈ”の時、ゲート駆動信号Ｓ２１のゲート駆動電圧Ｖ２１は電源電圧Ｖccとなる。このゲート駆動信号Ｓ２１がソース側ゲート駆動信号となる。

　一方、ＮＰＮバイポーラトランジスタＱ４は、素子制御信号Ｓ０が“Ｌ”を示す際にオフ状態となる。したがって、素子制御信号Ｓ０が“Ｌ”の時、ゲート駆動信号Ｓ２１はフローティング状態となる。

　ＰＮＰバイポーラトランジスタＱ５は一方電極であるコレクタが基準電位ＧＮＤに設定され、制御電極であるベースに素子制御信号Ｓ０を受ける。このＰＮＰバイポーラトランジスタＱ５がシンク側トランジスタとなる。

　ＰＮＰバイポーラトランジスタＱ５は、素子制御信号Ｓ０が“Ｌ”を示す際にオン状態となり、ＰＮＰバイポーラトランジスタＱ５の他方電極であるエミッタからゲート駆動信号Ｓ２２が得られる。したがって、素子制御信号Ｓ０が“Ｌ”の時、ゲート駆動信号Ｓ２２のゲート駆動電圧Ｖ２２は基準電位ＧＮＤとなる。このゲート駆動信号Ｓ２２がシンク側ゲート駆動信号となる。

　一方、ＰＮＰバイポーラトランジスタＱ５は、素子制御信号Ｓ０が“Ｈ”を示す際にオフ状態となる。したがって、素子制御信号Ｓ０が“Ｈ”の時、ゲート駆動信号Ｓ２２はフローティング状態となる。

　このように、実施の形態５では、ゲート駆動信号としてソース側ゲート駆動信号であるゲート駆動信号Ｓ２１とシンク側ゲート駆動信号であるゲート駆動信号Ｓ２２とを含んでいる。そして、ゲート駆動電圧としてソース側ゲート駆動電圧であるゲート駆動電圧Ｖ２１とシンク側ゲート駆動電圧であるゲート駆動電圧Ｖ２２とを含んでいる。

　実施の形態５で示したバッファ２ＸはＮＰＮバイポーラトランジスタＱ４のエミッタと、ＰＮＰバイポーラトランジスタＱ５のエミッタとが電気的に分離されている。なお、実施の形態１～実施の形態４で示したバッファ２は、バッファ２Ｘと同様なバイポーラトランジスタ対Ｑ４及びＱ５で構成される場合、ＮＰＮバイポーラトランジスタＱ４のエミッタとＰＮＰバイポーラトランジスタＱ５のエミッタが電気的に接続される。

　抵抗１１Ａは、ＮＰＮバイポーラトランジスタＱ４のエミッタとＩＧＢＴ１のゲート電極との間に介挿される。抵抗１１Ａの一端がＮＰＮバイポーラトランジスタＱ４のエミッタ側のノードＮ１１に接続され、他端がＩＧＢＴ１のゲート電極側のノードＮ２に接続される。抵抗１１Ａがソース側ゲート抵抗となり、ノードＮ１１がソース側第１のノードとなる。抵抗１１Ａはゲート抵抗値ＲＧonを有している。

　抵抗１１Ｂは、ＰＮＰバイポーラトランジスタＱ５のエミッタとＩＧＢＴ１のゲート電極との間に介挿される。抵抗１１Ｂの一端がＰＮＰバイポーラトランジスタＱ５のエミッタ側のノードＮ１２に接続され、他端がＩＧＢＴ１のゲート電極側のノードＮ２に接続される。抵抗１１Ｂがシンク側ゲート抵抗となり、ノードＮ１２がシンク側第１のノードとなる。抵抗１１Ｂはゲート抵抗値ＲＧoffを有している。

　このように、実施の形態５では、ゲート抵抗として、ソース側ゲート抵抗となる抵抗１１Ａとシンク側ゲート抵抗となる抵抗１１Ｂとを含んでいる。

　同様に、第１のノードはソース側第１のノードとなるノードＮ１１とシンク側第１のノードとなるノードＮ１２とを含んでいる。

　ダイオードＤ１ＡはアノードがノードＮ１１に接続され、カソードがノードＮ３に接続される。ダイオードＤ１Ａはソース側ダイオードとなる。

　ダイオードＤ１ＢはアノードがノードＮ１２に接続され、カソードがノードＮ３に接続される。ダイオードＤ１Ｂはシンク側ダイオードとなる。

　このように、実施の形態５では、過電流検出用ダイオードとして、ソース側ダイオードとなるダイオードＤ１Ａとシンク側ダイオードとなるダイオードＤ１Ｂとを含んでいる。

　抵抗１２の一端はノードＮ３に接続される。抵抗１２はベース電流用抵抗として機能し、抵抗値Ｒｂを有している。

　このように、実施の形態５では、ソース側トランジスタであるＮＰＮバイポーラトランジスタＱ４に対応して、ノードＮ１１、抵抗１１Ａ、及びダイオードＤ１Ａを含むソース側構成要素群を有している。

　同様に、シンク側トランジスタであるＰＮＰバイポーラトランジスタＱ５に対応して、ノードＮ１２、抵抗１１Ｂ及びダイオードＤ１Ｂを含むシンク側構成要素群を有している。

　ソース側構成要素群とシンク側構成要素群とは互いに独立した電流経路に設けられるため、ソース側構成要素群とシンク側構成要素群との間で互いに電気的な影響を受けない。

　したがって、抵抗１１Ａのゲート抵抗値ＲＧonと抵抗１１Ｂのゲート抵抗値ＲＧoffとを互いに独立して設定することができる。以下、この点を詳述する。

　素子制御信号Ｓ０が“Ｈ”レベルの時、バイポーラトランジスタ対Ｑ４及びＱ５のうち、ＮＰＮバイポーラトランジスタＱ４がオン状態となり、ＰＮＰバイポーラトランジスタＱ５がオフ状態となる。

　したがって、ゲート駆動信号Ｓ２１及びＳ２２のうち、ゲート駆動信号Ｓ２１のみが有効になる結果、上記ソース側構成要素群が有効となり、上記シンク側構成要素群が無効化される。すなわち、ノードＮ１１に接続される抵抗１１Ａ及びダイオードＤ１Ａが有効となり、ノードＮ１２に接続される抵抗１１Ｂ及びダイオードＤ１Ｂは無効化される。

　したがって、抵抗１１Ａのゲート抵抗値ＲＧonをターンオン専用の抵抗値として設定することができる。このとき、抵抗１１Ｂのゲート抵抗値ＲＧoffはターンオン動作に全く関与しない。

　一方、素子制御信号Ｓ０が“Ｌ”レベルの時、バイポーラトランジスタ対Ｑ４及びＱ５のうち、ＰＮＰバイポーラトランジスタＱ５がオン状態となり、ＮＰＮバイポーラトランジスタＱ４がオフ状態となる。

　したがって、ゲート駆動信号Ｓ２１及びＳ２２のうち、ゲート駆動信号Ｓ２２のみが有効になる結果、上記シンク側構成要素群が有効となり、上記ソース側構成要素群が無効化される。すなわち、ノードＮ１２に接続される抵抗１１Ｂ及びダイオードＤ１Ｂが有効となり、ノードＮ１１に接続される抵抗１１Ａ及びダイオードＤ１Ａは無効化される。

　したがって、抵抗１１Ｂのゲート抵抗値ＲＧoffをターンオフ専用の抵抗値として設定することができる。このとき、抵抗１１Ａのゲート抵抗値ＲＧonはターンオフ動作に全く関与しない。

　このような構成の実施の形態５のスイッチング素子駆動回路５５は、実施の形態１と同様な効果を奏し、さらに以下の効果を奏する。

　実施の形態５のスイッチング素子駆動回路５５は、ターンオン時における専用のゲート抵抗としてソース側ゲート抵抗である抵抗１１Ａを用い、ターンオフ時における専用のゲート抵抗としてシンク側ゲート抵抗である抵抗１１Ｂを用いている。すなわち、ターンオン時とターンオフ時で用いるゲート抵抗を変えている。

　したがって、ターンオン時におけるターンオン速度を抵抗１１Ａのゲート抵抗値ＲＧonによって個別に設定することができ、かつ、ターンオフ時におけるターンオフ速度を抵抗１１Ｂのゲート抵抗値ＲＧoffによって個別に設定することができる。

　なお、ＩＧＢＴ１の過電流状態時におけるスイッチング素子駆動回路５５の動作内容が実施の形態１の場合と異なる。以下、この点を説明する。

　ＩＧＢＴ１のオン動作期間において、ＩＧＢＴ１に負荷短絡等が生じＩＧＢＴ１のゲート電圧ＶＧがゲート駆動信号Ｓ２１のゲート駆動電圧Ｖ２１より高くなると、ＩＧＢＴ１のゲート電極から抵抗１１Ｂを介し、バッファ２Ｘのシンク側出力端子となるノードＮ１２に向けて電流が流れる。

　その結果、ダイオードＤ１ＢによってノードＮ３の電位がプルアップされる。このとき、ＩＧＢＴ１のゲートからノードＮ１２に向けて流れる電流量をＩ１２とすると、ＰＮＰバイポーラトランジスタＱ１のベース・エミッタ間電圧ＶＢＥは、次の式(7)で表される。

　ＶＢＥ＝－１ＶＦ－Ｉ１２×ＲＧoff…(7)
　なお、式(7)において、ＶＦはダイオードＤ１Ｂの順方向電圧である。

　式(7)に示すように変化したベース・エミッタ間電圧ＶＢＥによって、ＰＮＰバイポーラトランジスタＱ１がオン状態となり、ノードＮ２から基準電位ＧＮＤに向けて電流を流すことができる。

　その結果、実施の形態５のスイッチング素子駆動回路５５は、実施の形態１と同様、ＩＧＢＴ１のゲート電圧ＶＧの上昇を抑制し、ＩＧＢＴ１を流れる負荷電流の増加を抑制することができる。したがって、ＩＧＢＴ１が過電流状態となり破壊されることもない。

　図７は他のバッファ２Ｙの回路構成を示す回路図である。同図において、バッファ２ＹはＰＭＯＳトランジスタＱ１４及びＮＭＯＳトランジスタＱ１５を主要構成要素としている。

　バッファ２Ｙは、バッファ２Ｘと異なり、素子制御信号Ｓ０が“Ｌ”レベルでオン動作を指示し、“Ｈ”レベルでオフ動作を指示することを前提とした回路である。

　ＰＭＯＳトランジスタＱ１４は一方電極であるソースに電源電圧Ｖccを受け、制御電極であるゲートに素子制御信号Ｓ０を受ける。このＰＭＯＳトランジスタＱ１４がソース側トランジスタとなる。

　ＰＭＯＳトランジスタＱ１４は、素子制御信号Ｓ０が“Ｌ”を示す際にオン状態となり、他方電極となるドレインよりゲート駆動信号Ｓ２１を得ることができる。したがって、素子制御信号Ｓ０が“Ｌ”の時、ゲート駆動信号Ｓ２１のゲート駆動電圧Ｖ２１は電源電圧Ｖccとなる。ゲート駆動信号Ｓ２１がソース側ゲート駆動信号となる。

　ＮＭＯＳトランジスタＱ１５は一方電極であるソースが基準電位ＧＮＤに設定され、制御電極であるゲートに素子制御信号Ｓ０を受ける。このＮＭＯＳトランジスタＱ１５がシンク側トランジスタとなる。

　ＮＭＯＳトランジスタＱ１５は、素子制御信号Ｓ０が“Ｈ”を示す際にオン状態となり、他方電極であるドレインよりゲート駆動信号Ｓ２２を得ることができる。したがって、素子制御信号Ｓ０が“Ｈ”の時、ゲート駆動信号Ｓ２２のゲート駆動電圧Ｖ２２は基準電位ＧＮＤとなる。このゲート駆動信号Ｓ２２がシンク側ゲート駆動信号となる。

　このように、ＭＯＳＦＥＴ対Ｑ１４及びＱ１５を用いたバッファ２Ｙをバッファ２Ｘに置き換えても良い。なお、スイッチング素子駆動回路５５において、バッファ２Ｘをバッファ２Ｙに置き換えた場合、反転バッファ３を非反転のバッファに置き換える必要がある。

　また、実施の形態５においても、実施の形態１と同様、ＩＧＢＴ１のターンオン速度を調整するために、素子制御信号Ｓ０は矩形波ではなく、立上りがランプ波形や段階的に増加する波形にしてもよい。この場合においても、ＩＧＢＴ１の負荷短絡等の異常発生時には素子制御信号Ｓ０が矩形の場合と同様に、ＩＧＢＴ１のゲート電圧ＶＧの上昇現象が発生する。しかし、上述したように、ＩＧＢＴ１の過電流状態時にＰＮＰバイポーラトランジスタＱ１がオン状態となることにより、ゲート電圧ＶＧの上昇を抑制し、ＩＧＢＴ１の過電流状態を早期に解消することができる。

　＜その他＞
　上述した実施の形態では、絶縁ゲート構造のゲート電極を有するＮチャネルの半導体スイッチング素子としてＮチャネルのＩＧＢＴ１を示した。スイッチング素子としてＩＧＢＴ以外の他のＮチャネルのスイッチング素子を用いても良い。他のスイッチング素子として、例えば、ＳｉＣ構造のＮチャネルのＭＯＳＦＥＴが考えられる。

　また、基準電位ＧＮＤは接地レベルに限定されず、接地レベル以外の基準となり得る固定電位として基準電位を設定しても良い。

　本開示は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、本開示がそれに限定されるものではない。例示されていない無数の変形例が、本開示の範囲から外れることなく想定され得るものと解される。

　１　ＩＧＢＴ、２，２Ｘ　バッファ、３　反転バッファ、１１，１１Ａ，１１Ｂ，１２，１３　抵抗、１５　カレントミラー回路、１６　シンク制御回路、５１～５５　スイッチング素子駆動回路、Ｄ１，Ｄ１Ａ，Ｄ１Ｂ　ダイオード、Ｎ１～Ｎ５，Ｎ１１，Ｎ１２　ノード、Ｑ１，Ｑ５　ＰＮＰバイポーラトランジスタ、Ｑ２，Ｑ３，Ｑ４　ＮＰＮバイポーラトランジスタ。

Claims

　絶縁ゲート構造のゲート電極を有するＮチャネルのスイッチング素子を駆動対象としたスイッチング素子駆動回路であって、
　外部より受ける素子制御信号に基づきゲート駆動信号を出力するゲート駆動用回路と、
　前記ゲート駆動用回路の出力と前記スイッチング素子のゲート電極との間に介挿され、一端が前記ゲート駆動用回路の出力側の第１のノードに接続され、他端が前記スイッチング素子のゲート電極側の第２のノードに接続されるゲート抵抗と、
　エミッタが前記第２のノードに接続され、コレクタが基準電位に接続されるＰＮＰバイポーラトランジスタと、
　アノードが前記第１のノードに接続され、カソードが前記ＰＮＰバイポーラトランジスタのベースと第３のノードで接続されるダイオードと、
　一端が前記第３のノードに接続されるベース接続抵抗と、
　前記素子制御信号に基づきベース駆動信号を出力するベース駆動用回路とを備え、前記ベース駆動信号が前記ベース接続抵抗の他端に付与され、
　前記第２のノードより得られる電圧が前記スイッチング素子のゲート電圧となり、
　前記ゲート駆動用回路は、
　前記素子制御信号が前記スイッチング素子のオン状態を指示するオン動作期間において、前記ゲート駆動信号のゲート駆動電圧を電源電圧に設定し、
　前記素子制御信号が前記スイッチング素子のオフ状態を指示するオフ動作期間において、前記ゲート駆動信号の前記ゲート駆動電圧を基準電位に設定し、
　前記ベース駆動用回路は、
　前記オン動作期間において、前記ベース駆動信号のベース駆動電圧を基準電位に設定し、
　前記オフ動作期間の少なくとも一部期間において、前記ベース駆動信号によって前記ＰＮＰバイポーラトランジスタをオフさせる、
スイッチング素子駆動回路。
　請求項１記載のスイッチング素子駆動回路であって、
　前記素子制御信号は“Ｈ”レベルで前記オン動作期間を示し、“Ｌ”レベルで前記オフ動作期間を示し、
　前記ゲート駆動用回路及び前記ベース駆動用回路は共に“Ｈ”レベルを電源電圧、“Ｌ”レベルを基準電位として動作し、
　前記ゲート駆動用回路は、前記素子制御信号を入力し前記ゲート駆動信号を出力するゲート駆動用バッファであり、前記ゲート駆動信号は前記素子制御信号と同一の論理レベルを示し、
　前記ベース駆動用回路は、前記素子制御信号を入力し前記ベース駆動信号を出力するベース駆動用バッファであり、前記ベース駆動信号は前記素子制御信号と反対の論理レベルを示す、
スイッチング素子駆動回路。
　請求項１または請求項２記載のスイッチング素子駆動回路であって、
　前記ＰＮＰバイポーラトランジスタのコレクタは検出用抵抗を介して基準電位に接続され、前記ＰＮＰバイポーラトランジスタのコレクタと前記検出用抵抗の一端とが第４のノードで接続され、
　前記第４のノードより得られる信号が過電流検出信号となる、
スイッチング素子駆動回路。
　請求項１または請求項２記載のスイッチング素子駆動回路であって、
　前記ＰＮＰバイポーラトランジスタのコレクタはカレントミラー回路を介して基準電位に接続され、
　前記カレントミラー回路は、
　前記ＰＮＰバイポーラトランジスタのコレクタと第４のノードで接続され、前記第４のノードを流れる参照電流を受け、前記第４のノードとは異なる電流経路に設けられる第５のノードにミラー電流を流し、前記ミラー電流は前記参照電流との間に電流量比例関係を有する、
スイッチング素子駆動回路。
　請求項１記載のスイッチング素子駆動回路であって、
　前記素子制御信号は“Ｈ”レベルで前記オン動作期間を示し、“Ｌ”レベルで前記オフ動作期間を示し、
　前記ゲート駆動用回路及び前記ベース駆動用回路は共に“Ｈ”レベルを電源電圧、“Ｌ”レベルを基準電位として動作し、
　前記ゲート駆動用回路は、前記素子制御信号を入力し前記ゲート駆動信号を出力するゲート駆動用バッファであり、前記ゲート駆動信号は前記素子制御信号と同一論理レベルを示し、
　前記ベース駆動用回路は、前記素子制御信号及び前記ゲート電圧を入力し、シンク制御信号を前記ベース駆動信号として出力するシンク制御回路であり、
　前記スイッチング素子は前記ゲート電圧が閾値電圧を上回る時にオン状態となり、
　前記シンク制御回路は、
　前記素子制御信号が“Ｌ”レベルを示し、かつ、前記ゲート電圧が前記閾値電圧を上回るターンオフ開始期間に、前記シンク制御信号によって前記ＰＮＰバイポーラトランジスタをオフさせ、前記オフ動作期間における前記少なくとも一部期間は前記ターンオフ開始期間であり、
　前記ターンオフ開始期間以外の時、前記シンク制御信号を前記ベース駆動電圧として基準電位に設定する、
スイッチング素子駆動回路。
　請求項２記載のスイッチング素子駆動回路であって、
　前記ゲート駆動用バッファは、
　一方電極に電源電圧を受け、制御電極に前記素子制御信号を受けるソース側トランジスタと、
　一方電極が基準電位に設定され、制御電極に前記素子制御信号を受けるシンク側トランジスタとを含み、
　前記ゲート駆動信号はソース側ゲート駆動信号とシンク側ゲート駆動信号とを含み、前記ソース側トランジスタの他方電極より得られる信号が前記ソース側ゲート駆動信号となり、前記シンク側トランジスタの他方電極より得られる信号が前記シンク側ゲート駆動信号となり、
　前記ソース側トランジスタは、前記素子制御信号が“Ｈ”を示す際にオン状態となり、
　前記シンク側トランジスタは、前記素子制御信号が“Ｌ”を示す際にオン状態となり、
　前記ゲート抵抗はソース側ゲート抵抗とシンク側ゲート抵抗とを含み、
　前記ダイオードはソース側ダイオードとシンク側ダイオードとを含み、
　前記第１のノードはソース側第１のノードとシンク側第１のノードとを含み、
　前記ソース側トランジスタの他方電極は前記ソース側第１のノードで前記ソース側ゲート抵抗の一端に接続され、
　前記シンク側トランジスタの他方電極は前記シンク側第１のノードで前記シンク側ゲート抵抗の一端に接続され、
　前記ソース側ゲート抵抗の他端及び前記シンク側ゲート抵抗の他端は前記第２のノードに共通に接続され、
　前記ソース側ダイオードのアノードは前記ソース側第１のノードに接続され、カソードは前記第３のノードに接続され、
　前記シンク側ダイオードのアノードは前記シンク側第１のノードに接続され、カソードは前記第３のノードに接続される、
スイッチング素子駆動回路。